JP4892904B2

JP4892904B2 - 集積回路装置及び電子機器

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Publication number: JP4892904B2
Application number: JP2005267596A
Authority: JP
Inventors: 完治名取; 忠俊中島
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-09-14
Filing date: 2005-09-14
Publication date: 2012-03-07
Anticipated expiration: 2025-09-14
Also published as: JP2007080393A

Description

本発明は、集積回路装置及び電子機器に関する。

液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。

しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。

また、ユーザが表示ドライバを液晶パネルに実装して表示装置を製造するにあたり、表示ドライバ側にて種々の調整が必要である。例えば、表示ドライバをパネルの仕様（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ、ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ等）や駆動条件の仕様に合わせる調整や、あるいはパネル間の表示特性にばらつきがないように調整することである。ＩＣメーカ側でも、ＩＣ検査時に、発振周波数、出力電圧の調整や、冗長メモリへの切換などが必要となっている。

従来は、ユーザ側の調整は、外付けのＥ^２ＰＲＯＭ（ELECTRICAL ERASABLE PROGRAMABLE READ ONLY MEMORY）、外付けのトリマ抵抗（可変抵抗）により行なわれていた。ＩＣメーカ側での冗長メモリへの切換などは、集積回路装置内に設けたヒューズ素子の溶断により行なわれていた。

しかし、部品の外付け作業はユーザにとって煩雑であり、トリマ抵抗は高価でサイズも大きく、壊れ易いと言う欠点もある。ＩＣメーカ側にとっても、ヒューズ素子の切断、その後の動作確認の作業も煩雑である。

そこで、本発明者等は、上述の調整のためのデータを表示ドライバ内部に取り込むことを試みた。

ここで、二層のゲートを要するスタックゲート型の不揮性記憶装置と比して、簡易な製造工程で、かつ安価なコストで製造できる不揮発性記憶装置として、特許文献１に記載の不揮発性記憶装置が提案されている。特許文献１に記載の不揮発性記憶装置は、コントロールゲートが半導体層内のＮ型の不純物領域であり、フローティングゲート電極が、一層のポリシリコン層などの導電層からなる（以下、「単層ゲート型の不揮発性記憶装置」ということもある）。このような単層ゲート型の不揮発性記憶装置は、ゲート電極を積層する必要がないため、通常のＣＭＯＳトランジスタのプロセスと同様にして形成することができる。

この種の不揮発性記憶装置をビット線に接続するために、各メモリセル内にトランスファーゲートが用いられる。このトランスファーゲートを構成するＰ型及びＮ型ＭＯＳトランジスタは、プログラム及びリード時の双方に求められる要求を満足するように設計しなければならない。

ここで、特許文献２の図２及び図３に、２つのＮ型ＭＯＳトランジスタからなるゲート、または２つのＰ型ＭＯＳトランジスタからなるゲートを有し、同一導電型の２つのトランジスタの一方のみオン、他方はオフさせることが開示されている。
特開昭６３−１６６２７４号公報特開２０００−１４８０６４

本発明の目的は、耐圧確保のために、リード及び消去モードとプログラム時とで、メモリセルに接続されたトランスファーゲートを構成するＰ型及びＮ型ＭＯＳトランジスタの制御を変更でき、かつ、小面積化を達成できるサブワード線デコーダを搭載した集積回路装置及び電子機器を提供することにある。

本発明の一態様に係る集積回路装置は、複数のメインワード線と、前記複数のメインワード線の各１本と対をなす複数の反転メインワード線と、前記複数のメインワード線の少なくとも１本を選択するメインワード線ドライバと、前記複数のメインワード線が延びる方向にて複数のカラムブロックに分割され、前記複数のカラムブロックの各々にて前記複数のメインワード線の各１本に接続された複数のサブワード線デコーダと、前記複数のサブワード線の各々に接続された１本のサブワード線及び１本の反転サブワード線と、前記１本のサブワード線及び前記１本の反転サブワード線に共通接続された複数のメモリセルと、前記複数のメモリセルに接続された複数のビット線と、前記複数のカラムブロックの少なくとも一つを選択するカラムドライバと、プログラム時にアクティブ電圧となるプログラム線と、前記プログラム時にノンアクティブ電圧となる反転プログラム線と、プログラム時に消去及びリード時よりも高電圧となる電圧供給線と、を含むメモリブロックを有し、前記複数のメモリセルの各々は、前記複数のビット線の１本に接続される第１のトランスファーゲートを有し、前記第１のトランスファーゲートは、前記サブワード線デコーダに接続されたＰ型及びＮ型ＭＯＳトランジスタを有し、前記Ｎ型ＭＯＳトランジスタのゲートに前記１本のサブワード線が接続され、前記Ｐ型ＭＯＳトランジスタのゲートに前記１本の反転サブワード線が接続され、前記サブワード線デコーダは、第２及び第３のトランスファーゲートと２つのトランジスタとを有する計６個のトランジスタから構成され、前記第２及び第３のトランスファーゲートの一方のソースに、前記カラムドライバの出力線が接続され、前記第２及び第３のトランスファーゲートの他方のソースに、前記反転プログラム線を接続したことを特徴とする。

本発明の一態様では、第２及び第３のトランスファーゲートのソースにカラムドライバの出力線、反転プログラム線を接続することで、サブワード線デコーダを６つのトランジスタにて構成することができ、小面積化が達成される。特に、サブワード線デコーダはメモリセルアレイブロックに多数個配置されるので、メモリセルアレイブロック全体を小面積化することができる。

本発明の一態様では、前記サブワード線デコーダは、ソースに前記電圧供給線が接続された第１のＰ型ＭＯＳトランジスタと、第２のＰ型ＭＯＳトランジスタ及び第１のＮ型ＭＯＳトランジスタから成り、前記第１のＰ型トランジスタのドレインに直列接続された前記第２のトランスファーゲートと、ソースが接地され第２のＮ型ＭＯＳトランジスタと、第３のＰ型ＭＯＳトランジスタ及び第３のＮ型ＭＯＳトランジスタから成り、前記第２のＮ型トランジスタのドレインに直列接続された前記第３のトランスファーゲートと、を有し、前記第１のＰ型ＭＯＳトランジスタ及び前記第１のＮ型ＭＯＳトランジスタの各ゲートに、前記複数のメインワード線の１本が接続され、前記第２のＰ型ＭＯＳトランジスタのゲートに、前記第１のＮ型ＭＯＳトランジスタのゲートに接続された前記複数のメインワード線の１本と対をなす反転メインワード線が接続され、前記第１のＮ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタの共通ソースに、前記複数のカラムドライバの出力が供給され、前記第２のＮ型ＭＯＳトランジスタ及び前記第３のＰ型ＭＯＳトランジスタの各ゲートに、前記第１のＰ型ＭＯＳトランジスタの前記ドレインが共通接続され、前記第３のＮ型ＭＯＳトランジスタのゲートに、前記プログラム線が接続され、前記第３のＮ型ＭＯＳトランジスタ及び前記第３のＰ型ＭＯＳトランジスタの共通ソースに、前記反転プログラム線が接続され、前記第２のＮ型ＭＯＳトランジスタのドレインが、前記１本のサブワード線に接続され、前記前記第１のＰ型ＭＯＳトランジスタの前記ドレインを、前記１本の反転サブワード線と接続することができる。

以上の構成により、サブワード線デコーダを具体的に６個のトランジスタにて構成できる。

本発明の一態様では、前記複数のサブワード線のいずれか１本に接続された前記複数のメモリセルを選択メモリセルとした時、リード及び消去モードでは、前記サブワード線デコーダより前記Ｐ型及びＮ型ＭＯＳトランジスタのゲートにそれぞれ異なる論理の電圧を印加して、前記サブワード線デコーダより前記Ｐ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトランジスタとを共にオンさせ、プログラムモードでは、前記Ｐ型及びＮ型ＭＯＳトランジスタのゲートに同一論理の電圧を印加して、前記Ｐ型ＭＯＳトランジスタをオンさせ、前記Ｎ型ＭＯＳトランジスタをオフさせることができる。

Ｎ型ＭＯＳトランジスタでは、全動作領域（つまり、オン時）の中で最も低いブレークダウン電圧であるオン耐圧よりも、チャネル電流が流れない時（つまりオフ時）のブレークダウン電圧であるオフ耐圧の方が高い。オン耐圧を高くするには、ゲート長を長くしなければならない。ゲート長を長くすると、電流駆動能力が低下するので、ゲート幅も長くする必要があり、結局Ｎ型ＭＯＳトランジスタのサイズが大型化する。

本発明の一態様では、リード及び消去モードよりも高い電圧がビット線に供給されるプログラムモード時には、Ｎ型ＭＯＳトランジスタをオフさせている。よって、プログラムモード時には、Ｎ型ＭＯＳトランジスタはオフ耐圧を利用することができ、Ｎ型ＭＯＳトランジスタのゲート長及びゲート幅を短くして小型化できる。このプログラムモードでは、Ｐ型ＭＯＳトランジスタのみによって電流駆動される。

以上のことから、本発明の一態様では、プログラムモード時にビット線に供給される最大電圧は、前記Ｎ型ＭＯＳトランジスタにチャネル電流が流れない時のブレークダウン電圧であるオフ耐圧より低くすればよい。

さらに、プログラムモード時に前記選択メモリセルに接続されたビット線に供給される最大電圧は、リード及び消去モード時にＮ型ＭＯＳトランジスタのゲートに印加される電源電圧よりも高く、さらにはオン耐圧よりも高くできる。これにより、耐圧を確保しながらプログラム時の書き込み速度を高速化できる。

本発明の一態様では、Ｎ型ＭＯＳトランジスタのチャネル長及びチャネル幅は、リード及び消去モード時に求められる電流駆動能力を満足するように設計することができる。

プログラムモード時ではオフ耐圧を用いることができるので、オン耐圧はリード及び消去モードのみ考慮すれば足りるからである。リード及び消去モードにオン耐圧を満足する条件の下で、リード及び消去モード時での電流駆動能力を満足するように、Ｎ型ＭＯＳトランジスタのチャネル長及びチャネル幅を決定すればよい。

本発明の一態様では、前記複数のメモリセルの各々は、半導体基板に形成された書き込み／読み出しトランジスタ及び消去トランジスタと、前記書き込み／読み出しトランジスタ及び前記消去トランジスタの各ゲートに共用されるフローティングゲートと、前記半導体基板に形成されており、前記フローティングゲートが絶縁層を介して対向する位置に形成された不純物領域にて形成されるコントロールゲートと、を有し、前記書き込み／読み出しトランジスタと前記ビット線との間に、前記第１のトランスファーゲートを接続することができる。

本発明の一態様では、フローティングゲートのみの「単層ゲート」構造であるが、書き込みと消去とをチャネルの導電型が異なるＭＯＳトランジスタで行なっている点が従来技術と異なる。書き込み領域と同一の箇所で消去をする場合と比して消去の電圧に対する耐圧を向上させることができる。

本発明の一態様では、前記半導体基板をＰ型としたとき、前記半導体基板に形成されるＮ型深層ウェルと、前記Ｎ型深層ウェル上に形成されたＰ型表層ウェルと、前記Ｎ型深層ウェル上にて前記Ｐ型表層ウェルを囲むＮ型環状表層ウェルと、前記Ｐ型表層ウェル及び前記Ｎ型環状表層ウェルに形成された最表層不純物領域とで形成されるトリプルウェル構造を有し、前記コントロールゲート、前記書き込み／読み出しトランジスタ及び前記Ｎ型ＭＯＳトランジスタは前記Ｐ型表層ウェルに形成され、前記Ｎ型環状表層ウェルは、２つの長辺領域を有し、前記２つの長辺領域の一方に、前記消去トランジスタが形成され、前記２つの長辺領域の他方に隣り合って、Ｎ型帯状表層ウェルが形成され、前記Ｎ型帯状表層ウェルに、前記Ｐ型ＭＯＳトランジスタを形成することができる。

このように、メモリセルをトリプルウェル構造にて形成している。特に、書き込み／読み出しトランジスタ及びコントロールゲートが形成されるＰ型表層ウェルを、消去トランジスタが形成されるＮ型環状表層ウェルで囲み、かつ、それらの下層にＮ型の深層ウェルを配置することで、Ｐ型表層ウェルを半導体基板から電気的に分離でき、両者を異なる電位に設定することが可能となる。

本発明の一態様では、前記複数のメモリセルが配列されたメモリセルアレイブロックは、中心領域を境に第１，第２領域に分割され、前記第１，第２領域に配置された前記複数のメモリセルのメインワード線をそれぞれ駆動する２つのメインワード線ドライバと、前記第１，第２領域に配置された前記複数のメモリセルの各々の前記コントロールゲートをそれぞれ駆動する２つのコントロールゲー
こうすると、ワード線及びコントロールゲートの長さを半減させて信号遅延を防止し、かつ、各ドライバから最短距離で駆動できる。

本発明の一態様では、前記メモリセルアレイブロックは前記複数のメインワード線が延びる方向にて分割された複数のカラムブロックを有し、前記１本のサブワード線が、前記複数のカラムブロック毎に配置され、前記複数のカラムブロックの各々は、前記複数のワード線が延びる方向でさらに分割されたメモリセル領域及びサブワード線デコーダ領域を有し、前記メモリセル領域及び前記サブワード線デコーダ領域を、前記半導体基板上に形成された共通のウェル領域に形成することができる。

このように、前記メモリセル領域及び前記サブワード線デコーダ領域を、別々のウェルを設けなくて良いので、メモリセルアレイブロックの小面積化が図れる。

この場合、前記サブワード線デコーダ領域に配置された前記サブワード線デコーダを形成するトランジスタを、前記Ｐ型表層ウェル及び前記Ｎ型帯状表層ウェルに形成することができる。

また本発明の他の態様は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器を定義している。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．集積回路装置の構成
本実施形態の集積回路装置１０の構成例を図１に示す。本実施形態では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図１では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。

図１に示すように本実施形態の集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。本実施形態では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に並んでいる。

また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである本実施形態では、プログラマブルＲＯＭブロック（広義にはメモリブロック）は必須であり、そのプログラマブルＲＯＭブロックからのデータの行く先の回路ブロック、例えばロジック回路（ゲートアレイブロック）あるいは電源回路ブロックが必須である。

例えば図２に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。

図３（Ａ）（Ｂ）に本実施形態の表示ドライバの集積回路装置１０の平面レイアウトの例を示す。図３（Ａ）（Ｂ）は、メモリ内蔵のアモルファスＴＦＴパネル用の例であり、図３（Ａ）は例えばＱＣＩＦ、３２階調用の表示ドライバをターゲットとし、図３（Ｂ）はＱＶＧＡ、６４階調用の表示ドライバをターゲットとしている。

図３（Ａ）では、プログラマブルＲＯＭ２０は、電源回路ＰＢ及びロジック回路ＬＢの間にある。換言すれば、プログラマブルＲＯＭ２０は、Ｄ１方向にて電源回路ＰＢ及びロジック回路ＬＢの各ブロックに隣接している。

一方、図３（Ｂ）では、プログラマブルＲＯＭ２０のブロックは、Ｄ１方向にて電源回路ＰＢのブロックに隣接している。

この理由は、プログラマブルＲＯＭ２０から読み出されるデータの主たる行く先が、電源回路ＰＢ及び／またはロジック回路ＬＢだからである。つまり、プログラマブルＲＯＭ２０からのデータをショートパスで電源回路ＰＢ及び／またはロジック回路ＬＢに供給できる。なお、プログラマブルＲＯＭ２０から読み出されるデータについては後述する。

図３（Ａ）（Ｂ）では、上述した３つのブロック以外に、表示データが記憶されるメモリＭＢ１〜ＭＢ４と、その各メモリに隣接して配置されるデータドライバＤＢ１〜ＤＢ４と、階調電圧生成回路ＧＢと、１または２個の走査ドライバＳＢ（またはＳＢ１，ＳＢ２）を含む。

図４（Ａ）に本実施形態の集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。またＷは集積回路装置１０のＤ２方向での幅である。

本実施形態では図４（Ａ）に示すように、Ｄ２方向において、回路ブロックＣＢ１〜ＣＢＮと出力側、入力側Ｉ／Ｆ領域１２、１４との間に他の回路ブロックが介在しない構成にできる。従って、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２とすることができ、細長の集積回路装置を実現できる。具体的には、Ｄ２方向での幅Ｗは、Ｗ＜２ｍｍとすることができ、更に具体的にはＷ＜１．５ｍｍとすることができる。なおチップの検査やマウンティングを考慮すると、Ｗ＞０．９ｍｍであることが望ましい。また長辺方向での長さＬＤ（図３（Ａ）（Ｂ）参照）は、１５ｍｍ＜ＬＤ＜２７ｍｍとすることができる。またチップ形状比ＳＰ＝ＬＤ／Ｗは、ＳＰ＞１０とすることができ、更に具体的にはＳＰ＞１２とすることができる。

図４（Ｂ）は、２以上の複数の回路ブロックがＤ２方向に沿って配置される比較例を示す。またＤ２方向において、回路ブロック間や、回路ブロックとＩ／Ｆ領域の間に配線領域が形成される。従って集積回路装置５００のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、Ｄ１方向（長辺方向）での長さＬＤも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。

また本実施形態では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。

２．プログラマブルＲＯＭのデータ
２．１．階調電圧データ
本実施形態の集積回路装置では、プログラマブルＲＯＭ２０に記憶されるデータは、階調電圧を調整する調整データであってもよい。そして、階調電圧生成回路（γ補正回路）は、プログラマブルＲＯＭ２０に記憶された調整データに基づいて、階調電圧を生成する。以下、階調電圧生成回路（γ補正回路）の動作について説明する。

図５は、図３（Ａ）に示す回路ブロックのうち、プログラマブルＲＯＭ２０、ロジック回路ＬＢ及び階調電圧生成回路（γ補正回路）ＧＢを示している。

プログラマブルＲＯＭ２０には、階調電圧を調整するための調整データが、例えばユーザ（表示装置製造メーカ）により入力される。調整レジスタ１２６は、ロジック回路ＬＢ内に設けられている。調整レジスタ１２６は、階調電圧を調整可能な種々の設定データを設定することができる。プログラムＲＯＭ２０に記憶された調整データを調整レジスタ１２６へ読み出すことにより、設定データが出力される。調整レジスタ１２６から読み出された設定データが、階調電圧生成回路ＧＢに供給される。

階調電圧生成回路ＧＢは、選択用電圧生成回路１２２と、階調電圧選択回路１２４とを有する。選択用電圧生成回路１２２（電圧分割回路）は、電源回路ＰＢで生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧を出力する。具体的には選択用電圧生成回路１２２は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧として出力する。階調電圧選択回路１２４は、調整レジスタ１２６より供給された階調特性の設定データに基づいて、選択用電圧の中から、例えば６４階調の場合には６４個の電圧を選択して、階調電圧Ｖ０〜Ｖ６３として出力する。このようにすれば表示パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。

調整レジスタ１２６は、振幅調整レジスタ１３０、傾き調整レジスタ１３２、微調整レジスタ１３４を含んでいてもよい。振幅調整レジスタ１３０、傾き調整レジスタ１３２、微調整レジスタ１３４には、階調特性のデータが設定されている。

例えば、プログラマブルＲＯＭ２０に記憶された５ビットの設定データを振幅調整レジスタ１３０へ読み出すことで、図６（Ａ）のＢ１、Ｂ２に示すように電源電圧ＶＤＤＨ、ＶＳＳＨの電圧レベルが変化し、階調電圧の振幅調整が可能になる。

また、プログラマブルＲＯＭ２０に記憶された設定データを傾き調整レジスタ１３２へ読み出すことで、図６（Ｂ）のＢ３〜Ｂ６に示すように、階調レベルの４ポイントにおける階調電圧が変化し、階調特性の傾き調整が可能になる。即ち傾き調整レジスタ１３２に設定される各４ビットの設定データＶＲＰ０〜ＶＲＰ３に基づいて、ラダー抵抗を構成する抵抗素子ＲＬ１，ＲＬ３，ＲＬ１０，ＲＬ１２の抵抗値が変化し、Ｂ３に示すような傾き調整が可能になる。

また、プログラマブルＲＯＭ２０に記憶された微調整レジスタ１３４へ読み出すことで、図６（Ｃ）のＢ７〜Ｂ１４に示すように、階調レベルの８ポイントにおける階調電圧が変化し、階調特性の微調整が可能になる。即ち微調整レジスタ１３４に設定される各３ビットの設定データＶＰ１〜ＶＰ８に基づいて、８ｔｏ１セレクタ１４１〜１４８が、８つの抵抗素子ＲＬ２，ＲＬ４〜ＲＬ９，ＲＬ１１の各８個のタップのうちから１つのタップをそれぞれ選択し、選択されたタップの電圧をＶＯＰ１〜ＯＰ８として出力する。これにより図６（Ｃ）のＢ７〜Ｂ１４に示すような微調整が可能になる。

階調アンプ部１５０は、８ｔｏ１セレクタ１４２〜１４８の出力ＶＯＰ１〜ＶＯＰ８やＶＤＤＨ、ＶＳＳＨに基づいて、階調電圧Ｖ０〜Ｖ６３を出力する。具体的には階調アンプ部１５０は、ＶＯＰ１〜ＶＰＯＰ８が入力される第１〜第８のインピーダンス変換回路（ボルテージフォロワ接続された演算増幅器）を含む。そして例えば第１〜第８のインピーダンス変換回路のうちの隣り合うインピーダンス変換回路の出力電圧を抵抗分割することで、階調電圧Ｖ１〜Ｖ６２が生成される。

以上のような調整を行えば、表示パネルの種類に応じた最適な階調特性（γ特性）を得ることができ、表示品質を向上できる。そして、本実施形態では、プログラマブルＲＯＭ２０には、表示パネルの種類に応じた最適な階調特性（γ特性）を得るための調整データが記憶されている。そのため、表示パネルの種類毎に最適な階調特性（γ特性）を得ることができ、表示品質を向上することができる。

また、本実施の形態では、プログラマブルＲＯＭ２０と、ロジック回路ブロックＬＢとは、第１の方向Ｄ１に沿って隣接して配置されてなる。このようにすれば、プログラマブルＲＯＭ２０からの調整データの信号線をショートパスでロジック回路ブロックＬＢに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。

さらに、本実施形態では図３（Ａ）に示すようにロジック回路ブロックＬＢと階調電圧生成回路ブロックＧＢをＤ１方向に沿って隣接して配置させてもよい。このようにすれば、ロジック回路ブロックＬＢからの信号線を、ショートパスで階調電圧生成回路ブロックＧＢに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。

２．２．パネル設定電圧データ
本実施形態の集積回路装置では、プログラマブルＲＯＭ２０に記憶されるデータは、パネル電圧を調整する調整データであってもよい。該パネル電圧を調整する調整データは、例えば、対向電極ＶＣＯＭに与えられる電圧を調整するためのデータであってもよい。

図７に、電気光学装置を含む表示装置の構成例のブロック図を示す。図７の表示装置は、液晶装置としての機能を実現する。そして、電気光学装置は、液晶パネルとしての機能を実現する。

液晶装置１６０（広義には表示装置）は、スイッチング素子としてＴＦＴを用いた液晶パネル（広義には表示パネル）１６２、データ線駆動回路１７０、走査線駆動回路１８０、コントローラ１９０、電源回路１９２を含む。

ＴＦＴのゲート電極は走査線Ｇに接続され、ＴＦＴのソース電極はデータ線Ｓに接続され、ＴＦＴのドレイン電極は画素電極ＰＥに接続されている。この画素電極ＰＥと、液晶素子（広義には電気光学物質）を挟んで対向する対向電極ＶＣＯＭ（コモン電極）との間には、液晶容量ＣＬ（液晶素子）及び補助容量ＣＳが形成されている。そして、ＴＦＴ、画素電極ＰＥ等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥと対向電極ＶＣＯＭの間の印加電圧に応じて画素の透過率が変化するようになっている。

本実施の形態では、プログラマブルＲＯＭ２０には、対向電極ＶＣＯＭに与えられる電圧を調整する調整データが記憶されていてもよい。そして、該調整データに基づいて、電源回路１９２の電圧が調整され、対向電極ＶＣＯＭに与えられる。該調整データを、表示パネル毎に設定することで、表示品質を向上することができる。

本実施の形態では、図３（Ａ）に示すように、プログラマブルＲＯＭ２０と電源回路ブロックＰＢとは、第１の方向Ｄ１に沿って隣接して配置されてなる。このようにすれば、プログラマブルＲＯＭ２０からの調整データの信号線を、ショートパスで電源回路ブロックＰＢに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。

２．３．その他のユーザ設定情報
本実施の形態の集積回路装置では、プログラマブルＲＯＭ２０に記憶されるデータはこれらに限られるものではない。例えば、プログラマブルＲＯＭ２０には、表示ドライバ調整データとして、所与のタイミングを調整する調整データが記憶されていてもよい。すなわち、該調整データに基づいて、メモリのリフレッシュ周期や表示タイミングを制御する各種の制御信号が生成されてもよい。あるいは、プログラマブルＲＯＭ２０には、表示ドライバ調整データとして、集積回路装置の起動シーケンス設定を調整する調整データが記憶されていてもよい。

以上の調整データは、ユーザによりプログラミングされるものであるが、ＩＣメーカがＩＣ製造・検査過程で調整するデータを記憶させても良い。

３．プログラマブルＲＯＭ
３．１．プログラマブルＲＯＭの全体構成
図８は、集積回路装置１０内に配置されたプログラマブルＲＯＭ２０を示している。プログラマブルＲＯＭ２０は、大別して、メモリセルアレイブロック２００と、コントロール回路ブロック２０２とを有している。メモリセルアレイブロック２００とコントロール回路ブロック２０２とは、集積回路装置１０の長辺方向であるＤ１方向にて隣接している。

メモリセルアレイブロック２００には、複数のワード線ＷＬと複数のビット線ＢＬとが設けられている。複数のワード線ＷＬは、集積回路装置１０の短辺方向であるＤ２方向に沿って延びている。複数のビット線ＢＬは、集積回路装置１０の長辺方向であるＤ１方向に沿って延びている。この理由は次の通りである。

プログラマブルＲＯＭ２０の記憶容量は、ユーザ側の仕様等により機種毎に増減可能である。本実施形態では、記憶容量の増減は、ワード線ＷＬの本数を変更することで対処する。つまり、ワード線ＷＬの長さは、記憶容量が変更されても一定である。この結果、１本のワード線ＷＬに接続されるメモリセルの個数は固定となる。ワード線ＷＬの本数を増やせば、プログラムＲＯＭ２０の記憶容量は増大される。プログラムＲＯＭ２０の記憶容量を増大させても、メモリセルアレイブロック２００は、集積回路装置１０の短辺方向（Ｄ２方向）には長くならない。よって、図１にて説明したスリムな形状を維持できる。

他の理由として、プログラマブルＲＯＭ２０の記憶容量を増減させても、コントロール回路ブロック２０２は、集積回路装置１０の短辺方向（Ｄ２方向）には長くならない。よって、図１にて説明したスリムな形状を維持できる。比較例である図９では、プログラムＲＯＭ２０の記憶容量を増大させた結果、メモリセルアレイブロック２００が集積回路装置１０の短辺方向（Ｄ２方向）に長くなる。この場合、コントロール回路ブロック２０２の回路設計をやり直さなければならない。しかし、比較例である図９のレイアウトを９０°回転させた本実施形態の図８のレイアウトでは、その必要はない。よって、プログラマブルＲＯＭ２０の記憶容量を増減させても、特にコントロール回路ブロック２０２の設計の効率化を実現できる。

さらに他の理由として、ビット線ＢＬが集積回路装置１０の長辺方向であるＤ１方向に沿って延びており、そのビット線ＢＬの延長線上にコントロール回路ブロック２０２を配置できる。コントロール回路ブロック２０２の一つの機能は、ビット線ＢＬを介して読み出されたデータをセンスアンプにて検出し、他の回路ブロックに供給するものである。上述のレイアウトにより、図９の比較例と比べれば、メモリセルアレイブロック２００から読み出されたデータをショートパスでコントロール回路ブロック２０２へ供給できる。

３．２．単層ゲートのメモリセル
図１０は、図８に示すメモリセルアレイブロック２００に配置される単層ゲートのメモリセルＭＣの平面図である。図１１は、単層ゲートのメモリセルＭＣの等価回路図である。

図１０において、このメモリセルＭＣは、コントロールゲート部分２１０と、書き込み／読み出しトランジスタ２２０と、消去トランジスタ２３０とを有し、この３つの領域にポリシリコンにて形成されたフローティングゲートＦＧが延びている。図１１に示すように、このメモリセルＭＣは、書き込み／読み出しトランジスタ２２０のドレインとビット線ＢＬとの間に設けられた第１のトランスファーゲート２４０を有する。第１のトランスファーゲート２４０は、サブワード線ＳＷＬの論理と、反転サブワード線ＸＳＷＬとの論理により、書き込み／読み出しトランジスタ２２０のドレインとビット線ＢＬとの接続／非接続を行なう。この第１のトランスファーゲート２４０は、Ｐ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）と、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）とで構成される。なお、ワード線を階層化しない場合は、第１のトランスファーゲート２４０は、ワード線及び反転ワード線の各論理により制御される。

単層ゲートとは、コントロールゲートＣＧが、半導体基板（例えばＰ型、広義には第１導電型）のＰ型ウェルＰＷＥＬ内に形成されたＮ型（広義には第２導電型）不純物層ＮＣＵにて形成されているため、ポリシリコンのフローティングゲートＦＧが一層のみ形成されていることを意味する。つまり、コントロールゲートＣＧ及びフローティングゲートＦＧの二層ゲートをポリシリコンで形成するものではない。このコントロールゲートＣＧと、それに対向するフローティングゲートＦＧとにより、カップリング容量が形成される。

本発明の一態様でも、フローティングゲートのみの「単層ゲート」構造であるが、書き込みと消去とをチャネルの導電型が異なるＭＯＳトランジスタで行なっている点が従来技術と異なる。このように、書き込みと消去とを異なるＭＯＳトランジスタで行う利点は以下の通りである。消去は、容量結合の小さい箇所に電圧を印加して、容量結合の大きい箇所を０Ｖにすることで、ＦＮトンネル電流によりフローティングゲートに注入されている電子を引き抜くことで行われる。従来例としてあげられる単層ゲート型の不揮発性記憶装置としては、書き込みと消去とを同一のＭＯＳトランジスタ（同一箇所）で行うタイプのものがある。単層ゲート型の不揮発性記憶装置では、コントロールゲートとフローティングゲート電極との間の容量を書き込みの領域の容量と比して大きくする必要があるため、書き込み領域の容量が小さくなるように設計されている。つまり、消去の際には、容量結合の小さい箇所に消去のための大きな電圧を印加しなくてはならないことになる。

しかし、特に、微細な不揮発性記憶装置の場合には、消去の際に印加する電圧に対して十分な耐圧を確保することができず、ＭＯＳトランジスタが破壊されてしまうことがある。そのため、本実施形態に係るプログラマブルＲＯＭブロックでは、書き込みと消去とを異なるＭＯＳトランジスタで行い、かつ、それぞれのＭＯＳトランジスタのチャネルの導電型を異ならせている。消去を行うＭＯＳトランジスタとして、例えばＰチャネル型のＭＯＳトランジスタを形成すると、この消去のためのＭＯＳトランジスタは、Ｎ型ウェルの上に形成されることになる。そのため、消去の際に、Ｎ型ウエルと、基板（半導体層）のジャンクション耐圧までの電圧を印加することができることになる。その結果、書き込み領域と同一の箇所で消去をする場合と比して消去の電圧に対する耐圧を向上させることができ、微細化が図られ信頼性が向上する。

なお、本実施形態の集積回路装置１０では、ＬＶ（Low Voltage）系（例えば１．８Ｖ）、ＭＶ系（Middle Voltage）系（例えば３Ｖ）及びＨＶ（High Voltage）系（例えば２０Ｖ）が存在するが、メモリセルＭＣはＭＶ系の耐圧構造である。書き込み／読み出しトランジスタ２２０及びＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）はＭＶ系のＮ型ＭＯＳトランジスタであり、消去トランジスタ２３０及びＰ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）はＭＶ系のＰ型ＭＯＳトランジスタである。

図１２は、メモリセルＭＣへのデータ書き込み（プログラム）動作を示している。コントロールゲートＣＧに例えば８Ｖを印加し、書き込みトランジスタ２２０のドレインにビット線ＢＬ及び第１のトランスファーゲート２４０を介して例えば８Ｖを印加する。書き込み／読み出しトランジスタ２２０のソース及びＰ型ウェルＰＷＥＬの電位は０Ｖである。それにより、書き込み／読み出しトランジスタ２２０のチャネルでホットエレクトロンを発生させて、その電子を書き込み／読み出しトランジスタ２２０のフローティングゲートに引き込む。この結果、書き込み／読み出しトランジスタ２２０のしきい値Ｖｔｈは、図１３に示すように初期状態より高くなる。

一方、消去時には、図１４に示すように、消去トランジスタ２３０のドレインに例えば２０Ｖを印加し、コントロールゲートＣＧは接地される。消去トランジスタ２３０のソース及びＮ型ウェルＮＷＥＬの電位は例えば２０Ｖである。こうすると、コントロールゲートＣＧとＮ型ウェルＮＷＥＬとの間に高い電圧がかかるために、フローティングゲートＦＧの電子をＮ型ウェルＮＷＥＬ側に引き込む。このＦＮ（Fowler-Nordheim）トンネル電流により、データが消去される。このとき、図１５に示すように、書き込み／読み出しトランジスタ２２０のしきい値Ｖｔｈは、初期状態よりも低い負のしきい値となる。

データ読み出し時には、図１６及び図１７に示すように、コントロールゲートＣＧを接地し、書き込み／読み出しトランジスタ２２０のドレインに例えば１Ｖを印加する。このとき、書き込み／読み出しトランジスタ２２０のソース及びＰ型ウェルＰＷＥＬの電位は０Ｖである。図１６に示す書き込み状態では、フローティングゲートＦＧは電子過剰なので、チャネルに電流は流れない。一方、図１７に示す消去状態では、フローティングゲートＦＧは正孔過剰なのでチャネルに電子が流れる。その電流の有無で、データ読み出しが可能となる。

なお、本実施形態のプログラマブルＲＯＭ２０は、上述したように主としてユーザが従来のＥ^２ＰＲＯＭやトリマ抵抗の代わりとして調整データを記憶させ、あるいはＩＣメーカが製造・検査段階にて調整データを記憶させる不揮発性メモリとして使用される。このため、書き換え回数を５回程度補償すれば足りるものである。

３．３．メモリセルアレイブロック
３．３．１．平面レイアウト
図１８は、メモリセルアレイブロック２００及びその一部を拡大して示す平面図である。メモリセルアレイブロック２００は、集積回路装置１０の短辺方向（Ｄ２方向）の中心位置に、メインワード線ドライバＭＷＬＤｒｖ及びコントロールゲート線ドライバＣＧＤｒｖの形成領域２５０が設けられる。この形成領域２５０を境に、メモリセルアレイブロック２００は第１，第２の領域に２分割されている。本実施形態では、第１，第２の領域にそれぞれ８個のカラムブロックが設けられ、計１６個のカラムブロック０〜カラムブロック１５が設けられている。１カラムブロック内にはＤ２方向にて８個のメモリセルＭＣが配置されている。本実施形態では、図３（Ａ）に示す集積回路装置１０の短辺の長さＷを８００μｍとし、一メモリセルＭＣのＤ２方向の長さに基づいて、長さＷに納められるメモリセルＭＣの個数として、１６カラム×８メモリセルの設計となった。プログラマブルＲＯＭ２０の記憶容量を増減するには、ワード線の数を増減させれば良い。また、メインワード線ドライバＭＷＬＤｒｖ及びコントロールゲート線ドライバＣＧＤｒｖは、２分割された領域毎に一つずつ、計各２つが設けられている。なお、各一つのメインワード線ドライバＭＷＬＤｒｖ及びコントロールゲート線ドライバＣＧＤｒｖを、メモリアレイブロック２００の端部に設けても良い。

図１８では、一つのメインワード線ドライバＭＷＬＤｒｖにより駆動されるメインワード線ＭＷＬは計３４本設けられている。２本はＩＣメーカのテストビット用のメモリセルに接続されたテスト用メインワード線Ｔ１，Ｔ０であり、残りの３２本がユーザ用のメインワード線ＭＷＬ０−ＭＷＬ３１である。また、一つのコントロールゲート線ドライバＣＧＤｒｖにより駆動されるコントロールゲート線ＣＧ（図１０に示すＮ型不純物層ＮＣＵ）が、メインワード線ＭＷＬと平行に延びている。

１６個のカラムブロック０〜カラムブロック１５の各々は、メモリセル領域２６０とサブワード線デコーダ領域２７０を有する。サブワード線デコーダ領域２７０には、各メインワード線ＭＷＬに接続されたサブワード線デコーダＳＷＬＤｅｃが設けられている。また、コントロール回路ブロック２０２の領域には、各サブワード線デコーダ領域２７０毎に、カラムドライバＣＬＤｒｖが設けられている。各サブワード線デコーダ領域２７０に配置された全サブワード線デコーダＳＷＬＤｅｃに、カラムドライバＣＬＤｒｖの出力線が共通接続されている。

一つのサブワード線デコーダＳＷＬＤｅｃより、隣接するメモリセル領域２６０内に向けて、サブワード線ＳＷＬと反転サブワード線ＸＳＷＬが延びている。一つのカラムブロック内では、メモリセル領域２６０内に、サブワード線ＳＷＬと反転サブワード線ＸＳＷＬとに共通接続された例えば８個のメモリセルＭＣが配置されている。

図１８に示すレイアウトでは、メインワード線ドライバＭＷＬＤｒｖにより１本のメインワード線ＭＷＬが選択され、かつ、カラムドライバＣＬＤｒｖにより１つのカラムブロックが選択されることで、一つのサブワード線デコーダＳＷＬＤｅｃが選択される。この選択されたサブワード線デコーダＳＷＬＤｅｃに接続された８個のメモリセルＭＣが選択セルとなり、データのプログラム（書き込み）または読み出しが行われる。データの消去時には、全てのメモリセルが選択され、一括で消去される。

３．３．２メモリセル領域及びサブワード線デコーダ領域のウェルレイアウト
図１８には、メモリセル領域２６０及びサブワード線デコーダ領域２７０に共通のウェルレイアウトが図示されている。メモリセル領域２６０内の一つのメモリセルＭＣを形成するために、３つのウェルが用いられている。一つは、メインワード線ＭＷＬに沿った方向（Ｄ２方向）に延びるＰ型ウェルＰＷＥＬ（広義には第１導電型の表層ウェル）であり、他の一つはそのＰ型ウェルＰＷＥＬを囲む環状Ｎ型ウェルＮＷＥＬ１（広義には第２導電型の環状表層ウェル）であり、さらに他の一つが環状Ｎ型ウェルＮＷＥＬ１の側方にてメインワード線ＭＷＬに沿った方向（Ｄ２方向）に延びる帯状Ｎ型ウェルＮＷＥＬ２（広義には第２導電型の帯状表層ウェル）である。なお、環状Ｎ型ウェルＮＷＥＬ１の一方の長辺領域をＮＷＥＬ１−１とし、他方の長辺領域（ＮＷＥＬ２側）をＮＷＥＬ１−２とする。

一つのメモリセルＭＣは、図１８に示す１メモリセルの長さ領域Ｌに亘って、３つのウェル（ＰＷＥＬ，ＮＷＥＬ１，ＮＷＥＬ２）上に形成される。また、各メモリセル領域２６０内の長さ領域Ｌには、図１８に示すように、一つのサブワード線デコーダＳＷＬＤｅｃに共通接続される８個のメモリセルＭＣが形成される。

なお、図１８において、環状Ｎ型ウェルＮＷＥＬ１と、帯状Ｎ型ウェルＮＷＥＬ２とをそれぞれ囲むＰ型不純物リング２８０（広義には第１導電型の不純物リング）が設けられているが、これについては後述する。

図１８において、サブワード線デコーダ領域２７０にも上述した３つのウェル（ＰＷＥＬ，ＮＷＥＬ１，ＮＷＥＬ２）が形成される。ただし、サブワード線デコーダＳＷＬＤｅｃを構成するトランジスタの形成領域は、図１８にてドット領域として示すＰ型ウェルＰＷＥＬ及び帯状Ｎ型ウェルＮＷＥＬ２上であり、環状Ｎ型ウェルＮＷＥＬ１上には形成されない。

３．３．３．メモリセルの平面レイアウト及び断面構造
図１９は、図１８にて隣り合う２つのメモリセルＭＣの平面レイアウトである。図２０は、図１９のＣ−Ｃ’断面を示し、一つのメモリセルＭＣの断面図である。なお、図１９のＣ−Ｃ’の破断線のうち、Ｄ２方向の破線で示す断面は図２０では省略されている。また、図１９のＣ−Ｃ’破断線のうちＤ１方向の寸法と、図２０のＤ１方向の寸法とは、必ずしも一致していない部分がある。

図１９において、２つのメモリセルＭＣは、平面視でミラー配置される。図１９に示すように、メモリセルＭＣは、３つのウェル（ＰＷＥＬ，ＮＷＥＬ１，ＮＷＥＬ２）に跨って形成されることは上述した。環状Ｎ型ウェルＮＷＥＬ１の外縁領域内側の下層と、帯状Ｎ型ウェルＮＷＥＬ２の下層には、図２０に示すように、深層Ｎ型ウェルＤＮＷＥＬ（広義には第２導電型の深層ウェル）が設けられている。図２０に示すように、深層Ｎ型ウェルＤＮＷＥＬ上の３つのウェル（ＰＷＥＬ，ＮＷＥＬ１，ＮＷＥＬ２）内にはＰ型またはＮ型の不純物領域（広義には最表層不純物領域）が設けられるので、本実施形態のメモリセルＭＣはトリプルウェル構造である。これにより、Ｐ型基板ＰｓｕｂとＰ型ウェルＰＷＥＬとを別電位に設定できる。なお、Ｐ型基板Ｐｓｕｂ上にはプログラマブルＲＯＭ２０だけが形成されるのでなく、他の回路ブロックも形成され、バックゲート電圧印加等のニーズがあるので、必ずしもＰ型基板Ｐｓｕｂの電位を接地電位に固定するとは限らない。

図１９及び図２０に示すように、環状Ｎ型ウェルＮＷＥＬ１の一方の長辺領域ＮＷＥＬ１−１と、Ｐ型ウェルＰＷＥＬの上層には、図示しない絶縁膜を介して、ポリシリコンによるフローティングゲートＦＧが形成されている。このフローティングゲートＦＧは、ＰＷＥＬに形成された書き込み／読み出しトランジスタ２２０と、環状Ｎ型ウェルＮＷＥＬ１の一方の長辺領域ＮＷＥＬ１−１に形成された消去トランジスタ２３０の共通ゲートとして機能する。さらに、フローティングゲートＦＧと絶縁膜を介して対向するＰ型ウェルＰＷＥＬ領域には、Ｎ型不純物領域ＮＣＵが形成される。このＮ型不純物領域ＮＣＵは、コントロールゲート電圧ＶＣＧが印加されて、コントロールゲートＣＧとして機能する。

Ｐ型ウェルＰＷＥＬには、図１１に示す第１のトランスファーゲート２４０のＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）が設けられている。また、帯状Ｎ型ウェルＮＷＥＬ２には、第１のトランスファーゲート２４０のＰ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）が設けられている。なお、図１９に示すようにＰ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）は複数設けられ、これらは並列接続されることでゲート幅を確保してドライブ能力を確保している。

なお、環状Ｎ型ウェルＮＷＥＬ１の他方の長辺領域ＮＷＥＬ１−２には、Ｎ型不純物領域が設けられるだけで、アクティブ素子は設けられない。この他方の長辺領域ＮＷＥＬ１−２は、一方の長辺領域ＮＷＥＬ１−１と連結されてＰ型ウェルＰＷＥＬを環状に囲むためだけに設けられている。他方の長辺領域ＮＷＥＬ１−２が形成されないと、たとえ深層Ｎ型ウェルＤＮＷＥＬを配置したとしても、Ｐ型ウェルＰＷＥＬをＰ型基板Ｐｓｕｂと電気的に分離できないからである。

本実施形態では、深層Ｎ型ウェルＤＮＷＥＬの上層であって、Ｐ型ウェルＰＷＥＬと、その外側の環状Ｎ型ウェルＮＷＥＬ１とは離間されている。この離間スペースＧ１は、消去時に２０Ｖが印加される環状Ｎ型ウェルＮＷＥＬ１と、ＶＳＳ電位に設定されるＰ型ウェルＰＷＥＬとの間で２０Ｖの耐圧確保のためである。本実施形態では、離間スペースの距離Ｇ１を１μｍとした。なお、環状Ｎ型ウェルＮＷＥＬ１とＰ型ウェルＰＷＥＬとの間で耐圧が確保されれば、離間スペースＧ１は必要ではない。例えば、設計ルールが０．２５μｍであれば離間スペースＧ１は不要であるが、０．１８μｍの設計ルールでは離間スペースＧ１により耐圧を確保しても良い。

次に、環状Ｎ型ウェルＮＷＥＬ１と、帯状Ｎ型ウェルＮＷＥＬ２との間にも、離間スペースＧ２が設けられている。特に、この離間スペースＧ２の領域には、環状Ｎ型ウェルＮＷＥＬ１と帯状Ｎ型ウェルＮＷＥＬ２とを電気的に分離するために、深層Ｎ型ウェルＤＮＷＥＬも配置されない。代りに、深層Ｐ型ウェルＤＰＷＥＬ（広義には、第１導電型の環状深層ウェル）が形成されている。この深層Ｐ型ウェルＤＰＷＥＬは、Ｐ型基板Ｐｓｂよりも不純物濃度が若干濃く、表層のＰ型ウェルＰＷＥＬよりも濃度は薄くして、環状Ｎ型ウェルＮＷＥＬ１と帯状Ｎ型ウェルＮＷＥＬ２との間の耐圧を上げるために設けられている。なお、この深層Ｐ型ウェルＤＰＷＥＬは、図１８の環状Ｎ型ウェルＮＷＥＬ１と、帯状Ｎ型ウェルＮＷＥＬ２とを囲って環状に配置される。

加えて、本実施形態では、離間スペースＧ２の表層に、平面視でリング状にＰ型不純物層（Ｐ型リング、広義には第１導電型の不純物リング）２８０を配置した。このＰ型リング２８０の形成領域は図１８に示す通り、環状Ｎ型ウェルＮＷＥＬ１及び帯状Ｎ型ウェルＮＷＥＬ２の双方を囲っている。

このＰ型リング２８０を設けることで、離間スペースＧ２の上を寄生トランジスタのゲートとなり得る金属配線が跨いだとしても、寄生トランジスタがオンして離間スペースＧ２内の電位が反転することを防止するためである。なお、本実施形態では離間スペースＧ２の長さ＝４．５μｍとし、離間スペースＧ２の中心に位置するＰ型リング２８０の幅は０．５μｍとした。ただし、電位反転防止の観点からは、寄生トランジスタのゲートとなり得るポリシリコン層や第１層金属配線は、離間スペースＧ２を跨いで形成されないこことした。第二層以上の金属配線は、離間スペースＧ２を跨いでも良い設計とした。

図２０の変形例として、図２１を挙げることができる。図２１では、離間スペースＧ２に環状の深層Ｐ型ウェルＤＰＷＥＬを設けずに、代りに環状の表層Ｐ型ウェルＳＰＷＥＬ（広義には第１導電型の環状表層ウェル）を設けた。Ｐ型リング２８０は、環状の表層Ｐ型ウェルＳＰＷＥＬ内に形成されている。なお、環状Ｎ型ウェルＮＷＥＬ１の他方の長辺領域ＮＷＥＬ１−１と表層Ｐ型ウェルＳＰＷＥＬとの離間スペースＧ１（例えば１μｍ）は、上述と同じ理由で２０Ｖの耐圧確保のために設けられている。

３．３．４．コントロール回路ブロック
次に、図８に示すコントロール回路ブロック２０２について説明する。図２２はコントロール回路ブロック２０２のブロック図であり、図２３はコントロール回路ブロック２０２のレイアウト図である。コントロール回路ブロック２０２は、メモリセルアレイブロック２００内のメモリセルＭＣへのデータのプログラム（書き込み）、読み出し及び消去を制御するための回路ブロックである。このコントロール回路ブロック２０２には、図２２に示すように、電源回路３００、コントロール回路３０２、Ｘプリデコーダ３０４、Ｙプリデコーダ３０６、センスアンプ回路３０８、データ出力回路３１０、プログラムドライバ３１２、データ入力回路３１４及び上述したカラムドライバ３１６（ＣＬＤｒｖ）を有している。なお、図２３に示すインプット／アウトプットバッファ３１８は、図２２のデータ出力回路３１０及びデータ入力回路３１４を含んでいる。電源回路３００は、ＶＰＰスイッチ３００−１、ＶＣＧスイッチ３００−２及びＥＲＳ（消去）スイッチ３００−３を有している。

図２３に示すように、メモリセルアレイブロック２００とコントロール回路ブロック２０２は、Ｄ１方向で隣接している。そして、メモリセルアレイブロック２００より読み出されるデータは、コントロール回路ブロック２０２を経由して、コントロール回路ブロック２０２内のインプット／アウトプットバッファ３１８を介して、メモリセルアレイブロック２００のビット線ＢＬが延びる方向（Ｄ１方向）に沿って出力される。

ここで、図３（Ａ）（Ｂ）にて説明したように、プログラマブルＲＯＭ２０は、そのデータの転送先であるロジック回路ＬＢか電源回路ＰＢのブロックに対して、Ｄ１方向にて隣接配置される。さらに加えて、プログラマブルＲＯＭ２０のコントロール回路ブロック２０２が、データの転送先であるロジック回路ＬＢか電源回路ＰＢのブロックに対して、Ｄ１方向にて隣接配置されれば、よりショートパスにてデータを供給できる。

３．４．プログラマブルＲＯＭの動作例
３．４．１．各モードでの印加電圧
図２４は、スタンバイ（Stdby）、消去（Ers）、プログラム(Pgm)及びリード(Read)の各モードの時の選択メモリセルへの印加電圧を示している。図２５は、非選択メインワード線に接続された選択カラム内のメモリセルへの各モード時の印加電圧を示している。図２６は、選択メインワード線に接続された非選択カラム内のメモリセルへの各モード時の印加電圧を示している。

これらの動作電圧のうち、消去、プログラム及びリード時の動作電圧は、図１２、図１４、図１６及び図１７にて説明した通りである。スタンバイ時では、いずれのメモリセルに対しても、メインワード線、サブワード線、カラムは非選択状態であり、コントロールゲートＣＧの電圧、消去端子ＥＲＳの電圧及びビット線ＢＬの電圧のいずれも０Ｖとなる。

３．４．２．選択メモリセルのプログラム時のトランスファーゲート制御
図２４〜図２６において、図１１の第１のトランスファーゲート２４０の制御について説明する。Ｐ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）とＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）とから成る第１のトランスファーゲート２４０は、一般に、Ｐ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）とＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）の各ゲートに論理の異なる電圧を印加して、第１のトランスファーゲート２４０を全体としてオン、オフさせるのが通常である。例えば、図２４に示す選択メモリセルのリード（Read）時と、図２４〜図２６に示すメモリセルの一括消去時（Ers）には（広義には第１の接続モード）、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）のゲートに接続されたサブワード線ＳＷＬを３Ｖとし、Ｐ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）のゲートに接続された反転サブワード線ＸＳＷＬを０Ｖとして、Ｐ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）とＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）を共にオンさせている。逆に、図２４〜図２６に示すメモリセルのスタンバイ（Stdby）時や、図２５及び図２６に示す非選択メモリセルのプログラム（Pgm）とリード（Read）時は、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）のゲートに接続されたサブワード線ＳＷＬを０Ｖとし、Ｐ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）のゲートに接続された反転サブワード線ＸＳＷＬを３Ｖ（プログラム時は８Ｖ）として、Ｐ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）とＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）を共にオフさせている。

本実施形態の特徴的動作例は、図２４に示す選択メモリセルのプログラム（Pgm）時（広義には第２の接続モード）の動作であり、Ｐ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）とＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）とに同一論理の電圧０Ｖを印加している。この結果、選択メモリセルに接続されたトランスファーゲート２４０では、プログラム（Pgm）時にのみ、Ｐ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）はオンされ、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）はオフされる。

このように、選択メモリセルに接続された第１のトランスファーゲート２４０のＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）を、プログラム（Pgm）時にオフする理由は以下の通りである。

図２７は、ゲート長０．６μｍ、ゲート幅１０μｍのＭＶ（３Ｖ）系Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）のオン耐圧及びオフ耐圧を示す特性図である。図２７は、ゲート電圧を０Ｖから８Ｖまで変化させ、かつ、各ゲート電圧下でドレイン電圧（横軸）を上昇させた時のドレイン電流（縦軸）を測定した特性図である。各ゲート電圧下で流れるドレイン電流が無限大となるブレークダウン時のドレイン電圧がブレークダウン電圧である。この各ゲート電圧毎のブレークダウン電圧をプロットした曲線を、ここでは耐圧曲線Ｒと定義する。

本明細書においてオフ耐圧とは、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）にチャネル電流が流れない時、つまりＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）がＯＦＦである時のブレークダウン電圧またはその直前の電圧であり、図２７の特性図ではオフ耐圧＝１２Ｖ程度である。つまり、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）のＯＦＦ時（ゲート電圧がしきい値以下の時）に、ドレイン（ビット線ＢＬ）にオフ耐圧の電圧（例えば１２Ｖ）以上の電圧が印加されると、ドレイン電流は無限大となりＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）はブレークダウンする。換言すれば、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）がＯＦＦされていれば、オフ耐圧の電圧（例えば１２Ｖ）未満の電圧をドレイン電圧（ビット線ＢＬの電圧）として印加しても、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）はブレークダウンしないことを意味する。

一方、本明細書においてオン耐圧とは、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）の全動作領域（オン時）の中で最も低いブレークダウン電圧を意味し、オン耐圧＜オフ耐圧である。図２７では、耐圧曲線Ｒがほぼ垂直に起立する付近のオン耐圧は９Ｖ程度である。このオン耐圧は、トランジスタのゲート長Ｌに依存し、ゲート長Ｌが長いとオン耐圧は高く、短いと低くなる。つまり、プログラム（Pgm）時にＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）をオンさせる従来技術では、オン耐圧を高くするためにチャネル長Ｌを大きくしなければならない。チャネル長Ｌを大きくするとトランジスタの電流駆動能力は低くなってしまうので、チャネル幅Ｗも大きくする必要があり、トランジスタサイズが大型化した。

本実施形態では、図２４〜図２６に示すように、プログラム（Pgm）時にビット線ＢＬの電圧は８Ｖ（例えば論理の“Ｈ”に対応）または０Ｖ（例えば論理の“Ｌ”に対応）となる。ここで、第１のトランスファーゲート２４０の構成要素であるＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）はＭＶ（３Ｖ）系であるので、図２４〜図２６に示すように、プログラム（Pgm）時以外では、ドレイン電圧（ビット線ＢＬの電圧）は０Ｖか１Ｖ程度であり、ゲート電圧（サブワード線ＳＷＬへの印加電圧）は３Ｖ（ＭＶ系の電源電圧ＶＤＤ）か０Ｖ（ＭＶ系の電源電圧ＶＳＳ）である。

このように、本実施形態では、ＭＶ（３Ｖ）系のＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）に、プログラム（Pgm）時にＭＶ系の電源電圧ＶＤＤ＝３Ｖよりも高い電圧８Ｖをビット線ＢＬに印加させている。

しかし、本実施形態では、ＭＶ（３Ｖ）系のＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）のドレイン（ビット線ＢＬ）に電源電圧（３Ｖ）よりはるかに高い電圧８Ｖが印加されるプログラム（Pgm）時では、図２４〜図２６に示すように、ゲート電圧（サブワード線ＳＷＬの電圧）は０Ｖであり、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）はオフされている。よって、このときのＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）の耐圧は、図２７に示すオフ耐圧（１２Ｖ）であるので、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）はブレークダウンしない。

特に、図２４に示すように、選択メモリセルＭＣに接続された第１のトランスファーゲート２４０は、プログラム（Pgm）時にはオンさせなければならない。この際、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）はオフされるが、Ｐ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）がオンされているので、Ｐ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）の電流駆動能力により、選択メモリセルＭＣを“Ｈ”または“Ｌ”にプログラムすることができる。

このＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）は、図２４〜図２６に示すように、ドレイン（ビット線ＢＬ）に３Ｖが印加された時にオンされる（つまり、サブワード線ＳＷＬが３Ｖ）。しかし、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）はＭＶ（３Ｖ）系のトランジスタであり、３Ｖ印加時には充分なオン耐圧を保障できる。結局、プログラム時に特に、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）をオフすることで、プログラム時はオフ耐圧のみを考慮すればよいのでチャネル長Ｌを最短とすることができる。リード時に高速性を求められることから、チャネル長Ｌが短ければＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）は、リード時に高い電流駆動能力を発揮してリード時間を短縮できる。つまり、Ｎ型ＭＯＳトランジスタのチャネル長及びチャネル幅は、プログラム時でなくリード時に求められる電流駆動能力に従って設計すればよい。なお、本実施形態ではゲート長Ｌ＝０．６μｍを実現できた。つまり、図２７に示すのチャネル長０．６ｕｍのトランジスタの場合では、Ｐ／Ｎ両方オンさせると９Ｖまでしか印加できないが、本実施形態ではオフ耐圧の１２Ｖまで印加できる。

３．４．３．書き込み（プログラム）速度の改善
書き込み速度として、プログラマブルＲＯＭ２０の記憶容量が４Ｋｂｉｔである場合、全記憶領域に書き込む速度として１秒程度の書き込み速度が要求される。この場合、一つのメモリセル（単セルともいう）ＭＣへの書き込み速度は１ｍｓ／Ｂｙｔｅ程度となる。

書き込み速度の改善策として、書き込み電圧（ビット線ＢＬ）を上昇させると良い。図２８の横軸は書き込み電圧ＶＰＰを示し、縦軸は書き込み速度Ｔｐｇｍ（ｓｅｃ）を示している。

図２８に示すように、書き込み電圧ＶＰＰが高いほど、書き込み速度が速いことが分かる。このことから、上述した実施形態では、書き込み電圧（ビット線ＢＬの電圧）を８Ｖとしたが、それよりも高く、例えば図２７に示すオン耐圧（９Ｖ程度）よりも高い書き込み電圧としても良い。上述した通り、プログラム時にはＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）はオフされるので、書き込み電圧をオン耐圧（９Ｖ程度）よりも高くしても、このＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）はオフ耐圧（１２Ｖ）まで耐圧があり、ブレークダウンしないからである。書き込み電圧はオフ耐圧（１２Ｖ）よりも低くするという条件下であれば、Ｐ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）にて高い電流駆動能力を発揮して、書き込み速度を改善できる。なお、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）と同一チャネル長のＰ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）は、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）よりもオン耐圧が高いので、Ｐ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）がブレークダウンすることはない。

３．４．４．サブワード線デコーダの構成
図２９は、図２４〜図２７に示すサブード線ＳＷＬ及び反転サブワード線ＸＳＷＬの電圧を生成するサブワード線デコーダＳＷＬＤｅｃの回路図である。図２９に示すサブワード線デコーダＳＷＬＤｅｃは、図３０に示す従来の８個のトランジスタから成るサブワード線デコーダＳＷＬＤｅｃよりも、トランジスタ数を２個減らした６個のトランジスタにて構成される。

図２９において、このサブワード線デコーダＳＷＬＤｅｃは、ソースに電圧ＶＰＰの電圧供給線が接続された第１のＰ型ＭＯＳトランジスタ６００と、この第１のＰ型トランジスタ６００のドレインに直列接続された第２のトランスファーゲート６１０とを有する。第２のトランスファーゲート６１０は、第２のＰ型ＭＯＳトランジスタ６１２及び第１のＮ型ＭＯＳトランジスタ６１４から構成される。

さらに、このサブワード線デコーダＳＷＬＤｅｃは、ソースが接地された第２のＮ型ＭＯＳトランジスタ６２０と、この第２のＮ型トランジスタ６２０のドレインに直列接続された第３のトランスファーゲート６３０とを有する。第３のトランスファーゲート６３０は、第３のＰ型ＭＯＳトランジスタ６３２及び第３のＮ型ＭＯＳトランジスタ６３４から構成される。

第１のＰ型ＭＯＳトランジスタ６００及び第１のＮ型ＭＯＳトランジスタ６１４の各ゲートに、複数のメインワード線ＭＷＬの１本が接続され、第２のＰ型ＭＯＳトランジスタ６１２のゲートに、第１のＮ型ＭＯＳトランジスタ６１４のゲートに接続されたメインワード線ＭＷＬと対をなす反転メインワード線ＸＭＷＬが接続されている。

第１のＮ型ＭＯＳトランジスタ６１４及び第２のＰ型ＭＯＳトランジスタ６１２の共通ソースに、対応するカラムドライバＣＬＤｒｖの出力ＸＣＬが供給されている。

第２のＮ型ＭＯＳトランジスタ６２０及び第３のＰ型ＭＯＳトランジスタ６３２の各ゲートに、第１のＰ型ＭＯＳトランジスタ６００のドレインが共通接続されている。第３のＮ型ＭＯＳトランジスタ６３４のゲートに、プログラム線ＰＧＭが接続され、第３のＮ型ＭＯＳトランジスタ６３４及び第３のＰ型ＭＯＳトランジスタ６３２の共通ソースに、反転プログラム線ＸＰＧＭが接続されている。

第２のＮ型ＭＯＳトランジスタ６２０のドレインが、対応するサブワード線ＳＷＬに接続され、第１のＰ型ＭＯＳトランジスタ６００のドレインが、対応する反転サブワード線ＸＳＷＬと接続されている。

上述の構成において、サブワード線デコーダＳＷＬＤｅｃを６個のトランジスタにて構成できた理由は、信号線ＸＣＬ，ＸＰＧＭをトランジスタのゲートでなくソースに接続したことである。図２４〜図２６を真理値表として一般の手法でサブワード線デコーダＳＷＬＤｅｃのロジック回路を構成すると、図３０に示すように、信号線ＣＬ，ＰＧＭはゲート線となるからである。本実施形態では、信号線ＸＣＬ，ＸＰＧＭをトランジスタのソースに接続することで、６個のトランジスタでサブワード線デコーダＳＷＬＤｅｃを構成することができた。

図１８に示すように、サブワード線デコーダＳＷＬＤｅｃはメモリセルアレイブロック内に、同時にリードまたはプログラムする個数（本実施形態では8個）のメモリセルＭＣ毎に一つ設けられる。よって、一つのサブワード線デコーダＳＷＬＤｅｃを構成するのにトランジスタ２個分の専有面積を減少できるので、メモリセルアレイブロックの小面積化に大いに寄与できる。

４．電子機器
図３１（Ａ）（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図３１（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図３１（Ａ）（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ（Micro Processor Unit）、ベースバンドエンジン（ベースバンドプロセッサ）などである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図３１（Ｂ）の画像処理コントローラ（表示コントローラ）４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

表示パネル４００は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル４００は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル４００は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。

図３１（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図３１（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１のインターフェース領域、第２のインターフェース領域等）と共に記載された用語（出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

例えば、本発明では、プログラマブルＲＯＭを搭載する半導体基板の第１導電型をＮ型とすることもできる。

本実施形態の集積回路装置の構成例を示す図である。種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す図である。図３（Ａ）（Ｂ）は本実施形態の集積回路装置の平面レイアウト例を示す図である。図４（Ａ）（Ｂ）は集積回路装置の断面図の例を示す図である。図３（Ａ）に示す回路ブロックのうち、プログラマブルＲＯＭ、ロジック回路及び階調電圧生成回路の関係を示すブロック図である。図６（Ａ）（Ｂ）（Ｃ）は図５の回路によって調整される階調電圧を示す特性図である。電気光学装置を含む表示装置の構成例のブロック図である。集積回路装置内のプログラマブルＲＯＭブロックのレイアウトを示す図である。図８に対する比較例のレイアウトを示す図である。プログラマブルＲＯＭ内に配置される単層ゲートのメモリセルの平面図である。図１０に示すメモリセルの等価回路図である。図１０のＡ−Ａ’断面を示し、メモリセルでのプログラム（書き込み）原理を示す図である。プログラム後の書き込み／読み出しトランジスタのしきい値の推移を説明する図である。図１０のＢ−Ｂ’断面を示し、メモリセルでの消去原理を示す図である。消去後の書き込み／読み出しトランジスタのしきい値の推移を説明する図である。図１０のＡ−Ａ’断面を示し、書き込み状態のメモリセルからのデータ読み出し原理を示す図である。図１０のＡ−Ａ’断面を示し、消去状態のメモリセルからのデータ読み出し原理を示す図である。プログラマブルＲＯＭのメモリセルアレイブロックの平面図である。隣り合う２つのメモリセルの平面図である。図１９のＣ−Ｃ’断面図である。図２０の変形例を示す図である。プログラマブルＲＯＭのブロック図である。プログラマブルＲＯＭ全体の平面的レイアウトを示す図である。選択メモリセルの各モードでの動作電圧を示す特性図である。非選択メインワード線に接続された選択カラム内のメモリセルの各モードでの動作電圧を示す特性図である。選択ワード線に接続された非選択カラム内のメモリセルの動作電圧を示す特性図である。Ｎ型ＭＯＳトランジスタのオン耐圧とオフ耐圧とを示す特性図である。トランスファーゲートの書き込み速度の改善を説明するための特性図である。本実施形態のサブワード線デコーダの回路図である。従来のサブワード線デコーダの回路図である。図３１（Ａ）（Ｂ）は電子機器の構成例を示す図である。

符号の説明

ＣＢ１〜ＣＢＮ第１〜第Ｎの回路ブロック、１０集積回路装置、１２出力側Ｉ／Ｆ領域、１４入力側Ｉ／Ｆ領域、２０プログラマブルＲＯＭ、２００メモリセルアレイブロック、２０２コントロール回路ブロック、２１０コントロールゲート部分、２２０書き込み／読み出しトランジスタ、２３０消去トランジスタ、２４０第１のトランスファーゲート、２５０メインワード線・コントロールゲート線ドライバ領域、２６０メモリセル領域、２７０サブワード線デコーダ領域、２８０Ｐ型リング、３００電源回路、３０２コントロール回路、３０４Ｘプリデコーダ、３０６Ｙプリデコーダ、３０８センスアンプ回路、３１０データ出力回路、３１２プログラムドライバ、３１４データ入力回路、３１８インプット／アウトプットバッファ、６００第１のＰ型ＭＯＳトランジスタ、６１０第２のトランスファーゲート、６１２第２のＰ型ＭＯＳトランジスタ、６１４第１のＮ型ＭＯＳトランジスタ、６２０第２のＮ型ＭＯＳトランジスタ、６３０第３のトランスファーゲート、６３２第３のＰ型ＭＯＳトランジスタ、６３４第３のＮ型ＭＯＳトランジスタ、ＢＬビット線、ＣＧ（ＮＣＵ）コントロールゲート、ＣＬＤｒｖカラムドライバ、ＦＧフローティングゲート、ＬＢロジック回路（ゲートアレイ）、ＭＣメモリセル、ＮＷＥＬ１環状Ｎ型ウェル、ＮＷＥＬ２帯状Ｎ型ウェル、ＰＢ電源回路、ＰＷＥＬＰ型ウェル、Ｘｆｅｒ（Ｐ）トランスファーゲートのＰＭＯＳ、Ｘｆｅｒ（Ｎ）トランスファーゲートのＮＭＯＳ、ＭＷＬメインワード線、ＳＷＬサブワード線

Claims

複数のメインワード線と、前記複数のメインワード線の各１本と対をなす複数の反転メインワード線と、前記複数のメインワード線の少なくとも１本を選択するメインワード線ドライバと、前記複数のメインワード線が延びる方向にて複数のカラムブロックに分割され、前記複数のカラムブロックの各々にて前記複数のメインワード線の各１本に接続された複数のサブワード線デコーダと、前記複数のサブワード線の各々に接続された１本のサブワード線及び１本の反転サブワード線と、前記１本のサブワード線及び前記１本の反転サブワード線に共通接続された複数のメモリセルと、前記複数のメモリセルに接続された複数のビット線と、前記複数のカラムブロックの少なくとも一つを選択するカラムドライバと、プログラム時にアクティブ電圧となるプログラム線と、前記プログラム時にノンアクティブ電圧となる反転プログラム線と、プログラム時に消去及びリード時よりも高電圧となる電圧供給線と、を含むメモリブロックを有し、
前記複数のメモリセルの各々は、前記複数のビット線の１本に接続される第１のトランスファーゲートを有し、前記第１のトランスファーゲートは、前記サブワード線デコーダに接続されたＰ型及びＮ型ＭＯＳトランジスタを有し、前記Ｎ型ＭＯＳトランジスタのゲートに前記１本のサブワード線が接続され、前記Ｐ型ＭＯＳトランジスタのゲートに前記１本の反転サブワード線が接続され、
前記サブワード線デコーダは、
ソースに前記電圧供給線が接続された第１のＰ型ＭＯＳトランジスタと、
第２のＰ型ＭＯＳトランジスタ及び第１のＮ型ＭＯＳトランジスタから成り、前記第１のＰ型トランジスタのドレインに直列接続された第２のトランスファーゲートと、
ソースが接地され第２のＮ型ＭＯＳトランジスタと、
第３のＰ型ＭＯＳトランジスタ及び第３のＮ型ＭＯＳトランジスタから成り、前記第２のＮ型トランジスタのドレインに直列接続された第３のトランスファーゲートと、
を有し、
前記第１のＰ型ＭＯＳトランジスタ及び前記第１のＮ型ＭＯＳトランジスタの各ゲートに、前記複数のメインワード線の１本が接続され、
前記第２のＰ型ＭＯＳトランジスタのゲートに、前記第１のＮ型ＭＯＳトランジスタのゲートに接続された前記複数のメインワード線の１本と対をなす反転メインワード線が接続され、
前記第１のＮ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタの共通ソースに、前記カラムドライバの出力が供給され、
前記第２のＮ型ＭＯＳトランジスタ及び前記第３のＰ型ＭＯＳトランジスタの各ゲートに、前記第１のＰ型ＭＯＳトランジスタの前記ドレインが共通接続され、
前記第３のＮ型ＭＯＳトランジスタのゲートに、前記プログラム線が接続され、
前記第３のＮ型ＭＯＳトランジスタ及び前記第３のＰ型ＭＯＳトランジスタの共通ソースに、前記反転プログラム線が接続され、
前記第２のＮ型ＭＯＳトランジスタのドレインが、前記１本のサブワード線に接続され、
前記前記第１のＰ型ＭＯＳトランジスタの前記ドレインが、前記１本の反転サブワード線と接続されていることを特徴とする集積回路装置。
請求項１において、
前記複数のサブワード線のいずれか１本に接続された前記複数のメモリセルを選択メモリセルとした時、リード及び消去モードでは、前記サブワード線デコーダより前記Ｐ型及びＮ型ＭＯＳトランジスタのゲートにそれぞれ異なる論理の電圧を印加して、前記サブワード線デコーダより前記Ｐ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトランジスタとを共にオンさせ、プログラムモードでは、前記Ｐ型及びＮ型ＭＯＳトランジスタのゲートに同一論理の電圧を印加して、前記Ｐ型ＭＯＳトランジスタをオンさせ、前記Ｎ型ＭＯＳトランジスタをオフさせることを特徴とする集積回路装置。
請求項２において、
前記プログラムモード時に、前記選択メモリセルに接続されたビット線に供給される最大電圧は、前記Ｎ型ＭＯＳトランジスタにチャネル電流が流れない時のブレークダウン電圧であるＯＦＦ耐圧より低いことを特徴とする集積回路装置。
請求項２または３において、
前記プログラムモード時に、前記選択メモリセルに接続されたビット線に供給される最大電圧は、前記リード及び消去モード時に前記Ｎ型ＭＯＳトランジスタのゲートに印加される電源電圧よりも高いことを特徴とする集積回路装置。
請求項４において、
前記プログラムモード時に、前記選択メモリセルに接続されたビット線に供給される最大電圧は、前記Ｎ型ＭＯＳトランジスタの全動作領域の中で最も低いブレークダウン電圧であるオン耐圧よりも高いことを特徴とする集積回路装置。
請求項２乃至５のいずれかにおいて、
前記Ｎ型ＭＯＳトランジスタのチャネル長及びチャネル幅は、前記リード時に求められる電流駆動能力を満足するように設計されていることを特徴とする集積回路装置。
請求項１乃至６のいずれかにおいて、
前記複数のメモリセルの各々は、
半導体基板に形成された書き込み／読み出しトランジスタ及び消去トランジスタと、
前記書き込み／読み出しトランジスタ及び前記消去トランジスタの各ゲートに共用されるフローティングゲートと、
前記半導体基板に形成されており、前記フローティングゲートが絶縁層を介して対向する位置に形成された不純物領域にて形成されるコントロールゲートと、を有し、
前記書き込み／読み出しトランジスタと前記ビット線との間に、前記第１のトランスファーゲートが接続されていることを特徴とする集積回路装置。
請求項７において、
前記半導体基板をＰ型としたとき、前記半導体基板に形成されるＮ型深層ウェルと、前記Ｎ型深層ウェル上に形成されたＰ型表層ウェルと、前記Ｎ型深層ウェル上にて前記Ｐ型表層ウェルを囲むＮ型環状表層ウェルと、前記Ｐ型表層ウェル及び前記Ｎ型環状表層ウェルに形成された最表層不純物領域とで形成されるトリプルウェル構造を有し、
前記コントロールゲート、前記書き込み／読み出しトランジスタ及び前記Ｎ型ＭＯＳトランジスタは前記Ｐ型表層ウェルに形成され、
前記Ｎ型環状表層ウェルは、２つの長辺領域を有し、
前記２つの長辺領域の一方に、前記消去トランジスタが形成され、
前記２つの長辺領域の他方に隣り合って、Ｎ型帯状表層ウェルが形成され、
前記Ｎ型帯状表層ウェルに、前記Ｐ型ＭＯＳトランジスタが形成されていることを特徴とする集積回路装置。
請求項７または８において、
前記複数のメモリセルが配列されたメモリセルアレイブロックは、中心領域を境に第１，第２領域に分割され、前記第１，第２領域に配置された前記複数のメモリセルのワード線をそれぞれ駆動する２つのワード線ドライバと、前記第１，第２領域に配置された前記複数のメモリセルの各々の前記コントロールゲートをそれぞれ駆動する２つのコントロールゲートドライバとが配置されていることを特徴とする集積回路装置。
請求項９において、
前記メモリセルアレイブロックは前記複数のワード線が延びる方向にて分割された複数のカラムブロックを有し、
前記１本のサブワード線が、前記複数のカラムブロック毎に配置され、
前記複数のカラムブロックの各々は、前記複数のワード線が延びる方向でさらに分割されたメモリセル領域及びサブワード線デコーダ領域を有し、
前記メモリセル領域及び前記サブワード線デコーダ領域は、前記半導体基板上に形成された共通のウェル領域に形成されていることを特徴とする集積回路装置。
請求項１０において、
前記サブワード線デコーダ領域に配置された前記サブワード線デコーダを形成するトランジスタが、前記Ｐ型表層ウェル及び前記Ｎ型帯状表層ウェルに形成されていることを特徴とする集積回路装置。
請求項１乃至１１のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。