JP2007079173A

JP2007079173A - 電源回路並びにそれを用いた半導体集積回路装置及び電子機器

Info

Publication number: JP2007079173A
Application number: JP2005267598A
Authority: JP
Inventors: Maki Shoda; 真樹正田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-09-14
Filing date: 2005-09-14
Publication date: 2007-03-29

Abstract

【課題】大電圧をスイッチングして出力するにあたって、トランジスタサイズが小さく、動作マージンを大きくできる電源回路を提供すること。
【解決手段】第１電圧ＭＶをアクティブ論理とする第１信号Ｓ１に基づいて、第２電圧ＭＶをアクティブ論理とする第２信号Ｓ２にレベルシフトする第１レベルシフタ７００と、第３電圧ＶＥＲより降圧され、第２電圧よりも高い降圧電圧を生成する降圧回路７３０と、第２信号Ｓ２に基づいて、前記降圧電圧をアクティブ論理とする第３信号Ｓ３にレベルシフトする第２レベルシフタ７２０と、第３信号Ｓ３に基づいて、第３電圧ＶＥＲまたは接地電圧ＶＳＳに切り換えて出力する第３レベルシフタ７３０とを有する。
【選択図】図３０

Description

本発明は、電源回路並びにそれを用いた半導体集積回路装置及び電子機器に関する。

液晶パネルなどの表示パネルを駆動する半導体集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。

しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの半導体集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。

また、ユーザが表示ドライバを液晶パネルに実装して表示装置を製造するにあたり、表示ドライバ側にて種々の調整が必要である。例えば、表示ドライバをパネルの仕様（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ、ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ等）や駆動条件の仕様に合わせる調整や、あるいはパネル間の表示特性にばらつきがないように調整することである。ＩＣメーカ側でも、ＩＣ検査時に、発振周波数、出力電圧の調整や、冗長メモリへの切換などが必要となっている。

従来は、ユーザ側の調整は、外付けのＥ^２ＰＲＯＭ（ELECTRICAL ERASABLE PROGRAMABLE READ ONLY MEMORY）、外付けのトリマ抵抗（可変抵抗）により行なわれていた。ＩＣメーカ側での冗長メモリへの切換などは、半導体集積回路装置内に設けたヒューズ素子の溶断により行なわれていた。

しかし、部品の外付け作業はユーザにとって煩雑であり、トリマ抵抗は高価でサイズも大きく、壊れ易いと言う欠点もある。ＩＣメーカ側にとっても、ヒューズ素子の切断、その後の動作確認の作業も煩雑である。

ここで、二層のゲートを要するスタックゲート型の不揮性記憶装置と比して、簡易な製造工程で、かつ安価なコストで製造できる不揮発性記憶装置として、特許文献１に記載の不揮発性記憶装置が提案されている。特許文献１に記載の不揮発性記憶装置は、コントロールゲートが半導体層内のＮ型の不純物領域であり、フローティングゲート電極が、一層のポリシリコン層などの導電層からなる（以下、「単層ゲート型の不揮発性記憶装置」ということもある）。このような単層ゲート型の不揮発性記憶装置は、ゲート電極を積層する必要がないため、通常のＣＭＯＳトランジスタのプロセスと同様にして形成することができる。

この種の不揮発性記憶装置では、比較的大電圧である消去電圧により、メモリセルのデータを消去している。
特開昭６３−１６６２７４号公報

本発明の目的は、消去電圧等の大電圧をスイッチングして出力するにあたって、トランジスタサイズが小さく、動作マージンを大きくできる電源回路並びにそれを用いた半導体集積回路装置及びこれを含む電子機器を提供することにある。

本発明の一態様は、接地電圧より順次高い第１電圧、第２電圧及び第３電圧が入力され、前記第３電圧と前記第２電圧との間の正の第１電圧差は、前記第２電圧と前記第１電圧との間の正の第２電圧差より大きく、前記第１電圧をアクティブ論理とし、かつ前記接地電圧をノンアクティブ論理とする第１信号に従って、前記第３電圧または前記接地電圧に切り換えて出力する電源回路において、前記第２電圧と前記接地電圧とが供給され、前記第１信号に基づいて、前記第２電圧をアクティブ論理とする第２信号にレベルシフトする第１レベルシフタと、前記第３電圧より降圧され、前記第２電圧よりも高い降圧電圧を生成する降圧回路と、前記降圧回路からの降圧電圧と、前記接地電圧とが供給され、前記第２信号に基づいて、前記降圧電圧をアクティブ論理とする第３信号にレベルシフトする第２レベルシフタと、前記第３電圧と前記接地電圧とが供給され、前記第３信号に基づいて、前記第３電圧または前記接地電圧に切り換えて出力する第３レベルシフタと、を有することを特徴とする。

本発明の一態様では、第１レベルシフタと第３レベルシフタとの間に、第２電圧−降圧電圧の間でレベルシフトさせる第２レベルシフタを設けているので、第３レベルシフタでは降圧電圧−第３電圧の間でレベルシフトすればよく、従来のように第２電圧−第３電圧の間で一気にレベルシフトしなくて済む。このため、第３レベルシフタのトランジスタのうち、第２電圧よりも大きな降圧電圧で作動するトランジスタは、ゲート電圧が大きいためトランジスタサイズから定まる能力を小さくしても反転動作が可能となり、動作マージンを大きくすることができる。また、ゲート電圧を大きくして能力を上げているので、トランジスタサイズが小さくて済む。

本発明の一態様では、前記第１〜第３レベルシフタの各々は、第１のＰ型ＭＯＳトランジスタ及び第１のＮ型ＭＯＳトランジスタを直列接続した第１のＣＭＯＳトランジスタと、第２のＰ型ＭＯＳトランジスタ及び第２のＮ型ＭＯＳトランジスタを直列接続した第２のＣＭＯＳトランジスタと、前記第１のＮ型ＭＯＳトランジスタのゲートに接続された信号入力線と、前記信号入力線と前記第２のＮ型ＭＯＳトランジスタのゲートとの間に設けられたインバータとを有し、前記第１のＣＭＯＳトランジスタのドレインが前記第２のＰ型ＭＯＳトランジスタのゲートに接続され、前記第２のＣＭＯＳトランジスタのドレインは、前記第１のＰ型ＭＯＳトランジスタのゲート及び信号出力線に接続されると共に、前記第１及び第２レベルシフタの前記信号出力線は、前記第２及び第３レベルシフタの前記信号入力線にそれぞれ接続され、前記第３レベルシフタの前記第１及び第２のＰ型ＭＯＳトランジスタのソースに前記第３電圧が供給され、前記第３レベルシフタの前記第１及び第２のＮ型ＭＯＳトランジスタのソースには前記接地電圧が供給され、前記第３レベルシフタの前記インバータには前記降圧電圧を供給することができる。

このように、第３レベルシフタの第１及び第２のＮ型ＭＯＳトランジスタのゲートには、第２レベルシフタの出力電圧（降圧電圧）が印加される。よって、トランジスタサイズを小さくしても、ゲート電圧としきい値との差の二乗に比例するトランジスタ能力が高まり、動作マージンを大きくできる。

本発明の一態様では、前記第１レベルシフタの前記第１及び第２のＰ型ＭＯＳトランジスタのソースに前記第２電圧が供給され、前記第２レベルシフタの前記第１及び第２のＰ型ＭＯＳトランジスタのソースに前記降圧電圧が供給され、前記第１及び第２レベルシフタの前記第１及び第２のＮ型ＭＯＳトランジスタのソースには前記接地電圧が供給され、前記第１レベルシフタのインバータには前記第１電圧を、前記第２レベルシフタの前記インバータには前記第２電圧を、それぞれ供給することができる。

こうして、第１，第２レベルシフタを駆動することで、第３レベルシフタでの上述した動作を担保できる。

本発明の他の態様に係る半導体集積回路装置は、複数のメモリセルを含む不揮発性メモリと、前記複数のメモリセルに消去電圧を供給する電源回路とを有し、この電源回路として上述の回路を用いることができる。

こうすると、第２レベルシフタと降圧回路を増設しても、第３レベルシフタの第１，第２のＮ型ＭＯＳトランジスタを小型化できるので、電源回路全体としてレイアウト面積を小さくすることができる。よって、不揮発性メモリに消去電圧を供給する電源回路が、半導体集積回路装置内にて占める面積を小さくできる。

本発明の他の態様では、前記複数のメモリセルの各々は、半導体基板に形成された書き込み／読み出しトランジスタ及び消去トランジスタと、前記書き込み／読み出しトランジスタ及び前記消去トランジスタの各ゲートに共用されるフローティングゲートと、前記半導体基板に形成されており、前記フローティングゲートが絶縁層を介して対向する位置に形成された不純物領域にて形成されるコントロールゲートと、を有することができる。

本発明の一態様でも、フローティングゲートのみの「単層ゲート」構造であるが、書き込みと消去とをチャネルの導電型が異なるＭＯＳトランジスタで行なっている点が従来技術と異なる。書き込み領域と同一の箇所で消去をする場合と比して消去の電圧に対する耐圧を向上させることができる。

また本発明のさらに他の態様は、上記のいずれかに記載の半導体集積回路装置と、前記半導体集積回路装置により駆動される表示パネルとを含む電子機器を定義している。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．半導体集積回路装置の構成
本実施形態の半導体集積回路装置１０の構成例を図１に示す。本実施形態では、半導体集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また半導体集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図１では半導体集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。

図１に示すように本実施形態の半導体集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。本実施形態では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に並んでいる。

また半導体集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。半導体集積回路装置１０が表示ドライバである本実施形態では、プログラマブルＲＯＭブロック（広義には不揮発性メモリ）は必須であり、そのプログラマブルＲＯＭブロックからのデータの行く先の回路ブロック、例えばロジック回路（ゲートアレイブロック）あるいは電源回路ブロックが必須である。

例えば図２に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。

図３（Ａ）（Ｂ）に本実施形態の表示ドライバの半導体集積回路装置１０の平面レイアウトの例を示す。図３（Ａ）（Ｂ）は、メモリ内蔵のアモルファスＴＦＴパネル用の例であり、図３（Ａ）は例えばＱＣＩＦ、３２階調用の表示ドライバをターゲットとし、図３（Ｂ）はＱＶＧＡ、６４階調用の表示ドライバをターゲットとしている。

図３（Ａ）では、プログラマブルＲＯＭ２０は、電源回路ＰＢ及びロジック回路ＬＢの間にある。換言すれば、プログラマブルＲＯＭ２０は、Ｄ１方向にて電源回路ＰＢ及びロジック回路ＬＢの各ブロックに隣接している。

一方、図３（Ｂ）では、プログラマブルＲＯＭ２０のブロックは、Ｄ１方向にて電源回路ＰＢのブロックに隣接している。

この理由は、プログラマブルＲＯＭ２０から読み出されるデータの主たる行く先が、電源回路ＰＢ及び／またはロジック回路ＬＢだからである。つまり、プログラマブルＲＯＭ２０からのデータをショートパスで電源回路ＰＢ及び／またはロジック回路ＬＢに供給できる。なお、プログラマブルＲＯＭ２０から読み出されるデータについては後述する。

図３（Ａ）（Ｂ）では、上述した３つのブロック以外に、表示データが記憶されるメモリＭＢ１〜ＭＢ４と、その各メモリに隣接して配置されるデータドライバＤＢ１〜ＤＢ４と、階調電圧生成回路ＧＢと、１または２個の走査ドライバＳＢ（またはＳＢ１，ＳＢ２）を含む。

図４（Ａ）に本実施形態の半導体集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。またＷは半導体集積回路装置１０のＤ２方向での幅である。

本実施形態では図４（Ａ）に示すように、Ｄ２方向において、回路ブロックＣＢ１〜ＣＢＮと出力側、入力側Ｉ／Ｆ領域１２、１４との間に他の回路ブロックが介在しない構成にできる。従って、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２とすることができ、細長の半導体集積回路装置を実現できる。具体的には、Ｄ２方向での幅Ｗは、Ｗ＜２ｍｍとすることができ、更に具体的にはＷ＜１．５ｍｍとすることができる。なおチップの検査やマウンティングを考慮すると、Ｗ＞０．９ｍｍであることが望ましい。また長辺方向での長さＬＤ（図３（Ａ）（Ｂ）参照）は、１５ｍｍ＜ＬＤ＜２７ｍｍとすることができる。またチップ形状比ＳＰ＝ＬＤ／Ｗは、ＳＰ＞１０とすることができ、更に具体的にはＳＰ＞１２とすることができる。

図４（Ｂ）は、２以上の複数の回路ブロックがＤ２方向に沿って配置される比較例を示す。またＤ２方向において、回路ブロック間や、回路ブロックとＩ／Ｆ領域の間に配線領域が形成される。従って半導体集積回路装置５００のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、Ｄ１方向（長辺方向）での長さＬＤも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。

また本実施形態では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。

２．プログラマブルＲＯＭのデータ
２．１．階調電圧データ
本実施形態の半導体集積回路装置では、プログラマブルＲＯＭ２０に記憶されるデータは、階調電圧を調整する調整データであってもよい。そして、階調電圧生成回路（γ補正回路）は、プログラマブルＲＯＭ２０に記憶された調整データに基づいて、階調電圧を生成する。以下、階調電圧生成回路（γ補正回路）の動作について説明する。

図５は、図３（Ａ）に示す回路ブロックのうち、プログラマブルＲＯＭ２０、ロジック回路ＬＢ及び階調電圧生成回路（γ補正回路）ＧＢを示している。

プログラマブルＲＯＭ２０には、階調電圧を調整するための調整データが、例えばユーザ（表示装置製造メーカ）により入力される。調整レジスタ１２６は、ロジック回路ＬＢ内に設けられている。調整レジスタ１２６は、、階調電圧を調整可能な種々の設定データを設定することができる。プログラムＲＯＭ２０に記憶された調整データを調整レジスタ１２６へ読み出すことにより、設定データが出力される。調整レジスタ１２６から読み出された設定データが、階調電圧生成回路ＧＢに供給される。

階調電圧生成回路ＧＢは、選択用電圧生成回路１２２と、階調電圧選択回路１２４とを有する。選択用電圧生成回路１２２（電圧分割回路）は、電源回路ＰＢで生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧を出力する。具体的には選択用電圧生成回路１２２は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧として出力する。階調電圧選択回路１２４は、調整レジスタ１２６より供給された階調特性の設定データに基づいて、選択用電圧の中から、例えば６４階調の場合には６４個の電圧を選択して、階調電圧Ｖ０〜Ｖ６３として出力する。このようにすれば表示パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。

調整レジスタ１２６は、振幅調整レジスタ１３０、傾き調整レジスタ１３２、微調整レジスタ１３４を含んでいてもよい。振幅調整レジスタ１３０、傾き調整レジスタ１３２、微調整レジスタ１３４には、階調特性のデータが設定されている。

例えば、プログラマブルＲＯＭ２０に記憶された５ビットの設定データを振幅調整レジスタ１３０へ読み出すことで、図６（Ａ）のＢ１、Ｂ２に示すように電源電圧ＶＤＤＨ、ＶＳＳＨの電圧レベルが変化し、階調電圧の振幅調整が可能になる。

また、プログラマブルＲＯＭ２０に記憶された設定データを傾き調整レジスタ１３２へ読み出すことで、図６（Ｂ）のＢ３〜Ｂ６に示すように、階調レベルの４ポイントにおける階調電圧が変化し、階調特性の傾き調整が可能になる。即ち傾き調整レジスタ１３２に設定される各４ビットの設定データＶＲＰ０〜ＶＲＰ３に基づいて、ラダー抵抗を構成する抵抗素子ＲＬ１，ＲＬ３，ＲＬ１０，ＲＬ１２の抵抗値が変化し、Ｂ３に示すような傾き調整が可能になる。

また、プログラマブルＲＯＭ２０に記憶された微調整レジスタ１３４へ読み出すことで、図６（Ｃ）のＢ７〜Ｂ１４に示すように、階調レベルの８ポイントにおける階調電圧が変化し、階調特性の微調整が可能になる。即ち微調整レジスタ１３４に設定される各３ビットの設定データＶＰ１〜ＶＰ８に基づいて、８ｔｏ１セレクタ１４１〜１４８が、８つの抵抗素子ＲＬ２，ＲＬ４〜ＲＬ９，ＲＬ１１の各８個のタップのうちから１つのタップをそれぞれ選択し、選択されたタップの電圧をＶＯＰ１〜ＯＰ８として出力する。これにより図６（Ｃ）のＢ７〜Ｂ１４に示すような微調整が可能になる。

階調アンプ部１５０は、８ｔｏ１セレクタ１４２〜１４８の出力ＶＯＰ１〜ＶＯＰ８やＶＤＤＨ、ＶＳＳＨに基づいて、階調電圧Ｖ０〜Ｖ６３を出力する。具体的には階調アンプ部１５０は、ＶＯＰ１〜ＶＰＯＰ８が入力される第１〜第８のインピーダンス変換回路（ボルテージフォロワ接続された演算増幅器）を含む。そして例えば第１〜第８のインピーダンス変換回路のうちの隣り合うインピーダンス変換回路の出力電圧を抵抗分割することで、階調電圧Ｖ１〜Ｖ６２が生成される。

以上のような調整を行えば、表示パネルの種類に応じた最適な階調特性（γ特性）を得ることができ、表示品質を向上できる。そして、本実施形態では、プログラマブルＲＯＭ２０には、表示パネルの種類に応じた最適な階調特性（γ特性）を得るための調整データが記憶されている。そのため、表示パネルの種類毎に最適な階調特性（γ特性）を得ることができ、表示品質を向上することができる。

また、本実施の形態では、プログラマブルＲＯＭ２０と、ロジック回路ブロックＬＢとは、第１の方向Ｄ１に沿って隣接して配置されてなる。このようにすれば、プログラマブルＲＯＭ２０からの調整データの信号線をショートパスでロジック回路ブロックＬＢに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。

さらに、本実施形態では図３（Ａ）に示すようにロジック回路ブロックＬＢと階調電圧生成回路ブロックＧＢをＤ１方向に沿って隣接して配置させてもよい。このようにすれば、ロジック回路ブロックＬＢからの信号線を、ショートパスで階調電圧生成回路ブロックＧＢに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。

２．２．パネル設定電圧データ
本実施形態の半導体集積回路装置では、プログラマブルＲＯＭ２０に記憶されるデータは、パネル電圧を調整する調整データであってもよい。該パネル電圧を調整する調整データは、例えば、対向電極ＶＣＯＭに与えられる電圧を調整するためのデータであってもよい。

図７に、電気光学装置を含む表示装置の構成例のブロック図を示す。図７の表示装置は、液晶装置としての機能を実現する。そして、電気光学装置は、液晶パネルとしての機能を実現する。

液晶装置１６０（広義には表示装置）は、スイッチング素子としてＴＦＴを用いた液晶パネル（広義には表示パネル）１６２、データ線駆動回路１７０、走査線駆動回路１８０、コントローラ１９０、電源回路１９２を含む。

ＴＦＴのゲート電極は走査線Ｇに接続され、ＴＦＴのソース電極はデータ線Ｓに接続され、ＴＦＴのドレイン電極は画素電極ＰＥに接続されている。この画素電極ＰＥと、液晶素子（広義には電気光学物質）を挟んで対向する対向電極ＶＣＯＭ（コモン電極）との間には、液晶容量ＣＬ（液晶素子）及び補助容量ＣＳが形成されている。そして、ＴＦＴ、画素電極ＰＥ等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥと対向電極ＶＣＯＭの間の印加電圧に応じて画素の透過率が変化するようになっている。

本実施の形態では、プログラマブルＲＯＭ２０には、対向電極ＶＣＯＭに与えられる電圧を調整する調整データが記憶されていてもよい。そして、該調整データに基づいて、電源回路１９２の電圧が調整され、対向電極ＶＣＯＭに与えられる。該調整データを、表示パネル毎に設定することで、表示品質を向上することができる。

本実施の形態では、図３（Ａ）に示すように、プログラマブルＲＯＭ２０と電源回路ブロックＰＢとは、第１の方向Ｄ１に沿って隣接して配置されてなる。このようにすれば、プログラマブルＲＯＭ２０からの調整データの信号線を、ショートパスで電源回路ブロックＰＢに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。

２．３．その他のユーザ設定情報
本実施の形態の半導体集積回路装置では、プログラマブルＲＯＭ２０に記憶されるデータはこれらに限られるものではない。例えば、プログラマブルＲＯＭ２０には、表示ドライバ調整データとして、所与のタイミングを調整する調整データが記憶されていてもよい。すなわち、該調整データに基づいて、メモリのリフレッシュ周期や表示タイミングを制御する各種の制御信号が生成されてもよい。あるいは、プログラマブルＲＯＭ２０には、表示ドライバ調整データとして、半導体集積回路装置の起動シーケンス設定を調整する調整データが記憶されていてもよい。

以上の調整データは、ユーザによりプログラミングされるものであるが、ＩＣメーカがＩＣ製造・検査過程で調整するデータを記憶させても良い。

３．プログラマブルＲＯＭ
３．１．プログラマブルＲＯＭの全体構成
図８は、半導体集積回路装置１０内に配置されたプログラマブルＲＯＭ２０を示している。プログラマブルＲＯＭ２０は、大別して、メモリブロック２００と、コントロール回路ブロック２０２とを有している。メモリブロック２００とコントロール回路ブロック２０２とは、半導体集積回路装置１０の長辺方向であるＤ１方向にて隣接している。

メモリブロック２００には、複数のワード線ＷＬと複数のビット線ＢＬとが設けられている。複数のワード線ＷＬは、半導体集積回路装置１０の短辺方向であるＤ２方向に沿って延びている。複数のビット線ＢＬは、半導体集積回路装置１０の長辺方向であるＤ１方向に沿って延びている。この理由は次の通りである。

プログラマブルＲＯＭ２０の記憶容量は、ユーザ側の仕様等により機種毎に増減可能である。本実施形態では、記憶容量の増減は、ワード線ＷＬの本数を変更することで対処する。つまり、ワード線ＷＬの長さは、記憶容量が変更されても一定である。この結果、１本のワード線ＷＬに接続されるメモリセルの個数は固定となる。ワード線ＷＬの本数を増やせば、プログラムＲＯＭ２０の記憶容量は増大される。プログラムＲＯＭ２０の記憶容量を増大させても、メモリブロック２００は、半導体集積回路装置１０の短辺方向（Ｄ２方向）には長くならない。よって、図１にて説明したスリムな形状を維持できる。

他の理由として、プログラマブルＲＯＭ２０の記憶容量を増減させても、コントロール回路ブロック２０２は、半導体集積回路装置１０の短辺方向（Ｄ２方向）には長くならない。よって、図１にて説明したスリムな形状を維持できる。比較例である図９では、プログラムＲＯＭ２０の記憶容量を増大させた結果、メモリブロック２００が半導体集積回路装置１０の短辺方向（Ｄ２方向）に長くなる。この場合、コントロール回路ブロック２０２の回路設計をやり直さなければならない。しかし、比較例である図９のレイアウトを９０°回転させた本実施形態の図８のレイアウトでは、その必要はない。よって、プログラマブルＲＯＭ２０の記憶容量を増減させても、特にコントロール回路ブロック２０２の設計の効率化を実現できる。

さらに他の理由として、ビット線ＢＬが半導体集積回路装置１０の長辺方向であるＤ１方向に沿って延びており、そのビット線ＢＬの延長線上にコントロール回路ブロック２０２を配置できる。コントロール回路ブロック２０２の一つの機能は、ビット線ＢＬを介して読み出されたデータをセンスアンプにて検出し、他の回路ブロックに供給するものである。上述のレイアウトにより、図９の比較例と比べれば、メモリブロック２００から読み出されたデータをショートパスでコントロール回路ブロック２０２へ供給できる。

３．２．単層ゲートのメモリセル
図１０は、図８に示すメモリブロック２００に配置される単層ゲートのメモリセルＭＣの平面図である。図１１は、単層ゲートのメモリセルＭＣの等価回路図である。

図１０において、このメモリセルＭＣは、コントロールゲート部分２１０と、書き込み／読み出しトランジスタ２２０と、消去トランジスタ２３０とを有し、この３つの領域にポリシリコンにて形成されたフローティングゲートＦＧが延びている。図１１に示すように、このメモリセルＭＣは、書き込み／読み出しトランジスタ２２０のドレインとビット線ＢＬとの間に設けられたトランスファーゲート２４０を有する。トランスファーゲート２４０は、サブワード線ＳＷＬの論理と、反転サブワード線ＸＳＷＬとの論理により、書き込み／読み出しトランジスタ２２０のドレインとビット線ＢＬとの接続／非接続を行う。このトランスファーゲート２４０は、Ｐ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）と、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）とで構成される。なお、ワード線を階層化しない場合は、トランスファーゲート２４０は、ワード線及び反転ワード線の各論理により制御される。

単層ゲートとは、コントロールゲートＣＧが、半導体基板（例えばＰ型、広義には第１導電型）のＰ型ウェルＰＷＥＬ内に形成されたＮ型（広義には第２導電型）不純物層ＮＣＵにて形成されているため、ポリシリコンのフローティングゲートＦＧが一層のみ形成されていることを意味する。つまり、コントロールゲートＣＧ及びフローティングゲートＦＧの二層ゲートをポリシリコンで形成するものではない。このコントロールゲートＣＧと、それに対向するフローティングゲートＦＧとにより、カップリング容量が形成される。

本発明の一態様でも、フローティングゲートのみの「単層ゲート」構造であるが、書き込みと消去とをチャネルの導電型が異なるＭＯＳトランジスタで行なっている点が従来技術と異なる。このように、書き込みと消去とを異なるＭＯＳトランジスタで行う利点は以下の通りである。消去は、容量結合の小さい箇所に電圧を印加して、容量結合の大きい箇所を０Ｖにすることで、ＦＮトンネル電流によりフローティングゲートに注入されている電子を引き抜くことで行われる。従来例としてあげられる単層ゲート型の不揮発性記憶装置としては、書き込みと消去とを同一のＭＯＳトランジスタ（同一箇所）で行うタイプのものがある。単層ゲート型の不揮発性記憶装置では、コントロールゲートとフローティングゲート電極との間の容量を書き込みの領域の容量と比して大きくする必要があるため、書き込み領域の容量が小さくなるように設計されている。つまり、消去の際には、容量結合の小さい箇所に消去のための大きな電圧を印加しなくてはならないことになる。

しかし、特に、微細な不揮発性記憶装置の場合には、消去の際に印加する電圧に対して十分な耐圧を確保することができず、ＭＯＳトランジスタが破壊されてしまうことがある。そのため、本実施形態に係る不揮発性メモリでは、書き込みと消去とを異なるＭＯＳトランジスタで行い、かつ、それぞれのＭＯＳトランジスタのチャネルの導電型を異ならせている。消去を行うＭＯＳトランジスタとして、例えばＰチャネル型のＭＯＳトランジスタを形成すると、この消去のためのＭＯＳトランジスタは、Ｎ型ウェルの上に形成されることになる。そのため、消去の際に、Ｎ型ウエルと、基板（半導体層）のジャンクション耐圧までの電圧を印加することができることになる。その結果、書き込み領域と同一の箇所で消去をする場合と比して消去の電圧に対する耐圧を向上させることができ、微細化が図られ信頼性が向上する。

なお、本実施形態の半導体集積回路装置１０では、ＬＶ（Low Voltage）系（例えば１．８Ｖ）、ＭＶ系（Middle Voltage）系（例えば３Ｖ）及びＨＶ（High Voltage）系（例えば２０Ｖ）が存在するが、メモリセルＭＣはＭＶ系の耐圧構造である。書き込み／読み出しトランジスタ２２０及びＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）はＭＶ系のＮ型ＭＯＳトランジスタであり、消去トランジスタ２３０及びＰ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）はＭＶ系のＰ型ＭＯＳトランジスタである。

図１２は、メモリセルＭＣへのデータ書き込み（プログラム）動作を示している。コントロールゲートＣＧに例えば８Ｖを印加し、書き込みトランジスタ２２０のドレインにビット線ＢＬ及びトランスファーゲート２４０を介して例えば８Ｖを印加する。書き込み／読み出しトランジスタ２２０のソース及びＰ型ウェルＰＷＥＬの電位は０Ｖである。それにより、書き込み／読み出しトランジスタ２２０のチャネルでホットエレクトロンを発生させて、その電子を書き込み／読み出しトランジスタ２２０のフローティングゲートに引き込む。この結果、書き込み／読み出しトランジスタ２２０のしきい値Ｖｔｈは、図１３に示すように初期状態より高くなる。

一方、消去時には、図１４に示すようにコントロールゲートＣＧは例えば接地され、消去トランジスタ２３０のＮ型ウェルＮＷＥＬの電位は例えば２０Ｖ（消去電圧）である。こうすると、コントロールゲートＣＧとＮ型ウェルＮＷＥＬとの間に高い電圧がかかるために、フローティングゲートＦＧの電子をＮ型ウェルＮＷＥＬ側に引き込む。このＦＮ（Fowler-Nordheim）トンネル電流により、データが消去される。このとき、図１５に示すように、書き込み／読み出しトランジスタ２２０のしきい値Ｖｔｈは、初期状態よりも低い負のしきい値となる。なお、消去時には、消去トランジスタ２３０のＰ型不純物層（ソース・ドレイン）にも２０Ｖ（消去電圧）が印加され、Ｐ−Ｎ接合部の耐圧を確保している。

データ読み出し時には、図１６及び図１７に示すように、コントロールゲートＣＧを接地し、書き込み／読み出しトランジスタ２２０のドレインに例えば１Ｖを印加する。このとき、書き込み／読み出しトランジスタ２２０のソース及びＰ型ウェルＰＷＥＬの電位は０Ｖである。図１６に示す書き込み状態では、フローティングゲートＦＧは電子過剰なので、チャネルに電流は流れない。一方、図１７に示す消去状態では、フローティングゲートＦＧは正孔過剰なのでチャネルに電子が流れる。その電流の有無で、データ読み出しが可能となる。

なお、本実施形態のプログラマブルＲＯＭ２０は、上述したように主としてユーザが従来のＥ^２ＰＲＯＭやトリマ抵抗の代わりとして調整データを記憶させ、あるいはＩＣメーカが製造・検査段階にて調整データを記憶させる不揮発性メモリとして使用される。このため、書き換え回数を５回程度補償すれば足りるものである。

３．３．メモリブロック
３．３．１．平面レイアウト
図１８は、メモリブロック２００及びその一部を拡大して示す平面図である。メモリブロック２００は、半導体集積回路装置１０の短辺方向（Ｄ２方向）の中心位置に、メインワード線ドライバＭＷＬＤｒｖ及びコントロールゲート線ドライバＣＧＤｒｖの形成領域２５０が設けられる。この形成領域２５０を境に、メモリブロック２００は第１，第２のメモリセルアレイブロック２５２，２５４に２分割されている。本実施形態では、第１，第２のメモリセルアレイブロック２５２，２５４の各々に８個のカラムブロックが設けられ、計１６個のカラムブロック０〜カラムブロック１５が設けられている。１カラムブロック内にはＤ２方向にて８個のメモリセルＭＣが配置されている。本実施形態では、図３（Ａ）に示す半導体集積回路装置１０の短辺の長さＷを８００μｍとし、一メモリセルＭＣのＤ２方向の長さに基づいて、長さＷに納められるメモリセルＭＣの個数として、１６カラム×８メモリセルの設計となった。プログラマブルＲＯＭ２０の記憶容量を増減するには、ワード線の数を増減させれば良い。また、メインワード線ドライバＭＷＬＤｒｖ及びコントロールゲート線ドライバＣＧＤｒｖは、２分割された領域毎に一つずつ、計各２つが設けられている。

図１８では、一つのメインワード線ドライバＭＷＬＤｒｖにより駆動されるメインワード線ＭＷＬは計３４本設けられている。２本はＩＣメーカのテストビット用のメモリセルに接続されたテスト用メインワード線Ｔ１，Ｔ０であり、残りの３２本がユーザ用のメインワード線ＭＷＬ０−ＭＷＬ３１である。また、一つのコントロールゲート線ドライバＣＧＤｒｖにより駆動されるコントロールゲート線ＣＧ（図１０に示すＮ型不純物層ＮＣＵ）が、メインワード線ＭＷＬと平行に延びている。

１６個のカラムブロック０〜カラムブロック１５の各々は、メモリセル領域２６０とサブワード線デコーダ領域２７０を有する。サブワード線デコーダ領域２７０には、各メインワード線ＭＷＬに接続されたサブワード線デコーダＳＷＬＤｅｃが設けられている。また、コントロール回路ブロック２０２の領域には、各サブワード線デコーダ領域２７０毎に、カラムドライバＣＬＤｒｖが設けられている。各サブワード線デコーダ領域２７０に配置された全サブワード線デコーダＳＷＬＤｅｃに、カラムドライバＣＬＤｒｖの出力線が共通接続されている。

一つのサブワード線デコーダＳＷＬＤｅｃより、隣接するメモリセル領域２６０内に向けて、サブワード線ＳＷＬと反転サブワード線ＸＳＷＬが延びている。一つのカラムブロック内では、メモリセル領域２６０内に、サブワード線ＳＷＬと反転サブワード線ＸＳＷＬとに共通接続された例えば８個のメモリセルＭＣが配置されている。

図１８に示すレイアウトでは、メインワード線ドライバＭＷＬＤｒｖにより１本のメインワード線ＭＷＬが選択され、かつ、カラムデコーダＣＬＤｒｖにより１つのカラムブロックが選択されることで、一つのサブワード線デコーダＳＷＬＤｅｃが選択される。この選択されたサブワード線デコーダＳＷＬＤｅｃに接続された８個のメモリセルＭＣが選択セルとなり、データのプログラム（書き込み）または読み出しが行われる。データの消去時には、全てのメモリセルが選択され、一括で消去される。

３．３．２メモリセル領域及びサブワード線デコーダ領域のウェルレイアウト
図１８には、メモリセル領域２６０及びサブワード線デコーダ領域２７０に共通のウェルレイアウトが図示されている。メモリセル領域２６０内の一つのメモリセルＭＣを形成するために、３つのウェルが用いられている。一つは、メインワード線ＭＷＬに沿った方向（Ｄ２方向）に延びるＰ型ウェルＰＷＥＬ（広義には第１導電型の表層ウェル）であり、他の一つはそのＰ型ウェルＰＷＥＬを囲む環状Ｎ型ウェルＮＷＥＬ１（広義には第２導電型の環状表層ウェル）であり、さらに他の一つが環状Ｎ型ウェルＮＷＥＬ１の側方にてメインワード線ＭＷＬに沿った方向（Ｄ２方向）に延びる帯状Ｎ型ウェルＮＷＥＬ２（広義には第２導電型の帯状表層ウェル）である。なお、環状Ｎ型ウェルＮＷＥＬ１の一方の長辺領域をＮＷＥＬ１−１とし、他方の長辺領域（ＮＷＥＬ２側）をＮＷＥＬ１−２とする。

一つのメモリセルＭＣは、図１８に示す１メモリセルの長さ領域Ｌに亘って、３つのウェル（ＰＷＥＬ，ＮＷＥＬ１，ＮＷＥＬ２）上に形成される。また、各メモリセル領域２６０内の長さ領域Ｌには、図１８に示すように、一つのサブワード線デコーダＳＷＬＤｅｃに共通接続される８個のメモリセルＭＣが形成される。

なお、図１８において、環状Ｎ型ウェルＮＷＥＬ１と、帯状Ｎ型ウェルＮＷＥＬ２とをそれぞれ囲むＰ型不純物リング２８０（広義には第１導電型の不純物リング）が設けられているが、これについては後述する。

図１８において、サブワード線デコーダ領域２７０にも上述した３つのウェル（ＰＷＥＬ，ＮＷＥＬ１，ＮＷＥＬ２）が形成される。ただし、サブワード線デコーダＳＷＬＤｅｃを構成するトランジスタの形成領域は、図１８にてドット領域として示すＰ型ウェルＰＷＥＬ及び帯状Ｎ型ウェルＮＷＥＬ２上であり、環状Ｎ型ウェルＮＷＥＬ１上には形成されない。

３．３．３．メモリセルの平面レイアウト及び断面構造
図１９は、図１８にて隣り合う２つのメモリセルＭＣの平面レイアウトである。図２０は、図１９のＣ−Ｃ’断面を示し、一つのメモリセルＭＣの断面図である。なお、図１９のＣ−Ｃ’の破断線のうち、Ｄ２方向の破線で示す断面は図２０では省略されている。また、図１９のＣ−Ｃ’破断線のうちＤ１方向の寸法と、図２０のＤ１方向の寸法とは、必ずしも一致していない部分がある。

図１９において、２つのメモリセルＭＣは、平面視でミラー配置される。図１９に示すように、メモリセルＭＣは、３つのウェル（ＰＷＥＬ，ＮＷＥＬ１，ＮＷＥＬ２）に跨って形成されることは上述した。環状Ｎ型ウェルＮＷＥＬ１の外縁領域内側の下層と、帯状Ｎ型ウェルＮＷＥＬ２の下層には、図２０に示すように、深層Ｎ型ウェルＤＮＷＥＬ（広義には第２導電型の深層ウェル）が設けられている。図２０に示すように、深層Ｎ型ウェルＤＮＷＥＬ上の３つのウェル（ＰＷＥＬ，ＮＷＥＬ１，ＮＷＥＬ２）内にはＰ型またはＮ型の不純物領域（広義には最表層不純物領域）が設けられるので、本実施形態のメモリセルＭＣはトリプルウェル構造である。これにより、Ｐ型基板ＰｓｕｂとＰ型ウェルＰＷＥＬとを別電位に設定できる。なお、Ｐ型基板Ｐｓｕｂ上にはプログラマブルＲＯＭ２０だけが形成されるのでなく、他の回路ブロックも形成され、バックゲート電圧印加等のニーズがあるので、必ずしもＰ型基板Ｐｓｕｂの電位を接地電位に固定するとは限らない。

図１９及び図２０に示すように、環状Ｎ型ウェルＮＷＥＬ１の一方の長辺領域ＮＷＥＬ１−１と、Ｐ型ウェルＰＷＥＬの上層には、図示しない絶縁膜を介して、ポリシリコンによるフローティングゲートＦＧが形成されている。このフローティングゲートＦＧは、ＰＷＥＬに形成された書き込み／読み出しトランジスタ２２０と、環状Ｎ型ウェルＮＷＥＬ１の一方の長辺領域ＮＷＥＬ１−１に形成された消去トランジスタ２３０の共通ゲートとして機能する。さらに、フローティングゲートＦＧと絶縁膜を介して対向するＰ型ウェルＰＷＥＬ領域には、Ｎ型不純物領域ＮＣＵが形成される。このＮ型不純物領域ＮＣＵは、コントロールゲート電圧ＶＣＧが印加されて、コントロールゲートＣＧとして機能する。

Ｐ型ウェルＰＷＥＬには、図１１に示すトランスファーゲート２４０のＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）が設けられている。また、帯状Ｎ型ウェルＮＷＥＬ２には、トランスファーゲート２４０のＰ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）が設けられている。なお、図１９に示すようにＰ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）は複数設けられ、これらは並列接続されることでゲート幅を確保してドライブ能力を確保している。

なお、環状Ｎ型ウェルＮＷＥＬ１の他方の長辺領域ＮＷＥＬ１−２には、Ｎ型不純物領域が設けられるだけで、アクティブ素子は設けられない。この他方の長辺領域ＮＷＥＬ１−２は、一方の長辺領域ＮＷＥＬ１−１と連結されてＰ型ウェルＰＷＥＬを環状に囲むためだけに設けられている。他方の長辺領域ＮＷＥＬ１−２が形成されないと、たとえ深層Ｎ型ウェルＤＮＷＥＬを配置したとしても、Ｐ型ウェルＰＷＥＬをＰ型基板Ｐｓｕｂと電気的に分離できないからである。

本実施形態では、深層Ｎ型ウェルＤＮＷＥＬの上層であって、Ｐ型ウェルＰＷＥＬと、その外側の環状Ｎ型ウェルＮＷＥＬ１とは離間されている。この離間スペースＧ１は、消去時に２０Ｖが印加される環状Ｎ型ウェルＮＷＥＬ１と、ＶＳＳ電位に設定されるＰ型ウェルＰＷＥＬとの間で２０Ｖの耐圧確保のためである。本実施形態では、離間スペースの距離Ｇ１を１μｍとした。なお、環状Ｎ型ウェルＮＷＥＬ１とＰ型ウェルＰＷＥＬとの間で耐圧が確保されれば、離間スペースＧ１は必要ではない。例えば、設計ルールが０．２５μｍであれば離間スペースＧ１は不要であるが、０．１８μｍの設計ルールでは離間スペースＧ１により耐圧を確保しても良い。

次に、環状Ｎ型ウェルＮＷＥＬ１と、帯状Ｎ型ウェルＮＷＥＬ２との間にも、離間スペースＧ２が設けられている。特に、この離間スペースＧ２の領域には、環状Ｎ型ウェルＮＷＥＬ１と帯状Ｎ型ウェルＮＷＥＬ２とを電気的に分離するために、深層Ｎ型ウェルＤＮＷＥＬも配置されない。代りに、深層Ｐ型ウェルＤＰＷＥＬ（広義には、第１導電型の環状深層ウェル）が形成されている。この深層Ｐ型ウェルＤＰＷＥＬは、Ｐ型基板Ｐｓｂよりも不純物濃度が若干濃く、表層のＰ型ウェルＰＷＥＬよりも濃度は薄くして、環状Ｎ型ウェルＮＷＥＬ１と帯状Ｎ型ウェルＮＷＥＬ２との間の耐圧を上げるために設けられている。なお、この深層Ｐ型ウェルＤＰＷＥＬは、図１８の環状Ｎ型ウェルＮＷＥＬ１と、帯状Ｎ型ウェルＮＷＥＬ２とを囲って環状に配置される。

加えて、本実施形態では、離間スペースＧ２の表層に、平面視でリング状にＰ型不純物層（Ｐ型リング、広義には第１導電型の不純物リング）２８０を配置した。このＰ型リング２８０の形成領域は図１８に示す通り、環状Ｎ型ウェルＮＷＥＬ１及び帯状Ｎ型ウェルＮＷＥＬ２の双方を囲っている。

このＰ型リング２８０を設けることで、離間スペースＧ２の上を寄生トランジスタのゲートとなり得る金属配線が跨いだとしても、寄生トランジスタがオンして離間スペースＧ２内の電位が反転することを防止するためである。なお、本実施形態では離間スペースＧ２の長さ＝４．５μｍとし、離間スペースＧ２の中心に位置するＰ型リング２８０の幅は０．５μｍとした。ただし、電位反転防止の観点からは、寄生トランジスタのゲートとなり得るポリシリコン層や第１層金属配線は、離間スペースＧ２を跨いで形成されないこことした。第二層以上の金属配線は、離間スペースＧ２を跨いでも良い設計とした。

図２０の変形例として、図２１を挙げることができる。図２１では、離間スペースＧ２に環状の深層Ｐ型ウェルＤＰＷＥＬを設けずに、代りに環状の表層Ｐ型ウェルＳＰＷＥＬ（広義には第１導電型の環状表層ウェル）を設けた。Ｐ型リング２８０は、環状の表層Ｐ型ウェルＳＰＷＥＬ内に形成されている。なお、環状Ｎ型ウェルＮＷＥＬ１の他方の長辺領域ＮＷＥＬ１−１と表層Ｐ型ウェルＳＰＷＥＬとの離間スペースＧ１（例えば１μｍ）は、上述と同じ理由で２０Ｖの耐圧確保のために設けられている。

３．３．４．コントロール回路ブロック
次に、図８に示すコントロール回路ブロック２０２について説明する。図２２はコントロール回路ブロック２０２のブロック図であり、図２３はコントロール回路ブロック２０２のレイアウト図である。コントロール回路ブロック２０２は、メモリブロック２００内のメモリセルＭＣへのデータのプログラム（書き込み）、読み出し及び消去を制御するための回路ブロックである。このコントロール回路ブロック２０２には、図２２に示すように、電源回路３００、コントロール回路３０２、Ｘプリデコーダ３０４、Ｙプリデコーダ３０６、センスアンプ回路３０８、データ出力回路３１０、プログラムドライバ３１２、データ入力回路３１４及び上述したカラムドライバ３１６（ＣＬＤｒｖ）を有している。なお、図２３に示すインプット／アウトプットバッファ３１８は、図２２のデータ出力回路３１０及びデータ入力回路３１４を含んでいる。電源回路３００は、ＶＰＰスイッチ３００−１、ＶＣＧスイッチ３００−２及びＥＲＳ（消去）スイッチ３００−３を有している。

図２３に示すように、メモリブロック２００とコントロール回路ブロック２０２は、Ｄ１方向で隣接している。そして、メモリブロック２００より読み出されるデータは、コントロール回路ブロック２０２を経由して、コントロール回路ブロック２０２内のインプット／アウトプットバッファ３１８を介して、メモリブロック２００のビット線ＢＬが延びる方向（Ｄ１方向）に沿って出力される。

ここで、図３（Ａ）（Ｂ）にて説明したように、プログラマブルＲＯＭ２０は、そのデータの転送先であるロジック回路ＬＢか電源回路ＰＢのブロックに対して、Ｄ１方向にて隣接配置される。さらに加えて、プログラマブルＲＯＭ２０のコントロール回路ブロック２０２が、データの転送先であるロジック回路ＬＢか電源回路ＰＢのブロックに対して、Ｄ１方向にて隣接配置されれば、よりショートパスにてデータを供給できる。

３．３．５．メモリセルアレイブロックへの電圧供給とプログラマブルＲＯＭの動作例
図２４は、第１，第２のメモリセルアレイブロック２５２，２５４への電圧供給を説明するためのブロック図である。図２４において、駆動電圧供給ブロック２５０に配置されるメインワード線ドライバ６００と、コントロールゲート線ドライバ６１０と、メインワード線デコーダ６２０と、コントロールゲート線デコーダ６３０を示している。

メインワード線デコーダ６２０及びコントロールゲート線デコーダ６３０は、プリデコード信号と電源電圧ＶＤＤ（３Ｖ）及びＶＳＳ電圧（０Ｖ）とに基づいて、デコード信号をメインワード線ドライバ６００及びコントロールゲート線ドライバ６１０に出力する。

メインワード線ドライバ６００は、メインワード線デコーダ６２０からのデコード信号と、コントロール回路ブロック２０２内のＶＰＰスイッチ３００−１から供給される電圧ＶＰＰと電圧ＶＳＳとに基づいて、複数のメインワード線ＭＷＬを駆動する。

コントロールゲート線ドライバ６１０は、コントロールゲートデコーダ６３０からのデコード信号と、コントロール回路ブロック２０２内のＶＣＧスイッチ３００−２から供給される電圧ＶＣＧと電圧ＶＳＳとに基づいて、複数のメモリセルＭＣに接続されたコントロールゲートＣＧを駆動する。

図２５は、スタンバイ（Stdby）、消去（Ers）、プログラム(Pgm)及びリード(Read)の各モードの時の選択メモリセルへの印加電圧を示している。図２６は、非選択メインワード線に接続された選択カラム内のメモリセルへの各モード時の印加電圧を示している。図２７は、選択メインワード線に接続された非選択カラム内のメモリセルへの各モード時の印加電圧を示している。

ここで、各図における電圧ＶＰＰは、プログラマブルＲＯＭ２０の外部から供給される電圧であり、本実施形態では３Ｖ、８Ｖに変化する。外部から供給される電圧ＶＰＰに基づいて、コントロール回路ブロック２０２内のＶＰＰスイッチ３００−１にて０Ｖ（ＶＳＳ）または電圧ＶＰＰに切り換えられて、メインワード線ドライバ６００に供給され、メインワード線ＭＷＬ及び反転メインワード線ＸＷＬを駆動する。コントロール電圧ＶＣＧも、プログラマブルＲＯＭ２０の外部から供給される電圧である。この外部からの電圧ＶＣＧに基づいて、コントロール回路ブロック２０２内のＶＣＧスイッチ３００−２にて０Ｖまた８Ｖに切り換えられて、コントロールゲート線ドライバ６１０に供給され、各メモリセルＭＣのコントロールゲートＣＧに供給される。消去電圧ＶＥＲ（２０Ｖ）も、プログラマブルＲＯＭ２０の外部から供給される電圧である。この外部からの電圧ＶＥＲに基づいて、コントロール回路ブロック２０２内のＶＥＲスイッチ３００−３にて０Ｖまたは２０Ｖに切り換えられて、各メモリセルＭＣの消去トランジスタ２３０に供給される。

これらの動作電圧のうち、消去、プログラム及びリード時の動作電圧は、図１２、図１４、図１６及び図１７にて説明した通りである。スタンバイ時では、いずれのメモリセルに対しても、メインワード線、サブワード線、カラムは非選択状態であり、コントロールゲート電圧ＣＧ、消去電圧ＥＲＳ及びビット線電圧ＢＬのいずれも０Ｖとなる。なお、図２５に示す選択メモリセルのプログラム（Pgm）時には、Ｐ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）とＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）とに同一論理の電圧０Ｖを印加している。これは、プログラム時にＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）をオフさせて、プログラム時にＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）の耐圧を保障するためである。

３．３．６．メモリブロックのウェル構造
図２８は、メモリブロック２００のウェルレイアウトを示している。第１，第２のメモリセルアレイブロック２５２，２５４のウェル構造は図２０に示す通りである。図２８では、第１，第２のメモリセルアレイブロック２５２，２５４の領域には、深層Ｎ型ウェルＤＷＥＬ上に形成されているＰ型表層ウェルＰＷＥＬと、Ｎ型表層ＷＥＬ１と、Ｎ型帯状ウェルＷＥＬ２が形成されている（これらを第１のウェル群と称する）。図２８から明らかなように、第１のウェル群の長手方向は、図１８に示すメインワード線ＭＷＬ及びコントロールゲート線ＣＧが延びる方向Ｄ２と平行である。

図２８において、駆動電圧供給ブロック２５０は、印加電圧の種類に応じて、３つのウェル領域に分離されている。すなわち、コントロールゲート線ドライバ６１０が形成される第１のドライバウェルＤ１ＷＥＬと、メインワード線ドライバ６００が形成される第２のドライバウェルＤ２ＷＥＬと、メインワード線デコーダ６２０及びコントロールゲートデコーダ６３０が形成されるデコーダウェルＤｅｃＷＥＬとに分離されている。

駆動電圧供給ブロック２５０に配置される第１のドライバウェルＤ１ＷＥＬ、第２のドライバウェルＤ２ＷＥＬ及びデコーダウェルＤｅｃＷＥＬ（これらを第２のウェル群と称する）の長手方向は、第１，第２のメモリアレイブロック２５２，２５４内の第１のウェル群の長手方向と直交している。

第２のウェル群は、Ｄ１方向にて間隔をあけて配置され、Ｄ２方向に沿って延びるメインワード線ＭＷＬ及びコントロールゲート線ＣＧに電圧を供給する回路のためのウェルである。よって、第２のウェル群の長手方向をＤ１方向と一致させて、長手方向で多数のランジスタを形成すれば、効率よくメインワード線ＭＷＬ及びコントロールゲート線ＣＧに電圧を供給することができる。

ここで、駆動電圧供給ブロック２５０では、第１のドライバウェルＤ１ＷＥＬと第２のドライバウェルＤ２ＷＥＬとの間に、デコーダウェルＤｅｃＷＥＬを有する。こうすると、中央領域のデコーダウェルＤｅｃＷＥＬに形成されるデコーダ６２０，６３０は、その側方の第１のドライバウェルＤ１ＷＥＬに形成されるコントロールゲート線ドライバ６１０と、他の側方の第２のドライバウェルＤ２ＷＥＬに形成されるメインワード線ドライバ６００とに、ショートパスにて信号を供給できる。

また、駆動電圧供給ブロック２５０に配置される第１のドライバウェルＤ１ＷＥＬ、第２のドライバウェルＤ２ＷＥＬ及びデコーダウェルＤｅｃＷＥＬの各々は、メモリアレイブロック２５２，２５４と同じトリプルウェル構造である。

図２９は、図２８に示すＤ−Ｄ‘断面を示している。なお、図２８のＤ−Ｄ’破断線のうちのＤ２方向の寸法と、図２９のＤ２方向の寸法とは、必ずしも一致していない部分がある。図２９に示すように、駆動電圧供給ブロック２５０に配置される第１のドライバウェルＤ１ＷＥＬ、第２のドライバウェルＤ２ＷＥＬ及びデコーダウェルＤｅｃＷＥＬの各々に対応して、半導体基板Ｐｓｕｂに深層Ｎ型ウェルＤＷＥＬ上が設けられている。そして、この各深層ウェルＤＷＥＬ上に、図２８及び図２９に示すように、Ｐ型表層ウェルＰＷＥＬ及びＮ型表層ＷＥＬ１がそれぞれ設けられている。さらに、Ｐ型表層ウェルＰＷＥＬ及びＮ型表層ＷＥＬ１にそれぞれ不純物領域が設けられ、これを利用してＰ型及びＮ型トランジスタを形成できる。

また、図２０と同様に、駆動電圧供給ブロック２５０に配置される第１のドライバウェルＤ１ＷＥＬ、第２のドライバウェルＤ２ＷＥＬ及びデコーダウェルＤｅｃＷＥＬは、印加電圧がそれぞれ異なるために、それぞれ離間して配置されている。そして、図２０と同様に、第１のドライバウェルＤ１ＷＥＬ、第２のドライバウェルＤ２ＷＥＬ及びデコーダウェルＤｅｃＷＥＬの周囲の領域に、Ｐ型環状深層ウェルＤＰＷＥＬが形成されている。加えて、図２０と同様に、Ｐ型環状深層ウェルＤＰＷＥＬが形成されている領域の最表層に、Ｐ型不純物リング２８０が形成されている。このＰ型環状深層ウェルＤＰＷＥＬとＰ型不純物リング２８０を設けた理由は、図２０の場合と同じである。

３．３．７．電源回路中のＥＲＳスイッチ
図３０は、図２２に示すＥＲＳ（消去）スイッチ３００−３のブロック図、図３１は図３０の一例を示す回路図、図３２は比較例のブロック図、図３３は図３２の回路図である。

図３０及びその比較例である図３２に示すように、このＥＲＳスイッチ３００−３には、接地電圧ＶＳＳより高いＬＶ系のロジック電圧（例えばＬＶ＝１．８Ｖ、広義には第１電圧）、ＭＶ系電圧（例えばＭＶ＝３Ｖ、広義には第２電圧）及び消去電圧ＥＲＳ（例えばＥＲＳ＝２０Ｖ、広義には第３電圧）が入力される。

ここで、第３電圧と第２電圧との間の正の第１電圧差（本例では２０−３＝１７Ｖ）は、第２電圧と第１電圧との間の正の第２電圧差（本例では３−１．８＝１．２Ｖ）より大きくなっている。

図３０及びその比較例である図３２では共に、１．８Ｖ（第１電圧）をアクティブ論理（Ｈｉｇｈ）とし、かつ接地電圧（０Ｖ）をノンアクティブ論理（Ｌｏｗ）とするロジック信号（広義には第１信号）Ｓ１に従って、消去電圧２０Ｖ（第３電圧）または接地電圧ＶＳＳ（０Ｖ）に切り換えて出力するものである。

図３０では、第１〜第３レベルシフタ７００，７１０，７２０と降圧回路７３０が設けられている。第１レベルシフタ７００は、３Ｖ（第２電圧）と接地電圧ＶＳＳとが供給され、第１信号Ｓ１に基づいて、３Ｖ（第２電圧）をアクティブ論理（Ｈｉｇｈ）とする第２信号Ｓ２にレベルシフトするものである。降圧回路７３０は、消去電圧２０Ｖ（第３電圧）より降圧され、ＭＶ系電圧３Ｖよりも高い降圧電圧（例えば６Ｖ）を生成するものであり、この降圧電圧は図３１に示すように例えば抵抗分割回路の分圧として生成される。

第２レベルシフタ７１０は、降圧回路７３０からの降圧電圧と、接地電圧ＶＳＳとが供給され、第１レベルシフタ７００からの第２信号Ｓ２に基づいて、降圧電圧をアクティブ論理（Ｈｉｇｈ）とする第３信号Ｓ３にレベルシフトするものである。

第３レベルシフタ７２０は、消去電圧２０Ｖ（第３電圧）と接地電圧ＶＳＳとが供給され、第２レベルシフタ７１０からの第３信号Ｓ３に基づいて、消去電圧２０Ｖまたは接地電圧ＶＳＳに切り換えて出力するものである。

この第１〜第３レベルシフタ７００，７１０，７２０の各々は、図３１に示すように、第１のＰ型ＭＯＳトランジスタＰＭＯＳ１及び第１のＮ型ＭＯＳトランジスタＮＭＯＳ１を直列接続した第１のＣＭＯＳトランジスタＣＭＯＳ１と、第２のＰ型ＭＯＳトランジスタＰＭＯＳ２及び第２のＮ型ＭＯＳトランジスタＮＭＯＳ２を直列接続した第２のＣＭＯＳトランジスタＣＭＯＳ２とを共通に有する。ただし、第１〜第３レベルシフタ７００，７１０，７２０を構成するトランジスタの耐圧は異なる。第１レベルシフタ７００はＬＶ系トランジスタ、第２レベルシフタ７１０はＭＶ系トランジスタ、第３レベルシフタはＨＶ系トランジスタにて形成される。

第１〜第３レベルシフタ７００，７１０，７２０には、第１のＮ型ＭＯＳトランジスタＮＭＯＳ１のゲートに接続された信号入力線ＩＮ１〜ＩＮ３と、第２のＮ型ＭＯＳトランジスタＮＭＯＳ２の各ゲートとの間に設けられたインバータＩＮＶが設けられている。

さらに、第１〜第３レベルシフタ７００，７１０，７２０では、第１のＣＭＯＳトランジスタＣＭＯＳ１のドレインが第２のＰ型ＭＯＳトランジスタＰＭＯＳ２のゲートに接続され、第２のＣＭＯＳトランジスタＣＭＯＳ２のドレインは、第１のＰ型ＭＯＳトランジスタＰＭＯＳ１のゲート及び信号出力線ＯＵＴ１〜ＯＵＴ３に接続されている。また、第１及び第２レベルシフタ７００，７１０の信号出力線ＯＵＴ１，ＯＵＴ２は、第２及び第３レベルシフタの信号入力線ＩＮ２，ＩＮ３にそれぞれ接続されている。

第１レベルシフタ７００の第１及び第２のＰ型ＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２のソースにＭＶ系電圧３Ｖが供給され、第２レベルシフタ７２０の第１及び第２のＰ型ＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２のソースに降圧電圧６Ｖが供給され、第３レベルシフタ７３０の第１及び第２のＰ型ＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２のソースに消去電圧２０Ｖが供給されている。なお、第１〜第３レベルシフタ７００，７１０，７２０の第１及び第２のＮ型ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２のソースには接地電圧ＶＳＳが供給される。

さらに、第１レベルシフタ７００のインバータＩＮＶにはＬＶ系電圧１．８Ｖが、第２レベルシフタ７１０のインバータＩＮＶにはＭＶ系電圧３Ｖが、第３レベルシフタ７２０のインバータＩＮＶには降圧電圧６Ｖが、それぞれ供給される。よって、第１レベルシフタ７００のインバータＩＮＶはＬＶ系トランジスタ、第２レベルシフタ７１０のインバータＩＮＶはＭＶ系トランジスタで形成される。また、第３レベルシフタ７２０のインバータＩＮＶは、第３レベルシフタ７２０中の他のトランジスタＰＭ０Ｓ１，２及びＮＭＯＳ１，２のようにＨＶ系トランジスタで形成する必要はない。

ここで、本実施形態の図３１の回路図と、その比較例である図３３の回路図とを対比する。図３１では、第１レベルシフタ７００にて第１信号Ｓ１を１．８Ｖ→３Ｖにレベルシフトした第２信号Ｓ２を生成し、さらに第２レベルシフタ７１０にて第２信号Ｓ２を３Ｖ→６Ｖにレベルシフトさせた第３信号Ｓ３を生成している。そして、最後段の第３レベルシフタ７２０にて、第３信号を６Ｖ→２０Ｖにレベルシフトさせた出力（消去電圧２０Ｖまたは接地電圧ＶＳＳ）を得ている。

一方、比較例である図３３では、第１レベルシフタ７００で得た第２信号Ｓ２を、最終段の第２レベルシフタ７４０にて、一気に３Ｖ→２０Ｖにレベルシフトさせて出力を得ている。この場合、第２レベルシフタ７４０の第１，第２のＮ型ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２には、ゲート電圧として３Ｖしか印加されないので、第２レベルシフタ７４０の第１，第２のＮ型ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２には相当の能力が備えられないと、０Ｖ→２０Ｖの切り換えを速やかに行なうことができない。第１，第２のＮ型ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２の能力を大きくするには、チャネル幅を大きくする必要があり、結局大面積化してしまう。また、トランジスタサイズを抑えてぎりぎりの能力を持たせると、動作マージンは低下してしまう。

これに対して、本実施形態の図３１の回路図では、最終段の第３レベルシフタ７２０の第１，第２のＮ型ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２には、ゲート電圧として６Ｖが印加される。

ここで、トランジスタの能力は、（ゲート印加電圧−しきい値）^２に比例する。計算の便宜上、仮に、しきい値を１Ｖとすると、図３３に示す最終段の第２レベルシフタ７４０における第１，第２のＮ型ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２の能力は、（３−１）^２＝４であるのに対して、図３１に示す最終段の第３レベルシフタ７２０における第１，第２のＮ型ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２の能力は、（６−１）^２＝２５と格段に大きくなる。

結局、図３１に示す最終段の第３レベルシフタ７２０における第１，第２のＮ型ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２は、ゲート電圧が高い分能力が高まるので、図３３に示す最終段の第２レベルシフタ７４０における第１，第２のＮ型ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２よりも小サイズ化しても、充分な反転能力を持たせることができるし、動作マージンも大きくできる。

このように、本実施形態では、電源回路３００における消去スイッチ３００−３として、ＭＶ系トランジスタにて形成される第２レベルシフタ７１０と降圧回路７３０を増設しても、第３レベルシフタ７２０の第１，第２のＮ型ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２を小型化できるので、全体としてレイアウト面積を小さくすることができる。

４．電子機器
図３４（Ａ）（Ｂ）に本実施形態の半導体集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図３４（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図３４（Ａ）（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ（Micro Processor Unit）、ベースバンドエンジン（ベースバンドプロセッサ）などである。このホストデバイス４１０は、表示ドライバである半導体集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図３４（Ｂ）の画像処理コントローラ（表示コントローラ）４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

表示パネル４００は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル４００は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル４００は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。

図３４（Ａ）の場合には、半導体集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には半導体集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図３４（Ｂ）の場合には、半導体集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして半導体集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１のインターフェース領域、第２のインターフェース領域等）と共に記載された用語（出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また半導体集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

例えば、本発明では、不揮発性メモリは上述のプログラマブルＲＯＭに限らず、また、プログラマブルＲＯＭを搭載する半導体基板の第１導電型をＮ型とすることもできる。

本実施形態の半導体集積回路装置の構成例を示す図である。種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す図である。図３（Ａ）（Ｂ）は本実施形態の半導体集積回路装置の平面レイアウト例を示す図である。図４（Ａ）（Ｂ）は半導体集積回路装置の断面図の例を示す図である。図３（Ａ）に示す回路ブロックのうち、プログラマブルＲＯＭ、ロジック回路及び階調電圧生成回路の関係を示すブロック図である。図６（Ａ）（Ｂ）（Ｃ）は図５の回路によって調整される階調電圧を示す特性図である。電気光学装置を含む表示装置の構成例のブロック図である。半導体集積回路装置内のプログラマブルＲＯＭブロックのレイアウトを示す図である。図８に対する比較例のレイアウトを示す図である。プログラマブルＲＯＭ内に配置される単層ゲートのメモリセルの平面図である。図１０に示すメモリセルの等価回路図である。図１０のＡ−Ａ’断面を示し、メモリセルでのプログラム（書き込み）原理を示す図である。プログラム後の書き込み／読み出しトランジスタのしきい値の推移を説明する図である。図１０のＢ−Ｂ’断面を示し、メモリセルでの消去原理を示す図である。消去後の書き込み／読み出しトランジスタのしきい値の推移を説明する図である。図１０のＡ−Ａ’断面を示し、書き込み状態のメモリセルからのデータ読み出し原理を示す図である。図１０のＡ−Ａ’断面を示し、消去状態のメモリセルからのデータ読み出し原理を示す図である。プログラマブルＲＯＭのメモリセルアレイブロックの平面図である。隣り合う２つのメモリセルの平面図である。図１９のＣ−Ｃ’断面図である。図２０の変形例を示す図である。プログラマブルＲＯＭのブロック図である。プログラマブルＲＯＭ全体の平面的レイアウトを示す図である。第１，第２のメモリセルアレイブック、駆動電圧供給ブロック及びコントロール回路の関係を示すブロック図である。選択メモリセルの各モードでの動作電圧を示す特性図である。非選択メインワード線に接続された選択カラム内のメモリセルの各モードでの動作電圧を示す特性図である。選択ワード線に接続された非選択カラム内のメモリセルの動作電圧を示す特性図である。第１，第２のメモリセルアレイブック、駆動電圧供給ブロックのウェルレイアウトを示す平面図である。図２８のＤ−Ｄ’断面を示す断面図である。図２２に示す電源回路内の消去スイッチのブロック図である。図３０に示す消去スイッチの回路図である。図３０の比較例としての消去スイッチのブロック図である。図３２に示す消去スイッチの回路図である。図３４（Ａ）（Ｂ）は電子機器の構成例を示す図である。

符号の説明

１０半導体集積回路装置、２０プログラマブルＲＯＭ（不揮発性メモリ）、２００メモリブロック、２０２コントロール回路ブロック、２１０コントロールゲート部分、２２０書き込み／読み出しトランジスタ、２３０消去トランジスタ、２４０トランスファーゲート、３００電源回路、３００−３消去スイッチ、７００第１レベルシフタ、７１０第２レベルシフタ、７２０第３レベルシフタ、７４０降圧回路、ＢＬビット線、ＣＧ（ＮＣＵ）コントロールゲート、ＣＭＯＳ１，２第１，第２のＣＭＯＳトランジスタ、ＦＧフローティングゲート、ＩＮ１〜３信号入力線、ＩＮＶインバータ、ＮＭＯＳ１，２第１，第２のＮ型ＭＯＳトランジスタ、ＭＣメモリセル、ＯＵＴ１〜３信号出力線、ＰＭＯＳ１，２第１，第２のＰ型ＭＯＳトランジスタ、Ｓ１〜Ｓ３第１〜第３の信号、ＷＬワード線

Claims

接地電圧より順次高い第１電圧、第２電圧及び第３電圧が入力され、前記第３電圧と前記第２電圧との間の正の第１電圧差は、前記第２電圧と前記第１電圧との間の正の第２電圧差より大きく、前記第１電圧をアクティブ論理とし、かつ前記接地電圧をノンアクティブ論理とする第１信号に従って、前記第３電圧または前記接地電圧に切り換えて出力する電源回路において、
前記第２電圧と前記接地電圧とが供給され、前記第１信号に基づいて、前記第２電圧をアクティブ論理とする第２信号にレベルシフトする第１レベルシフタと、
前記第３電圧より降圧され、前記第２電圧よりも高い降圧電圧を生成する降圧回路と、
前記降圧回路からの降圧電圧と、前記接地電圧とが供給され、前記第２信号に基づいて、前記降圧電圧をアクティブ論理とする第３信号にレベルシフトする第２レベルシフタと、
前記第３電圧と前記接地電圧とが供給され、前記第３信号に基づいて、前記第３電圧または前記接地電圧に切り換えて出力する第３レベルシフタと、
を有することを特徴とする電源回路。
請求項１において、
前記第１〜第３レベルシフタの各々は、
第１のＰ型ＭＯＳトランジスタ及び第１のＮ型ＭＯＳトランジスタを直列接続した第１のＣＭＯＳトランジスタと、
第２のＰ型ＭＯＳトランジスタ及び第２のＮ型ＭＯＳトランジスタを直列接続した第２のＣＭＯＳトランジスタと、
前記第１のＮ型ＭＯＳトランジスタのゲートに接続された信号入力線と、
前記信号入力線と前記第２のＮ型ＭＯＳトランジスタのゲートとの間に設けられたインバータと、
を有し、
前記第１のＣＭＯＳトランジスタのドレインが前記第２のＰ型ＭＯＳトランジスタのゲートに接続され、
前記第２のＣＭＯＳトランジスタのドレインは、前記第１のＰ型ＭＯＳトランジスタのゲート及び信号出力線に接続されると共に、前記第１及び第２レベルシフタの前記信号出力線は、前記第２及び第３レベルシフタの前記信号入力線にそれぞれ接続され、
前記第３レベルシフタの前記第１及び第２のＰ型ＭＯＳトランジスタのソースに前記第３電圧が供給され、前記第３レベルシフタの前記第１及び第２のＮ型ＭＯＳトランジスタのソースには前記接地電圧が供給され、前記第３レベルシフタの前記インバータには前記降圧電圧が、それぞれ供給されることを特徴とする電源回路。
請求項２において、
前記第１レベルシフタの前記第１及び第２のＰ型ＭＯＳトランジスタのソースに前記第２電圧が供給され、
前記第２レベルシフタの前記第１及び第２のＰ型ＭＯＳトランジスタのソースに前記降圧電圧が供給され、
前記第１及び第２レベルシフタの前記第１及び第２のＮ型ＭＯＳトランジスタのソースには前記接地電圧が供給され、
前記第１レベルシフタのインバータには前記第１電圧が、前記第２レベルシフタの前記インバータには前記第２電圧が、それぞれ供給されることを特徴とする電源回路。
複数のメモリセルを含む不揮発性メモリと、
前記複数のメモリセルに消去電圧を供給する電源回路と、
を有し、
前記電源回路は、接地電圧より順次高い第１電圧、第２電圧及び第３電圧が入力され、前記第３電圧が前記消去電圧であり、前記第３電圧と前記第２電圧との間の正の第１電圧差は、前記第２電圧と前記第１電圧との間の正の第２電圧差より大きく、前記第１電圧をアクティブ論理とし、かつ前記接地電圧をノンアクティブ論理とする第１信号に従って、前記第３電圧または前記接地電圧に切り換えて出力し、かつ、
前記電源回路は、
前記第２電圧と前記接地電圧とが供給され、前記第１信号に基づいて、前記第２電圧をアクティブ論理とする第２信号にレベルシフトする第１レベルシフタと、
前記第３電圧より降圧され、前記第２電圧よりも高い降圧電圧を生成する降圧回路と、
前記降圧回路からの降圧電圧と、前記接地電圧とが供給され、前記第２信号に基づいて、前記降圧電圧をアクティブ論理とする第３信号にレベルシフトする第２レベルシフタと、
前記第３電圧と前記接地電圧とが供給され、前記第３信号に基づいて、前記第３電圧または前記接地電圧に切り換えて出力する第３レベルシフタと、
を有することを特徴とする半導体集積回路装置。
請求項４において、
前記複数のメモリセルの各々は、
半導体基板に形成された書き込み／読み出しトランジスタ及び消去トランジスタと、
前記書き込み／読み出しトランジスタ及び前記消去トランジスタの各ゲートに共用されるフローティングゲートと、
前記半導体基板に形成されており、前記フローティングゲートが絶縁層を介して対向する位置に形成された不純物領域にて形成されるコントロールゲートと、
を有し、
前記消去電圧が前記消去トランジスタに供給されることを特徴とする半導体集積回路装置。
請求項４または５に記載の半導体集積回路装置と、
前記半導体集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。