JP2008300859A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】製造歩留まりの低下を抑えつつアクセススピードが向上された不揮発性半導体記憶装置を提供する。
【解決手段】ワード線２０ａ〜２０ｄに交差するビット線として、第１の金属配線層で形成されるビット線３１ａ〜３１ｅと、第２の金属配線層で形成されるビット線３２ａ〜３２ｄとを設ける。ビット線を金属配線層で形成し、２層に分散させることによってビット線のピッチＰを緩和することができる。これにより、製造歩留まりの低下を抑えつつアクセススピードが向上された不揮発性半導体記憶装置を実現することができる。
【選択図】図７

Description

この発明は、不揮発性半導体記憶装置に関し、特に仮想接地型のメモリセルアレイを有する不揮発性半導体記憶装置に関する。

ＥＥＰＲＯＭ（electrically erasable programmable read-only memory）では、メモリトランジスタの一方を接地電位に結合されたソース線に接続するのが一般的であるが、ビット線の間にソース線を所定間隔で設ける必要があり高集積化が困難であった。そこで、近年仮想接地型のメモリセルアレイが検討されている。仮想接地型のメモリセルアレイ（仮想グランドアレイ）については、特開平９−８２９２１号公報に開示されている。

また、不揮発性半導体記憶装置の中で、フラッシュＥＥＰＲＯＭの一種であるＮＲＯＭ（Nitride Read Only Memory）型フラッシュＥＥＰＲＯＭ（以下、ＮＲＯＭと称する）が注目されている。ＮＲＯＭは、ＯＮＯ（Oxide Nitride Oxide）膜をゲート絶縁膜として有し１メモリセルに２ビットの情報が記憶できる。ＮＲＯＭは、浮遊ゲートを有する他の不揮発性半導体記憶装置よりも１ビットあたりのチップ面積の低減が期待できる。ＮＲＯＭについては、米国特許第６，０８１，４５６号にて開示されている。このＮＲＯＭでは、仮想接地型のメモリセルアレイが用いられている。

図５７は、従来のＮＲＯＭの仮想接地型のメモリセルアレイのビット線に電位を与える説明をするための回路図である。

図５７を参照して、メモリセルアレイ５０２は、ビット線ＢＬ１〜ＢＬ５と、ワード線ＷＬ１〜ＷＬｎと、ワード線ＷＬ１に各ゲートが接続されるメモリセル５１１〜５１４と、ワード線ＷＬｎに各ゲートが接続されるメモリセル５２１〜５２４とを含む。

メモリセルアレイ５０２においては、同一ワード線を共有する一列に並ぶメモリセル間で、互いに隣接するメモリセルは１つのビット線を共有する。つまりメモリセル５１１とメモリセル５１２とはノードＮＢにおいてビット線ＢＬ２に接続されており、ビット線ＢＬ２を共有している。メモリセル５１２とメモリセル５１３とはノードＮＡでビット線ＢＬ３に接続されておりビット線ＢＬ３を共有している。メモリセルアレイ５０２は、アクセスするメモリセルに対応していずれかのビット線が接地電位に結合される、いわゆる仮想接地型のメモリセルアレイである。

メモリセルアレイ５０２のビット線に対して選択的に所望の電位を与えるために、切換回路５０４が設けられる。切換回路５０４は、ビット線ＢＬ１〜ＢＬ５にそれぞれ対応して設けられる切換部５３１〜５３５を含む。

切換部５３１は、センスアンプ回路５０１を介して読出電源電位ＶｄｄＲが与えられる読出電源線５２４とビット線ＢＬ１との間に接続されゲートに制御信号ＶＧ１を受けるＮチャネルＭＯＳトランジスタ５４２と、接地電位ＧＮＤが与えられる接地電源線５２２とビット線ＢＬ１との間に接続されゲートに制御信号ＧＧ１を受けるＮチャネルＭＯＳトランジスタ５４４とを含む。

切換部５３２は、読出電源線５２４とビット線ＢＬ２との間に接続されゲートに制御信号ＶＧ２を受けるＮチャネルＭＯＳトランジスタ５５２と、接地電源線５２２とビット線ＢＬ２との間に接続されゲートに制御信号ＧＧ２を受けるＮチャネルＭＯＳトランジスタ５５４とを含む。

切換部５３３は、読出電源線５２４とビット線ＢＬ３との間に接続されゲートに制御信号ＶＧ３を受けるＮチャネルＭＯＳトランジスタ５６２と、接地電源線５２２とビット線ＢＬ３との間に接続されゲートに制御信号ＧＧ３を受けるＮチャネルＭＯＳトランジスタ５６４とを含む。

切換部５３４は、読出電源線５２４とビット線ＢＬ４との間に接続されゲートに制御信号ＶＧ４を受けるＮチャネルＭＯＳトランジスタ５７２と、接地電源線５２２とビット線ＢＬ４との間に接続されゲートに制御信号ＧＧ４を受けるＮチャネルＭＯＳトランジスタ５７４とを含む。

切換部５３５は、読出電源線５２４とビット線ＢＬ５との間に接続されゲートに制御信号ＶＧ５を受けるＮチャネルＭＯＳトランジスタ５８２と、接地電源線５２２とビット線ＢＬ５との間に接続されゲートに制御信号ＧＧ５を受けるＮチャネルＭＯＳトランジスタ５８４とを含む。

メモリセルアレイからデータを読出すのは、電流検知型のセンスアンプ５０１によって行なわれる。

図５８は、図５７におけるメモリセル５１２の断面構造を説明するための断面図である。

図５８を参照して、Ｐ型基板２００上にｎ型不純物領域２０２，２０４が形成される。このｎ型不純物領域２０２，２０４は、図５７のビット線ＢＬ２，ＢＬ３にそれぞれ対応する。ビット線ＢＬ２，ＢＬ３は、埋め込み型のビット線であり、抵抗が高い。

ｎ型不純物領域２０２，２０４の上部には、素子分離用のシリコン酸化膜２０６，２０８がそれぞれ形成される。ｎ型不純物領域２０２とｎ型不純物領域２０４との間の領域の上部にはシリコン酸化膜２１０が形成され、シリコン酸化膜２１０の上部にはさらに電荷を蓄積するための窒化膜２１２が形成され、窒化膜２１２の上部にはさらにシリコン酸化膜２１４が形成される。このような３層のゲート絶縁膜はＯＮＯ（Oxide Nitride Oxide）積層構造と呼ばれる。

シリコン酸化膜２０６，２１４，２０８の上部には多結晶シリコンなどで形成される導電層２１６が形成される。導電層２１６は、図５７のワード線ＷＬ１に該当する。

なお、図５７の他のメモリセルも、メモリセル５１２と同様な構造を有しているので説明は繰返さない。

図５８の断面図に示されるように、メモリセルは１つの電界効果トランジスタで形成されており、窒化膜２１２の左側領域Ｌ１，および右側領域Ｌ２に各々１ビットの情報を保持することができる。

次にメモリセルへのデータの書込および読出を説明する。図５７に示したメモリセルアレイでは、メモリセルを挟む２つのビット線の各々が、接地電源線５２２、読出電源線５２４のいずれにも接続可能である。このような構成により、メモリセルに印加する電圧の向きを自由に変えられる。各メモリセル１セル当り２つの記憶領域を有しており、電流を流す向きを変えることによって異なる記憶領域に対してデータの書込および読出を行なうためである。以下、代表としてメモリセル５１２に着目して説明を行なう。

図５９は、メモリセル５１２の記憶領域Ｌ１にデータを書込む動作を説明するための図である。

図５９を参照して、記憶領域Ｌ１にデータを書込む場合には、ビット線ＢＬ２の電位は書込電位ＶｄｄＷに設定され、ビット線ＢＬ３の電位は接地電位ＧＮＤに設定される。ワード線ＷＬ１を書込状態のＨレベルに活性化すると、書込電流Ｉｗ１が、ビット線ＢＬ２から不揮発性メモリセル５１２を通ってビット線ＢＬ３に向けて流れる。このとき、記憶領域Ｌ１にデータが書込まれる。

図６０は、メモリセル５１２の記憶領域Ｌ１のデータの読出動作を説明するための図である。

図６０を参照して、記憶領域Ｌ１のデータを読出す場合には、ビット線ＢＬ３には電流検知型センスアンプ回路５０１を介して読出電源電位ＶｄｄＲが与えられる。またビット線ＢＬ２は接地電位ＧＮＤに結合される。このようにビット線の電位を設定した場合のメモリセルのしきい値電圧は、記憶領域Ｌ１にデータの書込がなされている場合に大きくなっている。

ビット線の電位の設定か完了すると、ワード線ＷＬ１が読出状態のＨレベルに活性化される。メモリセルのしきい値電圧が読出状態のＨレベル以下であれば、読出電流Ｉｒ１がビット線ＢＬ３からビット線ＢＬ２に向けて流れる。このときの電流値をセンスアンプ回路５０１で検出することにより、記憶領域Ｌ１にデータの書込がなされているか否かを情報として読出すことができる。

以上示したように、記憶領域Ｌ１に関して、書込動作時に流れる電流の向きと、読出動作時に流れる電流の向きとは逆になる。

図６１は、メモリセル５１２の記憶領域Ｌ２に対してデータ書込を行なう説明をするための図である。

図６１を参照して、記憶領域Ｌ２にデータを書込む場合には、ビット線ＢＬ３には書込電位ＶｄｄＷが与えられ、ビット線ＢＬ２は接地電位に結合される。ワード線ＷＬ１が書込状態のＨレベルに活性化されると書込電流Ｉｗ２がビット線ＢＬ３からビット線ＢＬ２に向かって流れる。このときに、記憶領域Ｌ２にデータが書込まれる。

図６２は、メモリセル５１２の記憶領域Ｌ２のデータを読出す説明をするための図である。

図６２を参照して、記憶領域Ｌ２のデータを読出す場合には、ビット線ＢＬ２にはセンスアンプ回路５０１を介して読出電源電位ＶｄｄＲが与えられる。一方、ビット線ＢＬ３は接地電位ＧＮＤに結合される。

このようにビット線の電位を設定した場合のメモリセルのしきい値電圧は、記憶領域Ｌ２にデータの書込がなされている場合に大きくなっている。メモリセルのしきい値電圧が小さい場合には、ワード線ＷＬ１を読出状態のＨレベルに活性化すると読出電流Ｉｒ２がビット線ＢＬ２からビット線ＢＬ３に向けて流れる。このときセンスアンプ回路５０１で電流を検出することにより記憶領域Ｌ２にデータ書込が行なわれているか否かが検知される。

以上示すように、記憶領域Ｌ２に関しても書込動作時に流れる電流の向きと読出動作時に流れる電流の向きとは逆になる。
特開平９−８２９２１号公報

図５８に示すように、ＮＲＯＭのビット線２は酸化膜２０６，２０８の下に埋め込まれている拡散層で形成される。よって、ビット線の電気抵抗は高い。その結果、ＮＲＯＭの性能は従来のフラッシュＥＥＰＲＯＭより劣る可能性がある。

ビット線の電気抵抗を低くするために、ビット線を金属によって形成することも考えられる。しかし、その場合、金属配線のピッチは最小加工寸法で形成されるトランジスタと同じピッチとなり、相互に隣接するビット線が短絡する不良が多発する恐れがある。したがって、今後さらに不揮発性半導体記憶装置の集積度を高めるためには何らかの対策が必要となる。

この発明の目的は、製造歩留まりの低下を抑えつつアクセススピードが向上された不揮発性半導体記憶装置を提供することである。

この発明の主たる局面における記載の不揮発性半導体記憶装置は、メモリセルアレイを備え、メモリセルアレイは、各々が第１、第２の接続ノードを有し、両端部を除いて各第２の接続ノードが隣接するメモリセルの第１の接続ノードに接続されて直列に接続されるメモリセル群と、メモリセル群の複数の第１の接続ノードに接続される、第１のビット線群と、第２のビット線とを含み、第２のビット線は、第１のビット線群とは異なる配線層で形成され、第１のビット線群および第２のビット線のうちの一部を選択ビット線として選択するビット線選択回路をさらに備え、ビット線選択回路は、選択ビット線のうちの第１の部分に第１の電位を与え、選択ビット線のうちの第２の部分に第１の電位と異なる第２の電位を与える。

好ましくは、第１のビット線群と第２のビット線は互いに平行に配置される。
好ましくは、第２のビット線は、第１のビット線群に交差して配置される。

好ましくは、メモリセル群に含まれる各メモリセルは、制御電極を有し、メモリセルアレイは、メモリセル群の複数の制御電極に共通して接続されるワード線をさらに含む。

好ましくは、メモリセル群に含まれる各メモリセルは、制御電極を有し、メモリセルアレイは、メモリセル群の複数の制御電極にそれぞれ接続される複数のワード線をさらに含み、第１のビット線群は、ワード線に平行に配置され、第２のビット線は、ワード線に交差して配置される。

好ましくは、メモリセル群に含まれる各メモリセルは、半導体基板の主表面に設けられ、第１、第２の接続ノードに電気的にそれぞれ接続される第１、第２の導電領域と、第１、第２の導電領域の間の領域の上部に設けられる電荷記憶膜とを含み、電荷記憶膜は、各々１ビットの情報を記憶するための第１、第２の記憶領域を有する。

好ましくは、ビット線選択回路は、メモリセル群に含まれる選択したメモリセルに対する読出動作時には、選択したメモリセルに対する書込動作時とは逆向きに電流が流れるように第１、第２の電位を設定する。

本発明の不揮発性半導体記憶装置は、ビット線を２層の異なる配線層に分散して形成するので、１配線層におけるビット線のピッチの緩和をすることができ、歩留まり低下を抑制しつつ高集積化を進めることができる。

また、好ましくは、不揮発性半導体記憶装置は、従来ＮＲＯＭで用いられている仮想接地型メモリセルアレイに本発明を適用することができる。

また、好ましくは、不揮発性半導体記憶装置は、従来ＮＯＲ型フラッシュメモリで用いられているメモリアレイの構成を少し変更することにより仮想接地型メモリセルアレイを実現することができる。さらに、メモリアレイに対して複数ビットを平行して書込および読出を行なうことができる。

また、好ましくは、不揮発性半導体記憶装置は、ＮＲＯＭに用いられるようなメモリセルを使用して、歩留まり低下を抑制しつつ高集積化を進めることができる。

以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。

図１は、仮想接地型の不揮発性半導体記憶装置のメモリセルアレイの構成の詳細を示す回路図である。

図１を参照して、メモリセルアレイは行列状に配置される複数の不揮発性メモリセルＭＣと、複数のワード線２０と、複数のビット線３０とを備える。

複数のワード線２０はメモリセルの行に平行に配置される。複数のビット線３０はメモリセルの列に平行に配置される。

同じ行に位置する複数の不揮発性メモリセルＭＣは直列に接続され、各々のゲートは同じワード線２０に接続される。ビット線３０は不揮発性メモリセルＭＣの列おいて、不揮発性メモリセルＭＣの一方端同士を結ぶように配列される。その結果、ある列のメモリセルは、隣接する列のメモリセルと一本のビット線を共有する。また、その列のメモリセルは、反対側に隣接する他の列のメモリセルと他の一本のビット線を共有する。

図５８で説明したように、従来のＮＲＯＭのビット線は埋め込みの拡散層で形成されており、メモリセルアレイを大きくすると抵抗が高くなり高速読出に不利であるという問題があった。このため、ビット線を抵抗の低い金属で形成することが有効である。

図２はビット線を金属で形成した不揮発性半導体記憶装置の検討例のメモリセルアレイの構成を示すレイアウト図である。

図２を参照して、複数のメモリセルＭＣが行列状に配置されている。図２では、代表として１つのメモリセルに破線で枠を付している。複数のワード線２０ａ〜２０ｄはメモリセルＭＣの行に対応して配置されている。複数のビット線３０ａ〜３０ｉはメモリセルＭＣの列に平行に配置され、メモリセルの列と列の間に配置される。隣接するワード線２０ａと２０ｂとの間には、ｎ型不純物領域４０と素子分離領域５０とが列に対して交互に配列されている。素子分離領域５０はシリコン酸化膜で形成されている。ワード線２０ｂと２０ｃとの間、ワード線２０ｃと２０ｄとの間等、他のワード線間についても同様に、ｎ型不純物領域４０と素子分離領域５０とが交互に配列されている。

ビット線３０ａ〜３０ｉとその下に位置するｎ型不純物領域４０とはコンタクトホール６０を介して接続される。

図３は図２中の線分Ａ−Ａでの断面図である。線分Ａ−Ａは、ワード線２０ａと２０ｂの間をワード線に沿う方向に切断した断面を示す。

図３を参照して、半導体基板８０の主表面から所定の深さの領域までｐウェル８１が形成されている。また、半導体基板８０の主表面では、所定の間隔を隔てて素子分離領域５０ａ〜５０ｉが形成されている。半導体基板８０の主表面では所定の間隔を隔てて素子分離領域５０ａ、５０ｂ、５０ｄ、５０ｆ、５０ｈ、５０ｉが形成されている。半導体基板８０の主表面であって、素子分離領域５０ａと５０ｂとの間にｎ型不純物領域４０ｃが形成されている。

同様に、素子分離領域５０ｂと５０ｄとの間にはｎ型不純物領域４０ｆが形成されている。素子分離領域５０ｄと５０ｆとの間にはｎ型不純物領域４０ｇが形成されている。素子分離領域５０ｆと５０ｈとの間にはｎ型不純物領域４０ｈが形成され、素子分離領域５０ｈと５０ｉとの間にはｎ型不純物領域４０ｉが形成されている。

半導体基板８０の主表面上には層間絶縁膜８５が形成されている。層間絶縁膜８５上にはビット線３０ａ〜３０ｉが所定の間隔を隔てて形成されており、各ビット線間には層間絶縁膜８６が形成されている。ビット線３０ａ〜３０ｉの材料としては、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金膜を用いることができる。

ｎ型不純物領域４０ｃ、４０ｆ〜４０ｉの上に位置する領域において、層間絶縁膜８５の一部を部分的に除去することにより、コンタクトホール６０ａ〜６０ｅが形成されている。このコンタクトホール６０ａ〜６０ｅの底部では、ｎ型不純物領域４０ｃ、４０ｆ〜４０ｉの表面が露出している。ビット線３０ａ、３０ｃ、３０ｅ、３０ｇ、３０ｉはコンタクトホール６０ａ〜６０ｅの底部まで延在しており、ｎ型不純物領域４０ｃ、４０ｆ〜４０ｉとそれぞれ接続されている。

図４は図２中の線分Ｂ−Ｂでの断面図である。線分Ｂ−Ｂは、ワード線２０ｂをワード線に沿う方向切断した断面を示す。

図４を参照して、半導体基板８０の主表面から所定の深さの領域までｐウェル８１が形成されている。また、半導体基板８０の主表面では、所定の間隔を隔てて素子分離領域５０ａ〜５０ｉが形成されている。素子分離領域５０ａ〜５０ｉはシリコン酸化膜で形成されている。素子分離領域５０ａと５０ｂとの間の領域はメモリセルＭＣのトランジスタのチャネル領域である。同様に各素子分離領域間の領域は各メモリセルＭＣのトランジスタのチャネル領域である。

半導体基板８０の主表面上にはシリコン酸化膜８２が形成される。シリコン酸化膜８２上には電荷を蓄積するための窒化膜８３が形成されている。窒化膜８３上にはシリコン酸化膜８４が形成されている。シリコン酸化膜８４上にはワード線２０が形成されている。ワード線２０上には層間絶縁膜８５が形成されている。層間絶縁膜８５上であって、素子分離領域５０ａ〜５０ｉの上に位置する領域にビット線３０ａ〜３０ｉがそれぞれ形成されている。ビット線間には層間絶縁膜８６が形成されている。

図５は図２中の線分Ｃ−Ｃでの断面図である。線分Ｃ−Ｃはビット線３０ａと３０ｂの間をビット線方向に切断した断面を示す。

図５を参照して、半導体基板８０の主表面から所定の深さの領域にｐウェル８１が形成されている。半導体基板８０の主表面では、所定の間隔を隔ててｎ型不純物領域４０ａ〜４０ｅが形成されている。

半導体基板８０の主表面上であって、かつｎ型不純物領域４０ａと４０ｂとの間にはシリコン酸化膜８２ａが形成されている。同様に半導体基板８０の主表面上であって、かつｎ型不純物領域４０ｂと４０ｃとの間にはシリコン酸化膜８２ｂが形成される。同様にｎ型不純物領域４０ｃと４０ｄとの間にはシリコン酸化膜８２ｃが形成され、ｎ型不純物領域４０ｄと４０ｅとの間にはシリコン酸化膜８２ｄが形成されている。

シリコン酸化膜８２ａ〜８２ｄ上には、電荷を蓄積するための窒化膜８３ａ〜８３ｄがそれぞれ形成されている。窒化膜８３ａは、ｎ型不純物領域４０ａ側とｎ型不純物領域４０ｂ側とにそれぞれ１つずつ記憶領域を有する。その結果、１つのメモリセルで２ビット記憶することができる。同様に、窒化膜８３ｂ〜８３ｄはそれぞれ２つの記憶領域を有する。

窒化膜８３ａ〜８３ｄ上にはシリコン酸化膜８４ａ〜８４ｄがそれぞれ形成されている。シリコン酸化膜８４ａ〜８４ｄ上にはワード線２０ａ〜２０ｄがそれぞれ形成されている。ワード線２０ａ〜２０ｄはポリシリコン（多結晶シリコン）で形成されている。

半導体基板８０の主表面上であってｎ型不純物領域４０ａ〜４０ｅの上およびワード線２０ａ〜２０ｄ上には、層間絶縁膜８５が形成されている。層間絶縁膜８５上には層間絶縁膜８６が形成されている。

図５において、ｎ型不純物領域４０ａとｎ型不純物領域４０ｂとが１つの不揮発性メモリセルのソース領域またはドレイン領域として作用する。これらのｎ型不純物領域と、シリコン酸化膜８２ａと、２つの記憶領域を有する窒化膜８３ａと、シリコン酸化膜８４ａとワード線２０ａとから、第１の不揮発性メモリセルが構成される。また、ｎ型不純物領域４０ｂと、ｎ型不純物領域４０ｃと、シリコン酸化膜８２ｂと、窒化膜８３ｂと、シリコン酸化膜８４ｂと、ワード線２０ｂとから第２の不揮発性メモリセルが構成される。このときｎ型不純物領域４０ｂは第１および第２の不揮発メモリセルの共通のソースドレイン領域として作用する。

同様に、ｎ型不純物領域４０ｃと、ｎ型不純物領域４０ｄと、シリコン酸化膜８２ｃと、窒化膜８３ｃと、シリコン酸化膜８４ｃと、ワード線２０ｃとから第３の不揮発性メモリセルが構成され、ｎ型不純物領域４０ｄと、ｎ型不純物領域４０ｅと、シリコン酸化膜８２ｄと、窒化膜８３ｄと、シリコン酸化膜８４ｄと、ワード線２０ｄとから第４の不揮発性メモリセルが構成される。

以上の検討例では、従来、ｎ型不純物領域で形成されていたビット線を金属配線層にすることにより不揮発性半導体記憶装置の高速化を図ることができる。しかしながら、図２〜４に示したようにビット線の配置ピッチＰは最小加工寸法であるメモリセルの配置ピッチと同じにする必要が有る。このため、ビット線を太くできず、また、隣接するビット線同士を近接して配置しなければならない。したがって、不揮発性半導体記憶装置の集積率をさらに高めていくと断線や短絡が多発して歩留まりが低下するおそれがある。

［実施の形態１］
図６は、本発明の実施の形態１の不揮発性半導体記憶装置の構成を示す回路図である。

図６を参照して、メモリセルアレイＭＡは、複数のワード線ＷＬ１〜ＷＬ４と複数のビット線ＢＬ１〜ＢＬ１１とを含む。ビット線ＢＬ１〜ＢＬ１１は、ワード線ＷＬ１〜ＷＬ４に直交するように配列される。

メモリセルアレイＭＡは、さらに、行列状に配置される複数のメモリセルＭＣを含む。なお図４ではメモリセルアレイＭＡは、ワード線４本およびビット線１１本で代表的に一部を示されているが、さらに図示しないワード線およびビット線を含む。

供給回路ＳＵは、メモリセルアレイＭＡのビット線に電位を供給するために設けられる。供給回路ＳＵは、書込電位供給回路ＷＣと、読出電位供給回路ＲＣと、センスアンプＳＡとを含む。書込電位供給回路ＷＣは、アドレス信号ＡＣ１〜ＡＣ３とフォワード信号ＦＷＤとリバース信号ＲＥＶと書込信号ＷＲＩＴＥとを受け、電位供給線ＨＢＬ１〜ＨＢＬ６に所定の電位を供給する。

ここで、アドレス信号ＡＣ１〜ＡＣ３は、下位３ビット分のアドレス信号である。すなわち、アドレス信号ＡＣ１は最下位のアドレス信号である。アドレス信号ＡＣ２は第２位のアドレス信号である。アドレス信号ＡＣ３は第３位のアドレス信号である。

フォワード信号ＦＷＤはフォワードライトまたはフォワードリード時に図示しない制御回路から出力される制御信号である。また、リバース信号ＲＥＶは、リバースライトまたはリバースリード時に制御回路から出力される信号である。書込信号ＷＲＩＴＥは、書込動作時に制御回路から出力される信号である。

読出電位供給回路ＲＣは、読出動作時に電位供給線ＨＢＬ１〜ＨＢＬ６に対して所定の電位を供給する。読出電位供給回路ＲＣは、アドレス信号ＡＣ１からＡＣ３とフォワード信号ＦＷＤとリバース信号ＲＥＶと読出信号ＲＥＡＤとを受け、各電位供給線に対して所定の電位を供給する。ここで、読出信号ＲＥＡＤは読出動作時に図示しない制御回路から出力される信号である。

ビット線選択回路ＢＳは、スイッチ制御回路ＳＣと、スイッチ回路ＳＷ１〜ＳＷ１１とを含む。

スイッチ制御回路ＳＣは、デコーダＤＣ１〜ＤＣ５を含む。デコーダＤＣ１〜ＤＣ５は内部アドレス信号を伝達する複数のアドレス信号線ＡＬ０〜ＡＬｎ中の対応する所定のアドレス信号線と接続される。デコーダＤＣ１〜ＤＣ６はデコード信号を出力する。出力されるデコード信号は後述するスイッチ回路ＳＷ１〜ＳＷ１１に入力される。

スイッチ回路ＳＷ１は、ビット線ＢＬ１と電位供給線ＨＢＬ１との間に接続されゲートにデコーダＤＣ１の出力を受けるＮチャネルＭＯＳトランジスタを含む。スイッチ回路ＳＷ２は、ビット線ＢＬ２と電位供給線ＨＢＬ２との間に接続されゲートにデコーダＤＣ１の出力を受けるＮチャネルＭＯＳトランジスタを含む。スイッチ回路ＳＷ３は、ビット線ＢＬ３と電位供給線ＨＢＬ３との間に接続されゲートにデコーダＤＣ２の出力を受けるＮチャネルＭＯＳトランジスタを含む。スイッチ回路ＳＷ４は、ビット線ＢＬ４と電位供給線ＨＢＬ４との間に接続されゲートにデコーダＤＣ２の出力を受けるＮチャネルＭＯＳトランジスタを含む。スイッチ回路ＳＷ５は、ビット線ＢＬ５と電位供給線ＨＢＬ５との間に接続されゲートにデコーダＤＣ３の出力を受けるＮチャネルＭＯＳトランジスタを含む。スイッチ回路ＳＷ６は、ビット線ＢＬ６と電位供給線ＨＢＬ６との間に接続されゲートにデコーダＤＣ３の出力を受けるＮチャネルＭＯＳトランジスタを含む。

スイッチ回路ＳＷ７は、ビット線ＢＬ７と電位供給線ＨＢＬ１との間に接続されゲートにデコーダＤＣ４の出力を受けるＮチャネルＭＯＳトランジスタを含む。スイッチ回路ＳＷ８は、ビット線ＢＬ８と電位供給線ＨＢＬ２との間に接続されゲートにデコーダＤＣ４の出力を受けるＮチャネルＭＯＳトランジスタを含む。スイッチ回路ＳＷ９は、ビット線ＢＬ９と電位供給線ＨＢＬ３との間に接続されゲートにデコーダＤＣ５の出力を受けるＮチャネルＭＯＳトランジスタを含む。スイッチ回路ＳＷ１０は、ビット線ＢＬ１０と電位供給線ＨＢＬ４との間に接続されゲートにデコーダＤＣ５の出力を受けるＮチャネルＭＯＳトランジスタを含む。

続いて、メモリセルＭＣ１の記憶領域Ｌ１にデータを書込む場合について説明する。
アドレス信号ＡＬ０〜ＡＬｎに応じてデコーダＤＣ１〜ＤＣ３の出力が活性化されスイッチ回路ＳＷ１〜ＳＷ６が導通状態となる。デコーダＤＣ４，ＤＣ５および図示しないデコーダＤＣ６の出力は非活性化されており、スイッチ回路ＳＷ７〜ＳＷ１１は非導通状態である。

書込電位供給回路ＷＣは、アドレス信号の下位３ビットＡＣ１〜ＡＣ３に応じて電位供給線ＨＢＬ３，ＨＢＬ４を選択し他の電位供給線はフローティング状態に設定する。そして書込を示すフラグ信号ＷＲＩＴＥと電流の向きを示す信号ＦＷＤ，ＲＥＶとに応じて、電位供給線ＨＢＬ３に電源電位ＶＣＣを供給し、電位供給線ＨＢＬ４に接地電位ＧＮＤが供給される。

その結果ビット線ＢＬ３には電源電位ＶＣＣが供給され、ビット線ＢＬ４には接地電位ＧＮＤが供給される。この状態において、アドレス信号に応じてワード線ＷＬ２が選択され活性化されると、ビット線ＢＬ３，ＢＬ４の間に接続されるメモリセルのうちメモリセルＭＣ１が選択されてビット線ＢＬ３からメモリセルＭＣ１を経由してビット線ＢＬ４に電流が流れる。この際に、記憶領域Ｌ１に電荷がトラップされ書込が行なわれる。

図７は、図６におけるメモリセルアレイＭＡの配置を示した平面図である。
図７を参照して、複数のメモリセルＭＣが行列状に配置されている。ｎ型不純物領域４０、素子分離領域５０およびワード線２０ａ〜２０ｄの配置は、図２の場合と同様であるので説明は繰返さない。

図２においてビット線３０ｂに接続するために設けられていたコンタクトホール６０とビット線３０ｃに接続するために設けられていたコンタクトホール６０の配置が少しずつシフトされた結果、図７においてはコンタクトホール６２がほぼ１列に整列している。

ワード線２０ａ〜２０ｄに直交するように第１層目のビット線３１ａ〜３１ｅが設けられている。そして、ビット線３１ａ〜３１ｄにそれぞれほぼ重なるように２層目の金属配線層によってビット線３２ａ〜３２ｄが形成されている。なお、図７においては、ビット線を実際よりも細く表示しており、素子分離領域５０やｎ型不純物領域４０の形状がわかるようになっている。ビット線３１ａにはストラップと呼ばれる張出し部分ＳＴが設けられており、張出し部分ＳＴが設けられている部分においてコンタクトホール６２を介して下層のｎ型不純物領域に接続される。なお、コンタクトホール６０は、第１層目のビット線とｎ型不純物領域との接続をするためのコンタクトホールであり、コンタクトホール６２は、第２層目のビット線とｎ型不純物領域とを接続するためのコンタクトホールである。コンタクトホール６２は、第１層目の金属配線層と第２層目の金属配線層とを接続するコンタクトホールと、第１層目の金属配線層とｎ型不純物領域とを接続するためのコンタクトホールとが重なって設けられているものである。

このように、コンタクトホールの位置をずらしてビット線を２層に分散させることにより、図２に示した場合よりもビット線のピッチＰを大きくすることができる。

図８は、図７で説明したビット線３１ａ〜３１ｅとビット線３２ａ〜３２ｄを実際の太さにして示した図である。

図８では、ビット線を実際の太さにして表示する代わりに図を見やすくするためにｎ型不純物および素子分離領域の表示は省略されている。

図９は、図７の線分Ａ１−Ａ１での断面図である。線分Ａ１−Ａ１は、ワード線２０ａと２０ｂの間をワード線に沿う方向に切断した断面を示す。

図９を参照して、半導体基板８０，ｐウェル８１，素子分離領域５０ａ〜５０ｉおよびｎ型不純物領域４０ｃ〜４０ｉは、図３で説明した場合と同様であるので説明は繰返さない。

そして、図９の場合は、図３の場合と異なり、層間絶縁膜８５に設けられるコンタクトホール６０ｂ，６０ｄの位置がずらして設けられている。すなわちコンタクトホール６０ｂは、ｎ型不純物領域４０ｆの上部領域の中央ではなく素子分離領域５０ｂ寄りに設けられる。同様にコンタクトホール６０ｄはｎ型不純物領域４０ｈの上部の中央ではなく、素子分離領域５０ｆ寄りに設けられる。

層間絶縁膜８５の上部には、ビット線３１ａ〜３１ｅが設けられる。また、２層目の配線と接続するためのプラグ３１ｐも形成される。そしてこれらのビット線およびプラグ以外の部分については層間絶縁膜８６が形成される。そして層間絶縁膜８６およびビット線３１ａ〜３１ｅの上部には層間絶縁膜８７がさらに形成され、部分的にコンタクトホール６２ａ，６２ｂが層間絶縁膜８７に設けられる。

そして第２層目の金属配線層によってビット線３２ａ〜３２ｄが形成される。最後に表面保護のための絶縁膜８８が形成されている。

図１０は、図７の線分Ｂ１−Ｂ１での断面図である。線分Ｂ１−Ｂ１は、ワード線２０ｂをワード線に沿う方向に切断した断面を示す。

図１０を参照して、半導体基板８０，ｐウェル８１，素子分離領域５０ａ〜５１ｉ，シリコン酸化膜８２，窒化膜８３，シリコン酸化膜８４，ワード線２０および層間絶縁膜８５については、図４で説明した場合と同様であるので説明は繰返さない。

層間絶縁膜８５上にはビット線３１ａ〜３１ｅが形成されビット線間には層間絶縁膜８６が形成されている。これらの上部には層間絶縁膜８７が形成され層間絶縁膜８７の上部には２層目の金属配線層で形成されるビット線３２ａ〜３２ｄが形成されている。そして最後に保護膜としての絶縁膜８８が形成されている。ビット線を１層目と２層目に分散させているのでビット線間のピッチＰは図４の場合と比べて大きくなっている。これによりビット線間の短絡不良は発生しにくい。

図１１は、図７の線分Ｃ１−Ｃ１での断面図である。線分Ｃ１−Ｃ１は、ビット線３１ａ，３２ａをビット線に沿う方向に切断した断面を示す。

図１１を参照して、半導体基板８０，ｐウェル８１，ｎ型不純物領域４０ａ〜４０ｅ，シリコン酸化膜８２ａ〜８２ｄ，８４ａ〜８４ｄ，窒化膜８３ａ〜８３ｄ，層間絶縁膜８５については、図５で説明した場合と同様であるので説明は繰返さない。

層間絶縁膜８５の上部にはビット線３１ａが１層目の金属配線層で形成される。ビット線３１ａの上部には層間絶縁膜８７が形成される。層間絶縁膜８７の上部には２層目の配線層によってビット線３２ａが形成されている。そしてビット線３２ａの上部には表面保護膜としての絶縁膜８８が形成されている。

続いて、以上の構造を有する不揮発性半導体記憶装置の製造工程について説明する。
図１２〜図２７は、実施の形態１の不揮発性半導体記憶装置の製造工程を説明するための断面図である。なお、図１２〜図１６および図１８、図２０、図２２、図２４、図２６については図７中の線分Ｂ１−Ｂ１での断面図を示し、図１７、図１９、図２１、図２３、図２５および図２７については図７中の線分Ａ１−Ａ１での断面図を示す。

図１２を参照して、ｐ型のシリコン基板である半導体基板８０の主表面に素子分離領域５０ｂ、５０ｃ、５０ｄを形成する。素子分離領域５０ｂ、５０ｃ、５０ｄはトレンチ分離法により形成される。

図１３を参照して、ボロンが半導体基板８０に注入される。これにより、ｐウェル８１が形成される。

次に、図１４に示すように、半導体基板８０の主表面上に熱酸化法を用いてシリコン酸化膜８２が形成される。次にシリコン酸化膜８２上に窒化膜８３が形成される。窒化膜８３は減圧ＣＶＤ法（Chemical Vapor Deposition）を用いて形成される。その後窒化膜８３上にシリコン酸化膜８４が形成される。

次に、図１５に示すように、シリコン酸化膜８４上にワード線２０が形成される。ワード線２０の材質はポリシリコンであり、減圧ＣＶＤ法を用いて形成される。

次に、ワード線２０上にフォトリソグラフィー法を用いて所定のパターンを有するレジスト膜１１０が形成される。その結果、図７中の線分Ｂ１−Ｂ１での断面（以下、Ｂ１−Ｂ１断面と称する）においては、図１６に示すようにレジスト膜１１０はワード線２０上に形成される。一方、レジスト膜１１０は図７中の線分Ａ１−Ａ１での断面（以下、Ａ１−Ａ１断面と称する）においては、図１７に示すようにレジスト膜１１０は形成されない。

このレジスト膜１１０をマスクとして用い、ワード線２０が部分的に除去される。その結果、図１８に示すように、Ｂ１−Ｂ１断面のワード線２０上にはレジスト膜１１０が形成されているため、Ｂ１−Ｂ１断面のワード線２０は除去されない。一方、図１９に示すように、Ａ１−Ａ１断面において、ワード線２０が除去される。

続いて、シリコン酸化膜８４と窒化膜８３とシリコン酸化膜８２が部分的に除去される。その結果、図２０に示すように、Ｂ１−Ｂ１断面においてはワード線２０とシリコン酸化膜８４と窒化膜８３とシリコン酸化膜８２とはエッチングを受けずにそのまま残存している。一方、図２１に示すように、Ａ１−Ａ１断面においてシリコン酸化膜８４と窒化膜８３とシリコン酸化膜８２とが除去される。

その結果、メモリセルアレイは行に複数のワード線２０が配列された状態となる。一方、ワード線２０が存在しない領域では、半導体基板８０の主表面が露出した状態となる。その後、レジスト膜１１０は除去される。

次に、メモリセルアレイ内のワード線２０が存在せず半導体基板８０の主表面が露出している領域に砒素イオンを注入する。その後、半導体基板８０を所定の温度の窒素雰囲気中に保持することにより熱処理を行なう。この熱処理により砒素イオンを活性化し、その結果、図２１に示すようにＡ１−Ａ１断面の半導体基板８０の主表面においてｎ型不純物領域４０ｆが形成される。

次に、メモリセルアレイ内の複数のワード線２０上および半導体基板８０の主表面上に層間絶縁膜８５が形成される。層間絶縁膜８５はＣＶＤ法を用いて形成され、その後半導体基板８０を熱処理することにより、層間絶縁膜は硬化する。その層間絶縁膜８５上にフォトリソグラフィ法を用いてレジスト膜（図示せず）が形成される。このレジスト膜をマスクとして層間絶縁膜８５がエッチングされる。

その結果、図２２に示すように、Ｂ１−Ｂ１断面では層間絶縁膜８５はエッチングされない。一方、図２３に示すようにＡ１−Ａ１断面の層間絶縁膜８５は部分的に除去され、コンタクトホール６０ｂが形成される。この後レジスト膜は除去される。

次にスパッタリング法を用いてコンタクトホール６０ｂの内部から層間絶縁膜８５の上部表面上まで延在するように導電体膜として金属膜が形成される。金属膜は、たとえばアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金膜である。この合金膜上に配線パターンを有するレジスト膜（図示せず）がフォトリソグラフィ法により形成される。このレジスト膜をマスクとして合金膜を部分的にエッチングして除去する。その結果、列方向に平行に配列されたビット線３０ｂおよび２層めのビット線へ電気的接続をするためのプラグ３０ｐが形成される。その後、エッチングされて合金膜が除去された領域に、層間絶縁膜８６が形成される。これにより、Ｂ１−Ｂ１断面では図２４で示す構造が得られ、Ａ１−Ａ１断面では図２５に示したような構造が得られる。

次にスパッタリング法を用いて層間絶縁膜８７の上部表面上に導電体膜として金属膜が形成される。金属膜は、たとえばアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金膜である。この合金膜上に配線パターンを有するレジスト膜（図示せず）をフォトリソグラフィ法により形成する。このレジスト膜をマスクとして合金膜を部分的にエッチングして除去する。その結果、列に配列された２層目のビット線３２ｂが形成される。その後、エッチングされて合金膜が除去され、表面保護用の絶縁膜８８が形成される。これにより、Ｂ１−Ｂ１断面では図２６で示す構造が得られ、Ａ１−Ａ１断面では図２７に示したような構造が得られる。

以上説明したように、ワード線と直交するビット線を２層の配線層を用いて分散させることによって各配線層でのビット線のピッチが緩和される。これによって、高集積化を進めた場合によってビット線の断線や短絡の不良発生を起こりにくくすることができる。

［実施の形態２］
実施の形態２では、ビット線を２層の金属配線層で形成し、そのうち１層はワード線と平行、１層はワード線と直交するように構成した仮想接地型のメモリセルアレイの構成について説明する。

図２８は、実施の形態２のメモリセルアレイＭＡ１の構成を示した回路図である。
図２８を参照して、メモリセルアレイＭＡ１は、ワード線ＷＬ１〜ＷＬ４と、ワード線ＷＬ１〜ＷＬ４にそれぞれ接続される複数のメモリセルの行とを含む。

メモリセルアレイＭＡ１は、さらに、ワード線に直交する方向に設けられるビット線ＢＬＡ１〜ＢＬＡ４と、ワード線に平行に設けられるビット線ＢＬＢ１〜ＢＬＢ４とを含む。図２８に示したように、一部ワード線と平行な方向のビット線が存在することがメモリセルアレイＭＡ１の特徴となっている。

ワード線と直交するビット線ＢＬＡ１〜ＢＬＡ５に対応してビット線選択回路ＢＳＡが設けられ、ワード線に平行なビット線ＢＬＢ１〜ＢＬＢ４に対応してビット線選択回路ＢＳＢが設けられる。ビット線選択回路ＢＳＡ，ＢＳＢによってビット線ＢＬＡ１〜ＢＬＡ５，ＢＬＢ１〜ＢＬＢ４のうちから２つのビット線が選択されこのビット線に異なる電位が与えられる。そしてワード線ＷＬ１〜ＷＬ４のいずれか１つを活性化することによって特定されたメモリセルに電流が流れデータの書込が行なわれる。

たとえばメモリセルＭＣ１の記憶領域Ｌ１にデータ書込を行なうためには、ビット線ＢＬＡ１を電源電位ＶＣＣに設定し、ビット線ＢＬＡ２を接地電位ＧＮＤに設定する。そして、他のビット線はフローティング状態に設定しておく。この状態でワード線ＷＬ２を活性化させると、電流がビット線選択回路からビット線ＢＬＡ１を経由してノードＮ１からメモリセルＭＣ１を経由してノードＮ２に流れ、ノードＮ２からビット線ＢＬＡ２を経由してビット線選択回路ＢＳＡに電流が流れ込む。

なお、２つのビット線に電源電位ＶＣＣ、接地電位ＧＮＤをあたえる場合を説明したが、これに限らず、所定の電位差がある異なる２つの電位を与えればメモリセルの記憶領域に書込を行なうことができる。

図２９は、メモリセルＭＣ２の記憶領域Ｌ１への書込動作を説明するための回路図である。なお、メモリセルＭＣ２は、メモリセルＭＣ１と同じワード線に接続され、かつ、メモリセルＭＣ１と隣接するメモリセルである。

図２９を参照して、メモリセルＭＣ２の記憶領域Ｌ１にデータを書込むためには、ビット線ＢＬＡ２に電源電位ＶＣＣが与えられ、ビット線ＢＬＢ２に接地電位ＧＮＤが与えられ他のビット線はフローティング状態に設定される。この状態でワード線ＷＬ２が活性化されると、電流がビット線ＢＬＡ２からノードＮ２，メモリセルＭＣ２およびノードＮ３を介してビット線ＢＬＢ２に流れる。そして電流はビット線選択回路ＢＳＢに抜けていく。

図３０は、メモリセルＭＣ３の記憶領域Ｌ１にデータを書込む説明するための図である。なお、メモリセルＭＣ３は、メモリセルＭＣ１，ＭＣ２と同じワード線に接続され、かつ、メモリセルＭＣ２と隣接するメモリセルである。

図３０を参照して、メモリセルＭＣ３の記憶領域Ｌ１にデータを書込むためには、ビット線ＢＬＢ２に電源電位ＶＣＣが与えられ、ビット線ＢＬＢ３に接地電位ＧＮＤが与えられる。そして他のビット線はフローティング状態に設定される。

この状態においてワード線ＷＬ２が活性化されると、書込電流はビット線選択回路ＢＳＢからビット線ＢＬＢ２に流れ、そしてノードＮ３，メモリセルＭＣ３，ノードＮ４を経由してビット線ＢＬＢ３に流れる。ビット線ＢＬＢ３に流れた電流は再びビット線選択回路ＢＳＢに向けて抜けていく。

図３１は、メモリセルＭＣ４の記憶領域Ｌ１にデータを書込む説明をするための図である。なお、メモリセルＭＣ４は、メモリセルＭＣ１〜ＭＣ３と同じワード線に接続され、かつ、メモリセルＭＣ３と隣接するメモリセルである。

図３１を参照して、メモリセルＭＣ４の記憶領域Ｌ１にデータを書込むためには、ビット線ＢＬＢ３に電源電位が与えられビット線ＢＬＡ３に接地電位が与えられる。そして他のビット線はフローティング状態に設定される。この状態においてワード線ＷＬ２が活性化されると書込電流がビット線選択回路ＢＳＢからビット線ＢＬＢ３，メモリセルＭＣ４，ビット線ＢＬＡ３を経由してビット線選択回路ＢＳＡに流れていく。

図３２は、メモリセルＭＣ１の記憶領域Ｌ１のデータの読出を行なう説明をするための図である。

図３２を参照して、メモリセルＭＣ１の記憶領域Ｌ１のデータを読出すためにはビット線ＢＬＡ２からビット線ＢＬＡ１に電流が流れるようにビット線の電位が設定され他のビット線はフローティング状態とされる。そしてこの状態でワード線ＷＬ２が活性化されメモリセルＭＣ１に電流が流れるか否かによって記憶領域Ｌ１にデータが書込まれているか否かが判明する。電流が流れる向きは、図２８で説明した書込時とは逆向きになる。

図３３は、メモリセルＭＣ２の記憶領域Ｌ１のデータの読出を行なう説明をするための図である。

図３３を参照して、メモリセルＭＣ２の記憶領域Ｌ１のデータを読出すためにはビット線ＢＬＢ２からビット線ＢＬＡ２に電流が流れるようにビット線の電位が設定され他のビット線はフローティング状態とされる。そしてこの状態でワード線ＷＬ２が活性化されメモリセルＭＣ２に電流が流れるか否かによって記憶領域Ｌ１にデータが書込まれているか否かが判明する。電流が流れる向きは、図２９で説明した書込時とは逆向きになる。

図３４は、メモリセルＭＣ３の記憶領域Ｌ１のデータの読出を行なう説明をするための図である。

図３４を参照して、メモリセルＭＣ３の記憶領域Ｌ１のデータを読出すためにはビット線ＢＬＢ３からビット線ＢＬＢ２に電流が流れるようにビット線の電位が設定され他のビット線はフローティング状態とされる。そしてこの状態でワード線ＷＬ２が活性化されメモリセルＭＣ３に電流が流れるか否かによって記憶領域Ｌ１にデータが書込まれているか否かが判明する。電流が流れる向きは、図３０で説明した書込時とは逆向きになる。

図３５は、メモリセルＭＣ４の記憶領域Ｌ１のデータの読出を行なう説明をするための図である。

図３５を参照して、メモリセルＭＣ４の記憶領域Ｌ１のデータを読出すためにはビット線ＢＬＡ３からビット線ＢＬＢ３に電流が流れるようにビット線の電位が設定され他のビット線はフローティング状態とされる。そしてこの状態でワード線ＷＬ２が活性化されメモリセルＭＣ４に電流が流れるか否かによって記憶領域Ｌ１にデータが書込まれているか否かが判明する。電流が流れる向きは、図３１で説明した書込時とは逆向きになる。

図３６は、メモリセルＭＣ１の記憶領域Ｌ２へのデータの書込を行なう説明をするための図である。

図３６を参照して、メモリセルＭＣ１の記憶領域Ｌ２に対してデータ書込をするためには２つのビット線の電位差が書込電圧となり、かつ、ビット線ＢＬＡ２からビット線ＢＬＡ１に向けて電流が流れるようにビット線の電位が設定される。他のビット線はフローティング状態とされる。そしてこの状態でワード線ＷＬ２が活性化されメモリセルＭＣ１に電流を流すことによって、記憶領域Ｌ２に電荷がトラップされデータが書込まれる。

図３７は、メモリセルＭＣ２の記憶領域Ｌ２へのデータの書込を行なう説明をするための図である。

図３７を参照して、メモリセルＭＣ２の記憶領域Ｌ２に対してデータ書込をするためには２つのビット線の電位差が書込電圧となり、かつ、ビット線ＢＬＢ２からビット線ＢＬＡ２に向けて電流が流れるようにビット線の電位が設定される。他のビット線はフローティング状態とされる。そしてこの状態でワード線ＷＬ２が活性化されメモリセルＭＣ２に電流を流すことによって、記憶領域Ｌ２に電荷がトラップされデータが書込まれる。

図３８は、メモリセルＭＣ３の記憶領域Ｌ２へのデータの書込を行なう説明をするための図である。

図３８を参照して、メモリセルＭＣ３の記憶領域Ｌ２に対してデータ書込をするためには２つのビット線の電位差が書込電圧となり、かつ、ビット線ＢＬＢ３からビット線ＢＬＢ２に向けて電流が流れるようにビット線の電位が設定される。他のビット線はフローティング状態とされる。そしてこの状態でワード線ＷＬ２が活性化されメモリセルＭＣ３に電流を流すことによって、記憶領域Ｌ２に電荷がトラップされデータが書込まれる。

図３９は、メモリセルＭＣ４の記憶領域Ｌ２へのデータの書込を行なう説明をするための図である。

図３９を参照して、メモリセルＭＣ４の記憶領域Ｌ２に対してデータ書込をするためには２つのビット線の電位差が書込電圧となり、かつ、ビット線ＢＬＡ３からビット線ＢＬＢ３に向けて電流が流れるようにビット線の電位が設定される。他のビット線はフローティング状態とされる。そしてこの状態でワード線ＷＬ２が活性化されメモリセルＭＣ４に電流を流すことによって、記憶領域Ｌ２に電荷がトラップされデータが書込まれる。

図４０は、メモリセルＭＣ１の記憶領域Ｌ２のデータの読出を行なう説明をするための図である。

図４０を参照して、メモリセルＭＣ１の記憶領域Ｌ２のデータを読出すためにはビット線ＢＬＡ１からビット線ＢＬＡ２に電流が流れるようにビット線の電位が設定され他のビット線はフローティング状態とされる。そしてこの状態でワード線ＷＬ２が活性化されメモリセルＭＣ１に電流が流れるか否かによって記憶領域Ｌ２にデータが書込まれているか否かが判明する。電流が流れる向きは、図３６で説明した書込時とは逆向きになる。

図４１は、メモリセルＭＣ２の記憶領域Ｌ２のデータの読出を行なう説明をするための図である。

図４１を参照して、メモリセルＭＣ２の記憶領域Ｌ２のデータを読出すためにはビット線ＢＬＡ２からビット線ＢＬＢ２に電流が流れるようにビット線の電位が設定され他のビット線はフローティング状態とされる。そしてこの状態でワード線ＷＬ２が活性化されメモリセルＭＣ２に電流が流れるか否かによって記憶領域Ｌ２にデータが書込まれているか否かが判明する。電流が流れる向きは、図３７で説明した書込時とは逆向きになる。

図４２は、メモリセルＭＣ３の記憶領域Ｌ２のデータの読出を行なう説明をするための図である。

図４２を参照して、メモリセルＭＣ３の記憶領域Ｌ２のデータを読出すためにはビット線ＢＬＢ２からビット線ＢＬＢ３に電流が流れるようにビット線の電位が設定され他のビット線はフローティング状態とされる。そしてこの状態でワード線ＷＬ２が活性化されメモリセルＭＣ３に電流が流れるか否かによって記憶領域Ｌ２にデータが書込まれているか否かが判明する。電流が流れる向きは、図３８で説明した書込時とは逆向きになる。

図４３は、メモリセルＭＣ４の記憶領域Ｌ２のデータの読出を行なう説明をするための図である。

図４３を参照して、メモリセルＭＣ４の記憶領域Ｌ２のデータを読出すためにはビット線ＢＬＢ３からビット線ＢＬＡ３に電流が流れるようにビット線の電位が設定され他のビット線はフローティング状態とされる。そしてこの状態でワード線ＷＬ２が活性化されメモリセルＭＣ４に電流が流れるか否かによって記憶領域Ｌ２にデータが書込まれているか否かが判明する。電流が流れる向きは、図３９で説明した書込時とは逆向きになる。

図４４は、実施の形態２のメモリセルアレイＭＡ１のレイアウトを示した平面図である。

図４４において、素子分離領域５０、ｎ型不純物領域４０およびワード線２０ａ〜２０ｄの配置については図２に示した場合と同様であるので説明は繰返さない。

ワード線２０ａ〜２０ｄは、図２８におけるワード線ＷＬ１〜ＷＬ４にそれぞれ対応する。

ワード線２０ａ〜２０ｄに直交する方向にビット線３３ａ〜３３ｅが設けられる。ビット線３３ａ〜３３ｄはそれぞれ図２８におけるビット線ＢＬＡ１〜ＢＬＡ４に対応する。ビット線３３ａ〜３３ｄはコンタクトホール６０によってその下層にあるｎ型不純物領域４０に接続されている。ビット線３３ａ〜３３ｅの上にはワード線２０ａ〜２０ｄに平行にビット線３４ａ〜３４ｅが設けられている。ビット線３４ｂ〜３４ｅは、それぞれ図２８のビット線ＢＬＢ１〜ＢＬＢ４に対応する。なお図４４においては第１層目のビット線がワード線と直交する方向に配置されている。そして第２層目のビット線がワード線に平行する方向に配置されている。しかしこの関係は逆でも構わない。すなわち、ビット線３４ａ〜３４ｅを第１層目の金属配線層で形成し、ビット線３３ａ〜３３ｅを第２層目の金属配線層で形成しても構わない。

そして、ｎ型不純物領域へのコンタクトホールの位置を、第２層目のビット線に接続されるコンタクトの位置をずらすことで、第２層目のビット線へのコンタクトホールの列を２列から１列に整列させる。これにより、第１層目の金属配線のピッチを４列分で１列削減し、ビット線のピッチを緩和させることができる。

図４５は、図４４における線分Ａ２−Ａ２での断面図である。線分Ａ２−Ａ２は、ビット線３４ｂをワード線に沿う方向に切断した断面を示す。

図４５を参照して、半導体基板８０，ｐウェル８１，素子分離領域５０ａ〜５０ｉおよびｎ型不純物領域４０ｃ〜４０ｉは、図３で説明した場合と同様であるので説明は繰返さない。

そして、図４５の場合は、図３の場合と異なり、層間絶縁膜８５に設けられるコンタクトホール６０ｂ，６０ｄの位置がずらして設けられている。すなわちコンタクトホール６０ｂは、ｎ型不純物領域４０ｆの上部領域の中央ではなく素子分離領域５０ｄ寄りに設けられる。同様にコンタクトホール６０ｄはｎ型不純物領域４０ｈの上部の中央ではなく、素子分離領域５０ｈ寄りに設けられる。

層間絶縁膜８５の上部には、ビット線３３ａ〜３３ｅが設けられる。また、２層目の配線と接続するためのプラグ３３ｐも形成される。そしてこれらのビット線およびプラグ以外の部分については層間絶縁膜８６が形成される。そして層間絶縁膜８６およびビット線３３ａ〜３３ｅの上部には層間絶縁膜８７がさらに形成され、部分的にコンタクトホール６２ａ，６２ｂが層間絶縁膜８７に設けられる。

そして第２層目の金属配線層によってビット線３４ｂが形成される。最後に表面保護のための絶縁膜８８が形成されている。

図４６は、図４４の線分Ｂ２−Ｂ２での断面図である。線分Ｂ２−Ｂ２は、ワード線２０ｂをワード線に沿う方向に切断した断面を示す。

図４６を参照して、半導体基板８０，ｐウェル８１，素子分離領域５０ａ〜５０ｉ，シリコン酸化膜８２，窒化膜８３，シリコン酸化膜８４，ワード線２０および層間絶縁膜８５については、図４で説明した場合と同様であるので説明は繰返さない。

層間絶縁膜８５上にはビット線３３ａ〜３３ｅが形成されビット線間には層間絶縁膜８６が形成されている。これらの上部には層間絶縁膜８７が形成され層間絶縁膜８７の上部には保護膜としての絶縁膜８８が形成されている。ビット線を１層目と２層目に分散させているのでビット線間のピッチＰは図４の場合と比べて大きくなっている。これによりビット線間の短絡不良は発生しにくい。

図４７は、図４４の線分Ｃ２−Ｃ２での断面図である。線分Ｃ２−Ｃ２は、ビット線３３ａ，３３ｂの間をビット線に沿う方向に切断した断面を示す。

図４７を参照して、半導体基板８０，ｐウェル８１，ｎ型不純物領域４０ａ〜４０ｅ，シリコン酸化膜８２ａ〜８２ｄ，８４ａ〜８４ｄ，窒化膜８３ａ〜８３ｄ，層間絶縁膜８５については、図５で説明した場合と同様であるので説明は繰返さない。

層間絶縁膜８５の上部には層間絶縁膜８６が形成され、さらにその上部に層間絶縁膜８７が形成される。層間絶縁膜８７の上部には２層目の配線層によってビット線３４ａ〜３４ｅが形成されている。そしてビット線３４ａ〜３４ｅの上部には表面保護膜としての絶縁膜８８が形成されている。

なお、製造工程については、実施の形態１で説明した製造工程と同様であるので説明は繰り返さない。

以上説明したように、ビット線を２層の金属配線層に分散させることによって各配線層でのビット線のピッチが緩和される。ワード線と直交するビット線を第１の金属配線層を用いて形成し、ワード線と平行なビット線を第２層の金属配線層を用いて形成する。これによって、高集積化を進めた場合によってビット線の断線や短絡の不良発生を起こりにくくすることができる。

［実施の形態３］
図４８は、実施の形態３で用いられるメモリセルアレイＭＡ２とその周辺回路の構成を示した回路図である。

図４８を参照して、メモリセルアレイＭＡ２は、ＭＯＮＯＳ構造トランジスタ型メモリセルを用いた仮想接地型のメモリセルアレイである。メモリセルアレイＭＡ２は、マトリックス状に配列されるメモリセルＭＣ１１〜ＭＣ８４を含む。

メモリセルＭＣ１１〜ＭＣ８１は直列に接続され、それぞれゲートにワード線ＷＬ１〜ＷＬ８が接続されている。メモリセルＭＣ１１〜ＭＣ８１の接続ノードは１つ置きにビット線ＢＬ１に接続される。すなわちメモリセルＭＣ１１とメモリセルＭＣ２１の接続ノード、メモリセルＭＣ３１とメモリセルＭＣ４１の接続ノード、メモリセルＭＣ５１とメモリセルＭＣ６１の接続ノードおよびメモリセルＭＣ７１とメモリセルＭＣ８１の接続ノードがビット線ＢＬ１に接続される。そして他の接続ノードはそれぞれワード線と平行に設けられるビット線ＢＬＳ１〜ＢＬＳ５に接続される。

メモリセルＭＣ１２〜ＭＣ８２は直列に接続され、それぞれゲートにワード線ＷＬ１〜ＷＬ８が接続されている。メモリセルＭＣ１２〜ＭＣ８２の接続ノードは１つ置きにビット線ＢＬ２に接続される。そして他の接続ノードはそれぞれワード線と平行に設けられるビット線ＢＬＳ１〜ＢＬＳ５に接続される。

メモリセルＭＣ１３〜ＭＣ８３は直列に接続され、それぞれゲートにワード線ＷＬ１〜ＷＬ８が接続されている。メモリセルＭＣ１３〜ＭＣ８３の接続ノードは１つ置きにビット線ＢＬ３に接続される。そして他の接続ノードはそれぞれワード線と平行に設けられるビット線ＢＬＳ１〜ＢＬＳ５に接続される。

メモリセルＭＣ１４〜ＭＣ８４は直列に接続され、それぞれゲートにワード線ＷＬ１〜ＷＬ８が接続されている。メモリセルＭＣ１４〜ＭＣ８４の接続ノードは１つ置きにビット線ＢＬ４に接続される。そして他の接続ノードはそれぞれワード線と平行に設けられるビット線ＢＬＳ１〜ＢＬＳ５に接続される。

ワード線ＷＬ１〜ＷＬ８を選択的に活性化するためにワード線デコーダＷＤが設けられている。またビット線ＢＬ１〜ＢＬ４を選択するためのビット線選択回路ＢＳＡ２が設けられ、ビット線ＢＬＳ１〜ＢＬＳ５を選択するためにビット線選択回路ＢＳＢ２が設けられている。

ビット線選択回路ＢＳＡ２は、ビット線ＢＬ１〜ＢＬ４にそれぞれ対応して設けられるスイッチ回路ＳＷＡ１〜ＳＷＡ４と、スイッチ回路ＳＷＡ１〜ＳＷＡ４を選択的に導通させるライトリードデコーダＷＲＤＡと、スイッチ回路ＳＷＡ１〜ＳＷＡ４を経由してビット線ＢＬ１〜ＢＬ４に電位を与えるためのライトリード制御回路ＷＲＣＡとを含む。

ビット線選択回路ＢＳＢ２は、ビット線ＢＬＳ１〜ＢＬＳ５にそれぞれ対応して設けられるスイッチ回路ＳＷＢ１〜ＳＷＢ５と、スイッチ回路ＳＷＢ１〜ＳＷＢ５を選択的に導通させるライトリードデコーダＷＲＤＢと、スイッチ回路ＳＷＢ１〜ＳＷＢ５を経由してビット線ＢＬＳ１〜ＢＬＳ５に電位を与えるためのライトリード制御回路ＷＲＣＢとを含む。

なお、メモリセルアレイＭＡ２は、ＮＯＲ型のフラッシュメモリのメモリセルアレイにおいてソース線にスイッチ回路を設けて別々の電位を与えられるようにしたものに相当する。つまり、図４８においてビット線ＢＬＳ１〜ＢＬＳ５を１つのノードに接続しこれに接地電位を与えてソース線とすればＮＯＲ型のメモリセルアレイとなる。１メモリセルに２ビットを記憶するＮＲＯＭでは、メモリセルに２方向の電流を流す必要があるため、ＮＯＲ型のメモリセルアレイをそのまま用いることができない。

図４９は、図４８におけるライトリードデコーダＷＲＤＡの構成および動作を説明するための図である。

図４９を参照して、ライトリードデコーダＷＲＤＡは同時にアクセスされるメモリセルのグループ単位に分割されたライトリードデコーダＷＲＤＡ１，ＷＲＤＡ２を含む。ライトリードデコーダＷＲＤＡ１，ＷＲＤＡ２の選択制御には制御信号ＲＥＡＤ，ＷＲＩＴＥ，ＮＳ１，ＮＳ２が用いられる。制御信号ＲＥＡＤは読出を示すフラグ信号である。制御信号ＷＲＩＴＥは書込を示すフラグ信号である。制御信号ＮＳ１，ＮＳ２は、イレーズ状態のしきい値を保持する信号である。すなわち、ＮＳ１，ＮＳ２は、ライトリードデコーダＷＲＤＡ１，ＷＲＤＡ２にそれぞれ対応して設けられ、この信号が活性化していると、書込時においてはそのアクセスメモリセルに関するビット線スイッチはオフ状態を保つ。すなわちビット線はフローティング状態となる。

具体的には、制御信号ＷＲＩＴＥが活性化されているときに制御信号ＮＳ１が活性化されると、アドレス信号ＡＤＤにかかわらずライトリードデコーダＷＲＤＡ１はスイッチ回路ＳＷＡ１，ＳＷＡ２をオフ状態に設定する。これにより、ビット線ＢＬ１，ＢＬ２はフローティング状態となる。

また、制御信号ＷＲＩＴＥが活性化されているときに制御信号ＮＳ２が活性化されると、アドレス信号ＡＤＤにかかわらずライトリードデコーダＷＲＤＡ２はスイッチ回路ＳＷＡ３，ＳＷＡ４をオフ状態に設定する。これにより、ビット線ＢＬ３，ＢＬ４はフローティング状態となる。

なお、制御信号ＲＥＡＤが活性化される場合には、制御信号ＮＳ１，ＮＳ２にかかわらずライトリードデコーダはアドレス信号ＡＤＤに応じてスイッチ回路の選択動作を行なう。

図５０は、ライトリード制御回路ＷＲＣＡの構成および動作を説明するための図である。

図５０を参照して、ライトリード制御回路ＷＲＣＡは、制御信号ＷＲＩＴＥ，ＲＥＡＤ，ＤＢ，ＳＢをデコードするためのＡＮＤ回路１０１〜１０４と、ＡＮＤ回路１０１〜１０４の出力に応じてビット線ＢＬ１，ＢＬ２に対応して設けられるＩＯ線ＩＯＬ１に電位を与えるための制御回路ＷＲＣＡ１と、ビット線ＢＬ３，ＢＬ４に対応するＩＯ線ＩＯＬ２に電位を与えるための制御回路ＷＲＣＡ２とを含む。

ＡＮＤ回路１０１は、制御信号ＷＲＩＴＥ，ＤＢを入力に受ける。ＡＮＤ回路１０２は、制御信号ＷＲＩＴＥ，ＳＢを入力に受ける。ＡＮＤ回路１０３は、制御信号ＲＥＡＤ，ＤＢを入力に受ける。ＡＮＤ回路１０４は、制御信号ＲＥＡＤ，ＳＢを入力に受ける。

制御信号ＤＢはメモリセルの記憶領域のうちアクセスしたい領域がビット線ＢＬ１〜ＢＬ４に接続される側であることを示す。制御信号ＳＢは、メモリセルのアクセスしたい記憶領域がビット線ＢＬＳ１〜ＢＬＳ５に接続される側であることを示す信号である。ビット線ＢＬＳ１〜ＢＬＳ５は、ＮＯＲ型メモリセルアレイではソース線に対応するビット線である。

制御回路ＷＲＣＡ１は、ＡＮＤ回路１０１の出力に応じて電源電位ＶＣＣまたはポテンシャルの高い側の書込／読出電位をＩＯ線ＩＯＬ１に与えるためのスイッチ回路１１１と、ＡＮＤ回路１０２の出力に応じて導通し接地電位ＧＮＤまたはポテンシャルの低い側の書込／読出電位をＩＯ線ＩＯＬ１に与えるためのスイッチ回路１１２とを含む。

制御回路ＷＲＣＡ１は、さらに、ソースセンスアンプＳＳＡ１と、ソースセンスアンプＳＳＡ１とＩＯ線ＩＯＬ１との間に設けられＡＮＤ回路１０３の出力に応じて導通するスイッチ回路１１３と、ドレインセンスアンプＤＳＡ１と、ドレインセンスアンプＤＳＡ１とＩＯ線ＩＯＬ１との間に設けられＡＮＤ回路１０４の出力に応じて導通するスイッチ回路１１４とを含む。

ソースセンスアンプは、メモリセルのソース側に接続されて用いられるセンスアンプであり、流れ込んでくる電流電流を検出する。またドレインセンスアンプは、メモリセルのドレイン側に接続されて用いられるセンスアンプであり、流れ出す電流を検出する。

制御回路ＷＲＣＡ２は、ＡＮＤ回路１０１の出力に応じて電源電位ＶＣＣまたはポテンシャルの高い側の書込／読出電位をＩＯ線ＩＯＬ２に与えるためのスイッチ回路１２１と、ＡＮＤ回路１０２の出力に応じて導通し接地電位ＧＮＤまたはポテンシャルの低い側の書込／読出電位をＩＯ線ＩＯＬ２に与えるためのスイッチ回路１２２とを含む。

制御回路ＷＲＣＡ２は、さらに、ソースセンスアンプＳＳＡ２と、ソースセンスアンプＳＳＡ２とＩＯ線ＩＯＬ１との間に設けられＡＮＤ回路１０３の出力に応じて導通するスイッチ回路１２３と、ドレインセンスアンプＤＳＡ２と、ドレインセンスアンプＤＳＡ２とＩＯ線ＩＯＬ２との間に設けられＡＮＤ回路１０４の出力に応じて導通するスイッチ回路１２４とを含む。

このように、ライトリード制御回路ＷＲＣＡを構成すれば、ＩＯ線ＩＯＬ１，ＩＯＬ２を介してビット線の電流を検知するソースセンスアンプやドレインセンスアンプを共有して用いることができるので、面積を小さく抑えることができる。

図５１は、図４８におけるライトリードデコーダＷＲＤＢの動作を説明するための図である。

図５１を参照して、ライトリードデコーダＷＲＤＢは、アドレス信号Ａ０〜Ａｎをデコードして選択して選択的にスイッチ回路ＳＷＢ１〜ＳＷＢ５のいずれか１つを導通状態とする。このデコード動作は単純なものであり、通常のワード線デコーダの出力と兼ねることも可能である。

たとえば図４８におけるワード線ＷＬ１が活性化されメモリセルＭＣ１１〜ＭＣ１４が選択される場合に、スイッチ回路ＳＷＢ１が導通状態に設定され他のスイッチ回路ＳＷＢ２〜ＳＷＢ５は非導通状態に設定される。

図５２は、図４８におけるライトリード制御回路ＷＲＣＢの構成および動作を説明するための図である。

図５２を参照してライトリード制御回路ＷＲＣＢは、ＡＮＤ回路１３１〜１３４と、スイッチ回路１４１〜１４４とを含む。

ＡＮＤ回路１３１は、制御信号ＷＲＩＴＥ，ＤＢを入力に受ける。ＡＮＤ回路１３２は、制御信号ＷＲＩＴＥ，ＳＢを入力に受ける。ＡＮＤ回路１３３は、制御信号ＲＥＡＤ，ＤＢを入力に受ける。ＡＮＤ回路１３４は、制御信号ＲＥＡＤ，ＳＢを入力に受ける。

スイッチ回路１４１は、ＡＮＤ回路１３１の出力に応じて導通し、接地電位ＧＮＤまたはポテンシャルの低い電位を配線１４５に与える。スイッチ回路１４２は、ＡＮＤ回路１３２の出力に応じて導通し、電源電位ＶＣＣまたはポテンシャルの高い電位を配線１４５に与える。スイッチ回路１４３は、ＡＮＤ回路１３３の出力に応じて導通し電源電位ＶＣＣまたはポテンシャルの高い電位を配線１４５に与える。スイッチ回路１４４は、ＡＮＤ回路１３４の出力に応じて接地電位ＧＮＤまたはポテンシャルの低い電位を配線１４５に与える。

配線１４５は、スイッチ回路ＳＷＢ１〜ＳＷＢ５の一方端に共通して接続される。データの読出に用いるセンスアンプを図５０で示したライトリード制御回路ＷＲＣＡに集中して配置しているので、ライトリード制御回路ＷＲＣＢは、電源電位または接地電位への接続制御のみを行なう。

この接続制御は、制御信号ＷＲＩＴＥ，ＲＥＡＤ，ＤＢ，ＳＢを用いて行なわれる。制御信号ＷＲＩＴＥは書込動作を示すフラグ信号である。制御信号ＲＥＡＤは読出動作を示すフラグ信号である。制御信号ＤＢはメモリセルのアクセスしたい記憶領域がビット線ＢＬ１〜Ｂ４に接続される側であることを示す信号である。制御信号ＳＢは、メモリセルのアクセスしたい記憶領域がビット線ＢＬＳ１〜ＢＬＳ５に接続される側であることを示す信号である。

これらの制御信号の組合せ論理によって配線１４５に与えられる電位が決定される。すなわち制御信号ＷＲＩＴＥ，ＤＢがともに活性化されたときには、配線１４５には接地電位ＧＮＤまたはポテンシャルの低い側の書込／読出電位が与えられる。

制御信号ＷＲＩＴＥ，ＳＢがともに活性化されたときには、配線１４５には電源電位ＶＣＣまたはポテンシャルの高い側の書込／読出電位が与えられる。

制御信号ＲＥＡＤ，ＳＢがともに活性化されたときには、配線１４５には電源電位ＶＣＣまたはポテンシャルの高い側の書込／読出電位が与えられる。

制御信号ＲＥＡＤ，ＤＢがともに活性化されたときには、配線１４５には接地電位ＧＮＤまたはポテンシャルの低い側の書込／読出電位が与えられる。

ライトリード制御回路ＷＲＣＢは、スイッチ回路１４１〜１４４の出力ノードが供給化され配線１４５に接続されており、面積を小さくすることができる。

図５３は、メモリセルＭＣ１１〜ＭＣ１４のビット線ＢＬＳ１に接続される側の記憶領域に書込を行なう説明をするための図である。

図５３を参照して、アクセスされるメモリセルは、同一ワード線上に複数存在する。ライトリードデコーダＷＲＤＢによってビット線ＢＬＳ１〜ＢＬＳ５のうち電位を与える１本のビット線が選択される。メモリセルＭＣ１１〜ＭＣ１４に書込を行なうときにはスイッチ回路ＳＷＢ１が導通状態とされる。これによりビット線ＢＬＳ１にはライトリード制御回路ＷＲＣＢから所定の電位が与えられる。スイッチ回路ＳＷＢ２〜ＳＷＢ５は非導通状態に設定される。

ライトリードデコーダＷＲＤＡは書込を行なうビット数に応じてスイッチ回路ＳＷＡ１〜ＳＷＡ４のうち必要なスイッチを導通状態に設定する。スイッチ回路ＳＷＡ１〜ＳＷＡ４のうち選択されたもの以外のスイッチ回路は非導通状態である。また、アクセスの対象となるメモリセルであっても、イレーズ状態のしきい値に対応するデータを保持させるメモリセルについては、しきい値をシフトさせるプログラム動作は行なわれない。したがって、イレーズ状態のしきい値を保つメモリセルに対応するスイッチ回路ＳＷＡ１〜ＳＷＡ４のうちの所定のスイッチ回路は、非導通状態に設定される。

書込をするための電流の向きは、図５３に示す矢印のような経路で流れる。メモリセルＭＣ１１〜ＭＣ１４のうちビット線ＢＬＳ１に接続される側が電流ドレインとなるため、ビット線ＢＬＳ１側の記憶領域の窒化膜中に電子がトラップされる。

図５３のように、メモリセルＭＣ１２，ＭＣ１４に選択的に書込電流を図示した向きに流すことにより、メモリセルＭＣ１１，ＭＣ１３のビット線ＢＬＳ１側の記憶領域はイレーズ状態を保ち、メモリセルＭＣ１２，ＭＣ１４のビット線ＢＬＳ１側の記憶領域は電子をトラップしてしきい値がシフトした状態となる。

図５４は、図５３で書込を説明したメモリセルのＭＣ１１〜ＭＣ１４のビット線ＢＬＳ１側の記憶領域のデータを読出す説明をするための図である。

図５４を参照して、ワード線の選択およびビット線ＢＬＳ１〜ＢＬＳ５の選択については図５３で説明した書込時と同じである。すなわちワード線ＷＬ１が活性化されスイッチ回路ＳＷＢ１が導通状態に設定されスイッチ回路ＳＷＢ２〜ＳＷＢ５は非導通状態に設定される。そして読出時のスイッチ回路ＳＷＡ１〜ＳＷＡ４はアクセスするメモリセルについては無条件に選択状態に設定される。このときの電流経路は図５４の矢印に示すように図５３に示した書込時とは逆向きとなる。メモリセルＭＣ１１〜ＭＣ１４のうちビット線ＢＬＳ１側の記憶領域に電子がトラップされてしきい値電圧がシフトしているメモリセルについてはメモリセルの両端に電圧が印加されていても電流が流れない。一方、メモリセルトランジスタのしきい値電圧がイレーズ状態のままであれば、電流がビット線ＢＬ１〜ＢＬ４に接続される側からビット線ＢＬＳ１に向けて電流が流れる。つまりメモリセルＭＣ１２，ＭＣ１４には電流が流れないが、メモリセルＭＣ１１，ＭＣ１３には電流が流れる。

図５５は、メモリセルＭＣ１１〜ＭＣ１４のビット線ＢＬ１〜ＢＬ４に接続される側の記憶領域に書込を行なう説明をするための図である。

図５５を参照して、アクセスされるメモリセルは、同一ワード線上に複数存在する。ライトリードデコーダＷＲＤＢによってビット線ＢＬＳ１〜ＢＬＳ５のうち電位を与える１本のビット線が選択される。メモリセルＭＣ１１〜ＭＣ１４に書込を行なうときにはスイッチ回路ＳＷＢ１が導通状態とされる。これによりビット線ＢＬＳ１にはライトリード制御回路ＷＲＣＢから所定の電位が与えられる。スイッチ回路ＳＷＢ２〜ＳＷＢ５は非導通状態に設定される。

ライトリードデコーダＷＲＤＡは書込を行なうビット数に応じてスイッチ回路ＳＷＡ１〜ＳＷＡ４のうち必要なスイッチを導通状態に設定する。スイッチ回路ＳＷＡ１〜ＳＷＡ４のうち選択されたもの以外のスイッチ回路は非導通状態である。また、アクセスの対象となるメモリセルであっても、イレーズ状態のしきい値に対応するデータを保持させるメモリセルについては、しきい値をシフトさせるプログラム動作は行なわれない。したがって、イレーズ状態のしきい値を保つメモリセルに対応するスイッチ回路ＳＷＡ１〜ＳＷＡ４のうちの所定のスイッチ回路は、非導通状態に設定される。

書込をするための電流の向きは、図５５に示す矢印のような経路で流れる。メモリセルＭＣ１１〜ＭＣ１４のうちビット線ＢＬ１〜ＢＬ４に接続される側が電流ドレインとなるため、ビット線ＢＬ１〜ＢＬ４側の記憶領域の窒化膜中に電子がトラップされる。

図５５のように、メモリセルＭＣ１２，ＭＣ１４に選択的に書込電流を図示した向きに流すことにより、メモリセルＭＣ１１，ＭＣ１３のビット線ＢＬ１，ＢＬ３側の記憶領域はイレーズ状態を保ち、メモリセルＭＣ１２，ＭＣ１４のビット線ＢＬ２，ＢＬ４側の記憶領域は電子をトラップしてしきい値がシフトした状態となる。

図５６は、図５５で書込を説明したメモリセルのＭＣ１１〜ＭＣ１４のビット線ＢＬ１〜ＢＬ４側の記憶領域のデータを読出す説明をするための図である。

図５６を参照して、ワード線の選択およびビット線ＢＬＳ１〜ＢＬＳ５の選択については図５５で説明した書込時と同じである。すなわちワード線ＷＬ１が活性化されスイッチ回路ＳＷＢ１が導通状態に設定されスイッチ回路ＳＷＢ２〜ＳＷＢ５は非導通状態に設定される。そして読出時のスイッチ回路ＳＷＡ１〜ＳＷＡ４はアクセスするメモリセルについては無条件に選択状態に設定される。このときの電流経路は図５６の矢印に示すように図５５に示した書込時とは逆向きとなる。メモリセルＭＣ１１〜ＭＣ１４のうち、ビット線ＢＬ１〜Ｂｌ４側の記憶領域に電子がトラップされてしきい値電圧がシフトしているメモリセルについては、メモリセルの両端に電圧が印加されていても電流が流れない。一方、メモリセルトランジスタのしきい値電圧がイレーズ状態のままであれば、電流がビット線ＢＬＳ１からビット線ＢＬ１〜ＢＬ４に接続される側に向けて電流が流れる。つまりメモリセルＭＣ１２，ＭＣ１４には電流が流れないが、メモリセルＭＣ１１，ＭＣ１３には電流が流れる。

以上説明したように、ＮＯＲ型のメモリセルアレイのソース線を分離して仮想接地型のメモリセルアレイに変更することで、１メモリセルあたり２ビットを記憶可能なＮＲＯＭのメモリセルアレイとして用いることができる。このような構成とすれば、複数ビットを同時にリードまたはライトすることができ読出または書込時間を短縮することが可能となる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

仮想接地型の不揮発性半導体記憶装置のメモリセルアレイの構成の詳細を示す回路図である。 ビット線を金属で形成した不揮発性半導体記憶装置の検討例のメモリセルアレイの構成を示すレイアウト図である。 図２中の線分Ａ−Ａでの断面図である。 図２中の線分Ｂ−Ｂでの断面図である 図２中の線分Ｃ−Ｃでの断面図である。 本発明の実施の形態１の不揮発性半導体記憶装置の構成を示す回路図である。 図６におけるメモリセルアレイＭＡの配置を示した平面図である。 図７で説明したビット線３１ａ〜３１ｅとビット線３２ａ〜３２ｄを実際の太さにして示した図である。 図７の線分Ａ１−Ａ１での断面図である。 図７の線分Ｂ１−Ｂ１での断面図である。 図７の線分Ｃ１−Ｃ１での断面図である。 実施の形態１の不揮発性半導体記憶装置の第１の製造工程を説明するための断面図である。 実施の形態１の不揮発性半導体記憶装置の第２の製造工程を説明するための断面図である。 実施の形態１の不揮発性半導体記憶装置の第３の製造工程を説明するための断面図である。 実施の形態１の不揮発性半導体記憶装置の第４の製造工程を説明するための断面図である。 実施の形態１の不揮発性半導体記憶装置の第５の製造工程を説明するための線分Ｂ１−Ｂ１での断面図である。 実施の形態１の不揮発性半導体記憶装置の第５の製造工程を説明するための線分Ａ１−Ａ１での断面図である。 実施の形態１の不揮発性半導体記憶装置の第６の製造工程を説明するための線分Ｂ１−Ｂ１での断面図である。 実施の形態１の不揮発性半導体記憶装置の第６の製造工程を説明するための線分Ａ１−Ａ１での断面図である。 実施の形態１の不揮発性半導体記憶装置の第７の製造工程を説明するための線分Ｂ１−Ｂ１での断面図である。 実施の形態１の不揮発性半導体記憶装置の第７の製造工程を説明するための線分Ａ１−Ａ１での断面図である。 実施の形態１の不揮発性半導体記憶装置の第８の製造工程を説明するための線分Ｂ１−Ｂ１での断面図である。 実施の形態１の不揮発性半導体記憶装置の第８の製造工程を説明するための線分Ａ１−Ａ１での断面図である。 実施の形態１の不揮発性半導体記憶装置の第９の製造工程を説明するための線分Ｂ１−Ｂ１での断面図である。 実施の形態１の不揮発性半導体記憶装置の第９の製造工程を説明するための線分Ａ１−Ａ１での断面図である。 実施の形態１の不揮発性半導体記憶装置の第１０の製造工程を説明するための線分Ｂ１−Ｂ１での断面図である。 実施の形態１の不揮発性半導体記憶装置の第１０の製造工程を説明するための線分Ａ１−Ａ１での断面図である。 実施の形態２のメモリセルアレイＭＡ１の構成を示した回路図である。 メモリセルＭＣ２の記憶領域Ｌ１への書込動作を説明するための回路図である。 メモリセルＭＣ３の記憶領域Ｌ１にデータを書込む説明するための図である。 メモリセルＭＣ４の記憶領域Ｌ１にデータを書込む説明するための図である。 メモリセルＭＣ１の記憶領域Ｌ１のデータの読出を行なう説明をするための図である。 メモリセルＭＣ２の記憶領域Ｌ１のデータの読出を行なう説明をするための図である。 メモリセルＭＣ３の記憶領域Ｌ１のデータの読出を行なう説明をするための図である。 メモリセルＭＣ４の記憶領域Ｌ１のデータの読出を行なう説明をするための図である。 メモリセルＭＣ１の記憶領域Ｌ２へのデータの書込を行なう説明をするための図である。 メモリセルＭＣ２の記憶領域Ｌ２へのデータの書込を行なう説明をするための図である。 メモリセルＭＣ３の記憶領域Ｌ２へのデータの書込を行なう説明をするための図である。 メモリセルＭＣ４の記憶領域Ｌ２へのデータの書込を行なう説明をするための図である。 メモリセルＭＣ１の記憶領域Ｌ２のデータの読出を行なう説明をするための図である。 メモリセルＭＣ２の記憶領域Ｌ２のデータの読出を行なう説明をするための図である。 メモリセルＭＣ３の記憶領域Ｌ２のデータの読出を行なう説明をするための図である。 メモリセルＭＣ４の記憶領域Ｌ２のデータの読出を行なう説明をするための図である。 実施の形態２のメモリセルアレイＭＡ１のレイアウトを示した平面図である。 図４４における線分Ａ２−Ａ２での断面図である。 図４４の線分Ｂ２−Ｂ２での断面図である。 図４４の線分Ｃ２−Ｃ２での断面図である。 実施の形態３で用いられるメモリセルアレイＭＡ２とその周辺回路の構成を示した回路図である。 図４８におけるライトリードデコーダＷＲＤＡの構成および動作を説明するための図である。 ライトリード制御回路ＷＲＣＡの構成および動作を説明するための図である。 図４８におけるライトリードデコーダＷＲＤＢの動作を説明するための図である。 図４８におけるライトリード制御回路ＷＲＣＢの構成および動作を説明するための図である。 メモリセルＭＣ１１〜ＭＣ１４のビット線ＢＬＳ１に接続される側の記憶領域に書込を行なう説明をするための図である。 図５３で書込を説明したメモリセルのＭＣ１１〜ＭＣ１４のビット線ＢＬＳ１側の記憶領域のデータを読出す説明をするための図である。 メモリセルＭＣ１１〜ＭＣ１４のビット線ＢＬ１〜ＢＬ４に接続される側の記憶領域に書込を行なう説明をするための図である。 図５５で書込を説明したメモリセルのＭＣ１１〜ＭＣ１４のビット線ＢＬ１〜ＢＬ４側の記憶領域のデータを読出す説明をするための図である。 従来のＮＲＯＭの仮想接地型のメモリセルアレイのビット線に電位を与える説明をするための回路図である。 図５７におけるメモリセル５１２の断面構造を説明するための断面図である。 メモリセル５１２の記憶領域Ｌ１にデータを書込む動作を説明するための図である。 メモリセル５１２の記憶領域Ｌ１のデータの読出動作を説明するための図である。 メモリセル５１２の記憶領域Ｌ２に対してデータ書込を行なう説明をするための図である。 メモリセル５１２の記憶領域Ｌ２のデータを読出す説明をするための図である。

符号の説明

２０，ＷＬ１〜ＷＬｎ ワード線、３０〜３４，ＢＬ１〜ＢＬ１１，ＢＬＡ１〜ＢＬＡ３，ＢＬＢ１〜ＢＬＢ３，ＢＬＳ１〜ＢＬＳ５ ビット線、４０ ｎ型不純物領域、５０ 素子分離領域、６０，６２ コンタクトホール、８０ 半導体基板、８１ ｐウェル、８２，８４ シリコン酸化膜、８３ 窒化膜、８５〜８８ 絶縁膜、１０１〜１０４，１３１〜１３４ ＡＮＤ回路、１１０ レジスト膜、１１１〜１１４，１２１〜１２４，１４１〜１４４，ＳＷ１〜ＳＷ１０，ＳＷＡ１〜ＳＷＡ４，ＳＷＢ１〜ＳＷＢ５ スイッチ回路、１４５ 配線、Ｌ１，Ｌ２ 記憶領域、ＷＣ 書込電位供給回路、ＷＲＣＡ１，ＷＲＣＡ２ 制御回路、ＩＯＬ１，ＩＯＬ２ ＩＯ線、ＨＢＬ１〜ＨＢＬ６ 電位供給線、ＲＣ 読出電位供給回路、ＢＳ，ＢＳＡ，ＢＳＢ，ＢＳＡ２，ＢＳＢ，ＢＳＢ２ ビット線選択回路、ＤＣ１〜ＤＣ６ デコーダ、ＤＳＡ１，ＤＳＡ２ ドレインセンスアンプ、ＭＡ，ＭＡ１，ＭＡ２ メモリセルアレイ、ＭＣ，ＭＣ１，ＭＣ２，ＭＣ１１〜ＭＣ８３ メモリセル、ＳＣ スイッチ制御回路、ＳＳＡ１，ＳＳＡ２ ソースセンスアンプ、ＳＵ 供給回路、ＷＤ ワード線デコーダ、ＷＲＣＡ，ＷＲＣＢ ライトリード制御回路、ＷＲＤＡ，ＷＲＤＢ，ＷＲＤＡ１，ＷＲＤＡ２ ライトリードデコーダ。

Claims (6)

1. メモリセルアレイを備え、
   前記メモリセルアレイは、
   各々が第１、第２の接続ノードを有し、両端部を除いて各前記第２の接続ノードが隣接するメモリセルの前記第１の接続ノードに接続されて直列に接続されるメモリセル群と、
   前記メモリセル群の複数の前記第１の接続ノードに接続される、第１のビット線群と、第２のビット線とを含み、前記第２のビット線は、前記第１のビット線群とは異なる配線層で形成され、
   前記第１のビット線群および第２のビット線のうちの一部を選択ビット線として選択するビット線選択回路をさらに備え、前記ビット線選択回路は、前記選択ビット線のうちの第１の部分に第１の電位を与え、前記選択ビット線のうちの第２の部分に前記第１の電位と異なる第２の電位を与える、不揮発性半導体記憶装置。
2. 前記第１のビット線群と前記第２のビット線は互いに平行に配置される、請求項１に記載の不揮発性半導体記憶装置。
3. 前記第２のビット線は、前記第１のビット線群に交差して配置される、請求項１に記載の不揮発性半導体記憶装置。
4. 前記メモリセル群に含まれる各メモリセルは、
   制御電極を有し、
   前記メモリセルアレイは、
   前記メモリセル群の複数の制御電極に共通して接続されるワード線をさらに含む、請求項１に記載の不揮発性半導体記憶装置。
5. 前記メモリセル群に含まれる各メモリセルは、
   半導体基板の主表面に設けられ、前記第１、第２の接続ノードに電気的にそれぞれ接続される第１、第２の導電領域と、
   前記第１、第２の導電領域の間の領域の上部に設けられる電荷記憶膜とを含み、
   前記電荷記憶膜は、各々１ビットの情報を記憶するための第１、第２の記憶領域を有する、請求項１に記載の不揮発性半導体記憶装置。
6. 前記ビット線選択回路は、前記メモリセル群に含まれる選択したメモリセルに対する読出動作時には、前記選択したメモリセルに対する書込動作時とは逆向きに電流が流れるように前記第１、第２の電位を設定する、請求項１に記載の不揮発性半導体記憶装置。

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