JP2001156272A - 不揮発性半導体メモリ装置とその製造方法 - Google Patents

不揮発性半導体メモリ装置とその製造方法

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JP2001156272A JP33491699A JP33491699A JP2001156272A JP 2001156272 A JP2001156272 A JP 2001156272A JP 33491699 A JP33491699 A JP 33491699A JP 33491699 A JP33491699 A JP 33491699A JP 2001156272 A JP2001156272 A JP 2001156272A
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    • G11C16/0491—Virtual ground arrays

Abstract

(57)【要約】 【課題】 製造が容易で、信頼性が高く、１セル当り複
数の情報を記憶することができる不揮発性半導体メモリ
装置を提供する。 【解決手段】 キャリアトラップ層を含むゲート絶縁膜
とその上のゲート電極とを備え、ゲート電極の両側に対
称的に第１および第２の拡散層を形成した不揮発性半導
体メモリ装置の制御方法であって、第１の拡散層に高レ
ベルの第１の電圧を印加し、第２の拡散層に第１の電圧
より低レベルの第２の電圧を印加しゲート電極に第２の
電圧より高レベルの第３の電圧を印加することにより第
１の拡散層近傍のメモリ位置に第1極性のホットキャリ
アによる書込みを選択的に行なう工程と；第１の拡散層
に高レベルの第１の電圧を印加し、第２の拡散層に前記
第１の電圧より低レベルの第２の電圧を印加しゲート電
極に第1の電圧より低レベルの第３の電圧を印加するこ
とにより第１の拡散層近傍のメモリ位置にバンド間トン
ネル効果により生じた第1極性と逆の第２極性のホット
キャリアによる消去を選択的に行なう工程と；を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャリアトラップ
層を含む絶縁膜中に電荷を捕獲してデータを記憶する不
揮発性半導体メモリ装置およびその制御方法に関する。
【０００２】
【従来の技術】半導体基板と、その表面のチャネル領域
上にゲート絶縁膜を介して形成された絶縁ゲート電極と
ゲート電極両側の半導体基板内に形成された一対のソー
ス／ドレイン領域を有する絶縁ゲート型電界効果トラン
ジスタは、一方のソース／ドレイン領域に対するゲート
電極の電圧によってオン／オフ状態が決まる。
【０００３】ゲート絶縁膜中に電荷キャリアを蓄積でき
る構造を設けると、電荷キャリアの有無によって同一ゲ
ート電圧に対するオン／オフ状態を変更することができ
る不揮発性メモリを構成できる。電荷キャリアの蓄積構
造は、フローティングゲート電極やシリコン窒化膜等に
よって形成できる。シリコン窒化膜の両側をシリコン酸
化膜でサンドイッチした誘電体キャリアトラップ構造は
酸化−窒化−酸化（oxide−nitride−oxide、ＯＮＯ）
膜として知られている。
【０００４】ＯＮＯ膜中の窒化膜に電荷を書込み、消去
する方法としては、ゲート電極とチャネル領域との間に
十分高い電圧を印加し、チャネル領域から窒化膜中へ、
又は逆方向に電荷キャリアをトンネルさせる方法が知ら
れている。
【０００５】以下、制限的な意味なく、ｐ型チャネル領
域と、ｎ型ソース／ドレイン領域と、キャリア蓄積機能
を備えたゲート絶縁膜と、その上に配置されたゲート電
極とを有する不揮発性半導体メモリについて説明する。
【０００６】特願平５−３２６８８４号公報は、ｎ型ド
レイン領域を包むｐ型ポケット層を形成し、書込み時に
はドレイン領域に高レベル（７Ｖ程度）の電圧を印加
し、ゲート電極に書込み用電圧を印加してホットエレク
トロンを窒化膜中に注入し、消去時にはゲート電極とソ
ース領域とを接地し、ドレイン領域には消去用プログラ
ミング電圧を印加してドレイン領域とポケット層との境
界付近でバンド間トンネル効果を生じさせ、ホットホー
ルの一部を窒化膜中に注入する半導体メモリ装置を提案
している。
【０００７】ＵＳＰ５，７６８，１９２は、ソース／ド
レイン領域の一方（第１領域）と、他方（第２領域）の
間に互いに逆方向のプログラミング電流を流すことによ
り，窒化膜中の２ヶ所に選択的にホットエレクトロンを
注入する方法を提案している。
【０００８】第１領域から第２領域に向ってエレクトロ
ンを流し，ホットエレクトロンにすると、第２領域近傍
の窒化膜中にホットエレクトロンが注入される。第２領
域から第１領域に向ってエレクトロンを流し、ホットエ
レクトロンにすると、第１領域近傍の窒化膜中にホット
エレクトロンが注入される。
【０００９】読出し工程においては，第２領域から第１
領域に向う読出しエレクトロン電流は第２領域近傍の蓄
積電荷の影響を大きく受けるが，第１領域近傍の蓄積電
荷の影響はあまり受けない。第１領域から第２領域に向
う読出しエレクトロン電流は第１領域近傍の蓄積電荷の
影響を大きく受けるが，第２領域近傍の蓄積電荷の影響
はあまり受けない。
【００１０】このようにして，２ビット／１セルの不揮
発性メモリが提供される。メモリセルの構成は従来と同
様である２ビット／１セルのメモリ素子は，メモリ容量
を２倍にできることを意味する。
【００１１】
【発明が解決しようとする課題】ＵＳＰ５，７６８，１
９２はプログラミングと読出しについて教示するが、消
去に付いては教示していない。
【００１２】本発明の目的は、製造が容易で、信頼性が
高く、１セル当り複数の情報を記憶することができる不
揮発性半導体メモリ装置を提供することである。
【００１３】本発明の他の目的は、１セル当り複数の情
報を記憶することができる不揮発性半導体メモリ装置の
新規な制御方法を提供することである。
【００１４】
【課題を解決するための手段】本発明の一観点によれ
ば、第１導電型の半導体基板と、前記半導体基板の表面
領域にチャネル領域を画定するように対称的に形成され
た第２導電型の第１および第２の拡散層と、前記チャネ
ル領域上に形成され、キャリアをトラップすることので
きるキャリアトラップ層を含むゲート絶縁膜と、前記ゲ
ート絶縁膜上に形成されたゲート電極と、書込み時には
前記ゲート電極に高レベルの電圧を印加し、前記第１及
び第２の拡散層にはその一方に低レベルの電圧、他方に
は高レベルの電圧を印加し、高レベルの電圧を印加され
た拡散層近傍の前記キャリアトラップ層に第２導電型の
ホットキャリアを注入し、読出し時には書込み時と逆方
向に第２導電型のキャリアを流し、消去時には前記ゲー
ト電極に低レベルの電圧を印加し、前記一方の拡散層に
低レベル又は逆極性の電圧、前記他方の拡散層には高レ
ベルの電圧を印加し、前記他方の拡散層近傍においてバ
ンド間トンネル効果によって生じた第１導電型のホット
キャリアを高レベルの電圧を印加された前記他方の拡散
層近傍の前記キャリアトラップ層に注入し、第2導電型
のキャリアを中和することのできる制御回路とを有する
不揮発性半導体メモリ装置を有する半導体装置が提供さ
れる。
【００１５】本発明の他の観点によれば、半導体基板の
表面上に、キャリアトラップ層を含むゲート絶縁膜とそ
の上に配置されたゲート電極とを備え、前記ゲート電極
の両側の半導体基板に対称的に第１および第２の拡散層
を形成した不揮発性半導体メモリ装置の制御方法であっ
て、第１または第2の拡散層に高レベルの第１の電圧を
印加し、第２または第1の拡散層に前記第１の電圧より
低レベルの第２の電圧を印加しゲート電極に前記第２の
電圧より高レベルの第３の電圧を印加することにより第
1または第2の拡散層近傍のメモリ位置に第1極性のホッ
トキャリアによる書込みを選択的に行なう工程と；第１
または第２の拡散層に高レベルの第１の電圧を印加し、
第２または第1の拡散層に前記第１の電圧より低レベル
の第２の電圧を印加しゲート電極に前記第１の電圧より
低レベルの第３の電圧を印加することにより第１または
第2の拡散層近傍のメモリ位置にバンド間トンネル効果
により生じた第1極性と逆の第2極性のホットキャリアに
よる消去を選択的に行なう工程と；を含む不揮発性半導
体メモリ装置の制御方法が提供される。
【００１６】
【発明の実施の形態】実施例の説明に先立ち、ＵＳＰ
５，７６８，１９２で提案された１セル当り２ビットを
記憶することのできる不揮発性半導体メモリ装置につい
て説明する。
【００１７】図５（Ａ）は，１セル当り２ビットを記憶
することのできる不揮発性半導体メモリ装置の構成を概
略的に示す。ｐ型半導体基板１０１の表面上に，シリコ
ン酸化膜１０５、シリコン窒化膜１０６、シリコン酸化
膜１０７の積層で形成されたゲート絶縁膜１０８が形成
され，その上にゲート電極１０９が形成されている。ゲ
ート電極１０９の両側の半導体基板表面に、ｎ型拡散領
域１０３、１０４が形成され、絶縁ゲート型電界効果ト
ランジスタ構造を構成している。
【００１８】ゲート絶縁膜１０８のシリコン酸化膜１０
５，１０７に挟まれたシリコン窒化膜１０６は、電荷が
注入された時にその電荷を保持する機能を有する。シリ
コン窒化膜は膜中に多数のキャリアトラップ準位持つた
め、一旦注入された電荷はその位置も保持する。
【００１９】ｎ型領域１０３を接地し、ｎ型領域１０４
およびゲート電極１０９に正電位を印加してホットエレ
クトロンを注入した場合、注入されたホットエレクトロ
ンはｎ型領域１０４近傍のシリコン窒化膜１０６のメモ
リ位置Ｍｂにトラップされる。ｎ型領域１０３、１０４
の役割を反転してホットエレクトロン注入を行なうと、
窒化膜１０６のｎ型領域１0３近傍のメモリ位置Ｍａに
エレクトロンがトラップされる。
【００２０】このようにして書込み時の電流方向を反転
することにより、同一ゲート電極１０９下の２つの位置
Ｍａ、Ｍｂに選択的に電荷を蓄積することができる。
【００２１】データ読出し時には、ｎ型領域１０３から
ｎ型領域１０４にエレクトロン電流を流す場合、メモリ
位置Ｍａの電荷はチャネル電流の形成に大きな影響を与
えるが、メモリ位置Ｍｂの電荷はチャネル電流の形成に
大きな影響は与えない。チャネル電流の方向を逆転すれ
ば，メモリ位置Ｍｂの電荷の影響が大きくなり、メモリ
位置Ｍａの電荷の影響は減少する。従って、２つのメモ
リ位置Ｍａ、Ｍｂの蓄積電荷の影響を別個に読み出すこ
とができる。
【００２２】なお、ゲート電極とｎ型ソース/ドレイン
領域間に逆バイアス電圧を与えた場合、ゲート電極とｎ
型ソース/ドレイン領域間に流れる電流にはファウラ・
ノルドハイム（ＦＮ）トンネル電流とアバランシェブレ
イクダウンによるホットキャリア注入電流とがあること
が知られている。
【００２３】図５（Ａ）には，上述の逆バイアス電圧を
印加した時に形成される空乏層の形状を併せて示す。ｎ
型領域１０３のｐｎ接合両側の破線ＤＰ１，ＤＰ２は，
空乏層の境界を概略的に示す曲線である。同様ｎ型境域
１０４のｐｎ接合の両側に示した破線ＤＰ３，ＤＰ４は
空乏層の両側の境界を概略的に示す曲線である。
【００２４】ゲート電極１０９の端部下方には、ゲート
電極に印加した電圧により空乏化された端部領域Ｅｘも
示されている。この空乏層の端部領域Ｅｘにおいてアバ
ランシェブレイクダウンが生じ易い。
【００２５】シリコン酸化膜１０５が例えば２０ｎｍ以
上と厚い場合には，ゲート電極１０９とｎ型領域１０
３，１０４間の電圧が高くならない限りＦＮトンネル電
流は流れ難いため、先にｎ型領域１０３、１０４とチャ
ネル領域との間の電位差が大きくなり、ｎ型領域１０
３，１０４端部においてアバランシェブレイクダウンが
起きる。
【００２６】アバランシェブレイクダウンにより生じた
ホットホールが空乏層内の電界で加速され、十分高エネ
ルギの状態になると、低電位に保持されたゲート電極１
０９に向かうホットホールの注入が生じ、中間のシリコ
ン窒化膜１０６に正孔がトラップされる。シリコン窒化
膜１０６中には既に電子が保持されているため、電子と
正孔とが再結合し，蓄積された情報の消去が行なわれ
る。
【００２７】図５（Ｂ）は，上述の逆バイアス電圧を印
加した時のｎ型領域１０３からｎ型領域１０４に向う仮
想的直線に沿うポテンシャル分布を示すグラフである。
図中、半導体内の価電子帯ＶＢと伝導帯ＣＢのエネルギ
ー位置を示す。空乏化していないチャネル領域ＮＤと両
側のｎ型領域１０３，１０４の間には電位差ΔＶが生じ
ており、その間の空乏層１１３、１１４によりこれらの
電位差が形成されている。空乏層１１３，１１４は，電
界Ｅ１、Ｅ２を発生させている。ｎ型領域１０３、１０
４近傍で発生した正孔は，空乏層１１３，１１４の電界
Ｅ１、Ｅ２により加速され、高エネルギー状態となる。
【００２８】図５（Ｃ）は，不揮発性半導体メモリ装置
の回路構成を概略的に示す。１本のワード線ＷＬ１に
は，複数のメモリトランジスタＴ11、Ｔ12、．．．のゲ
ート電極が接続されている。各メモリトランジスタ
Ｔ11、Ｔ12、．．．のｎ型領域は、ビット線ＢＬ１、Ｂ
Ｌ２、ＢＬ３、．．．に接続されている。図示のよう
に、隣接するメモリトランジスタＴ１１、Ｔ１２の一方
のｎ型領域１０４と他方のｎ型領域１０３は、メモリ素
子寸法を小さくするために、通常は共通のビット線ＢＬ
２に接続される。なお、他のトランジスタも同様であ
る。なお、両端のトランジスタの外側のｎ型領域は単独
にビット線に接続される。
【００２９】図中、メモリ位置Ｍａ、Ｍｂをそれぞれそ
の属するトランジスタＴ11、Ｔ12の符号に合わせ、Ｍａ
11、Ｍｂ11、Ｍａ12、Ｍｂ12、．．．のように示す。
【００３０】メモリ位置Ｍｂ１２の情報を消去する場
合、ワード線ＷＬ１に低レベルの電圧を印加し、ビット
線ＢＬ３に高レベルの電圧を印加する。すると、メモリ
位置Ｍｂ１２とメモリ位置Ｍａ１３は同一条件となり、
メモリ位置Ｍａ１３の情報も同時に消去されてしまう。
メモリ位置Ｍａ１３の情報を回復するためには、別途書
き込み工程を行なう必要がある。このように、消去工程
が複雑化する。
【００３１】半導体メモリ装置のメモリ容量を増大させ
るためには、メモリ素子の寸法を減少することが要求さ
れる。
【００３２】図６（Ａ），６（Ｂ）は、メモリ素子を短
チャネル化した時に生じる問題を概略的に示す。図６
（Ａ）に示すように、ゲート電極１０９、ゲート絶縁膜
１０８の電流方向長さが減少されている。ゲート電極１
０９とｎ型領域１０３，１０４間に逆バイアス電圧を与
え、情報の消去動作を行なおうとした場合、逆バイアス
電圧により空乏層ＤＰが発生する。空乏層の境界をＤＰ
1〜ＤＰ4で示す。
【００３３】短チャネル化のため、空乏層の境界ＤＰ
２、ＤＰ４がゲート電極下方で互いに接するようにな
る。
【００３４】図５（Ｂ）は、この時のポテンシャル分布
を概略的に示す。ゲート電極下方で空乏層が互いに接す
るため、伝導帯ＣＢおよび価電子帯ＶＢに形成される電
位差が減少し、ΔＶａとなる。空乏層中に形成される電
位差が減少するため、形成される電界Ｅ１ａ、Ｅ２ａも
減少する。従って、ｎ型領域１０３，１０４端部でアバ
ランシェブレイクダウンにより正孔が発生しても、この
正孔を十分高いエネルギーに加速することが出来ず、シ
リコン窒化膜１０６中の電子を中和することが困難にな
る。
【００３５】以下、このような問題点を解決した不揮発
性半導体メモリ装置を説明する。
【００３６】図１（Ａ）は、不揮発性半導体メモリ装置
の概略回路図である。複数のワード線ＷＬと複数のビッ
ト線ＢＬが互いに交差して半導体基板上に配置されてい
る。これらのビット線ＢＬは、同一基板に形成されたビ
ット線ドライバＢＤに接続され、選択的な駆動電圧を受
ける。複数のワード線ＷＬは、同一基板内に形成された
ワード線ドライバＷＢに接続され、選択的に走査電圧を
受ける。
【００３７】ワード線ＷＬ、ビット線ＢＬの各交差部に
は、メモリトランジスタＴが接続されている。なお、隣
接する２本のビット線、例えばＢＬ１、ＢＬ２の間に１
つのメモリトランジスタＴ１１の２つのｎ型領域が接続
される。各メモリトランジスタは、２つのメモリ位置Ｍ
ａ、Ｍｂを有する。なお、ｉ番目のビット線と（ｉ＋
１）番目のビット線間に接続され、そのゲート電極がｊ
番目のワード線ＷＬｊに接続されたトランジスタをＴij
と示す。
【００３８】図１（Ｂ）は、１つのメモリトランジスタ
Ｔの概略構造とそのメモリ位置に対する書込み動作を示
す概略断面図である。ｐ型基板１の表面にシリコン酸化
膜５、シリコン窒化膜６、シリコン酸化膜７の積層で形
成されたゲート絶縁膜８が形成され、その上に多結晶シ
リコンで形成されたゲート電極９が配置されている。な
お、シリコン酸化膜７は省略してもよい。ゲート絶縁膜
としてキャリアトラップ機能を有する他の絶縁膜を用い
てもよい。
【００３９】シリコン酸化膜５は、例えば厚さ１０ｎｍ
のシリコン酸化膜を熱酸化により形成する。シリコン酸
化膜５の上に、例えば厚さ１５ｎｍのシリコン窒化膜を
ＣＶＤで成長し、その表面を高温で酸化することにより
厚さ約１０ｎｍのシリコン酸化膜７を形成する。残るシ
リコン窒化膜６の厚さはシリコン酸化膜７が成長した分
減少する。
【００４０】ゲート電極９は、例えば厚さ約３００ｎｍ
の、燐を約２〜６×１０20／ｃｍ3程度含む多結晶シリ
コン層をＣＶＤで成長し、公知の微細加工法でゲート長
約０．２〜０．５μｍ程度に短くパターニングして形成
する。
【００４１】絶縁ゲート電極を形成した後、この絶縁ゲ
ート電極をマスクとし、ｐ型半導体基板１中にイオン注
入法で砒素イオンを例えば加速エネルギー５０〜１００
ｋｅＶ、ドーズ量５×１０15〜５×１０16ｃｍ-2程度イ
オン注入し、ｎ型領域３、４を形成する。イオン注入
後、公知の熱拡散法により基板を８５０℃〜９５０℃で
３０分〜6０分程度アニールすることにより、注入した
砒素イオンを活性化すると共にゲート電極９下方まで拡
散させる。
【００４２】その後、酸化シリコン等の層間絶縁膜１０
を形成し、コンタクト孔を開口し、メタル配線Ｐ１、Ｐ
２、ＰG等を形成し、半導体メモリ装置を形成する。
【００４３】書き込み動作においては、たとえばｎ型領
域３に接続された配線Ｐ１を低レベルの電圧、たとえば
接地電位とし、ゲート電極９に接続された配線ＰGに高
レベルの正電位、たとえば１２Ｖ、ｎ型領域４に接続さ
れた配線Ｐ２に１２Ｖより低い正電位、例えば６Ｖを印
加する。ゲート電極９に正電位が印加されるため、ｐ型
領域１の表面がｎ型に反転し、ｎ型領域３から正電位に
保持されたｎ型領域４に向ってエレクトロンが流れ出
す。このエレクトロンは、ｎ型領域４周辺の空乏層によ
り加速され、ホットエレクトロンとなって酸化シリコン
膜５を貫通し、シリコン窒化膜６中のメモリ位置Ｍｂに
注入される。このようにして、ｎ型領域４近傍の窒化シ
リコン膜６中のメモリ位置Ｍｂに書込みが行なわれる。
【００４４】図１(Ｃ)に示すように、ｎ型領域３、ｎ型
領域４に印加する電圧を反転すると、ｎ型領域４から流
れ出したエレクトロンがｎ型領域３近傍の窒化シリコン
膜６中のメモリ位置Ｍaに注入され、メモリ位置Ｍaに情
報が記憶される。このようにして、窒化シリコン膜６の
２つのメモリ位置Ｍa、Ｍｂに選択的に情報を書込むこ
とができる。
【００４５】図１（Ｄ）は、ｎ型領域４近傍に書込まれ
た情報を読み出す動作を示す。ｎ型領域４をソースとし
てソース電圧ＶSを印加（接地）し、ｎ型領域３をドレ
インとしてドレイン電圧ＶD、たとえば２Ｖを印加し、
ゲート電極９にオン電圧＋ＶG、たとえば３Ｖ、を印加
する。ｎ型領域４近傍の窒化シリコン膜６中のメモリ位
置Ｍｂに電子が蓄積されているため、所定のゲート電圧
＋ＶG（３Ｖ）を印加しても、蓄積された電荷下のチャ
ネル領域は反転せず、チャネル電流は流れない。
【００４６】電荷が蓄積されていない場合は、チャネル
領域が反転してドレイン電流が流れる。このようにし
て、書込まれた情報の読出しが行なわれる。なお、ｎ型
領域３をソースとし、n型領域４をドレインとして行な
うｎ型領域３近傍に書込まれた電荷に対する読み出し動
作も同様である。
【００４７】図１（Ｅ）は、１つのチャネル上の２つの
位置に書込まれた情報が、それぞれ独立に読出し可能で
あることを概略的に示す断面図である。図は、シリコン
窒化膜１０６のｎ型領域３近傍のメモリ位置Ｍaの情報
を読み出す工程を示す。ｎ型領域３近傍のメモリ位置Ｍ
aには電子が蓄積されておらず、ｎ型領域４近傍メモリ
位置Ｍｂには電子が蓄積されているものとする。
【００４８】ｎ型領域３にソース電圧ＶSとして０Ｖを
印加し、ｎ型領域４にドレイン電圧ＶDとして２Ｖを印
加する。ゲート電極９には閾値以上のオン電圧ＶGとし
て３Ｖを印加する。ｎ型領域３近傍のメモリ位置Ｍａに
は電子が蓄積されていないため、チャネルが誘起され電
子がｎ型領域３からｎ型領域４に向って流れ出す。
【００４９】ｎ型領域４近傍の蓄積位置Ｍｂには電子が
蓄積されているが、空乏層が発達することにより電子の
輸送を実質的に妨げない。従って、矢印で示した読出し
電流は、ｎ型領域３近傍の蓄積位置Ｍａの電荷の有無の
みによって制御される。
【００５０】図１（Ｆ）は、消去動作を示す。ｎ型領域
４近傍の蓄積位置Ｍｂに電子が蓄積されており、この情
報を消去する場合を説明する。ｎ型領域３を低レベルの
電圧、０Ｖに保持し、ｎ型領域４に高レベルの電圧、例
えば＋６Ｖの正電圧を印加する。一方ゲート電極９に
は、低レベルの電圧または逆極性の電圧、例えば−５Ｖ
程度の負電圧を印加する。
【００５１】図２(Ａ)は、この時の半導体基板内の空乏
層の形状を概略的に示す。ｎ型領域３は０Ｖに保持され
ているため、そのｐｎ接合周辺に形成される空乏層ＤＰ
の幅ＤＰ１−ＤＰ２は狭い。ｎ型領域４には＋６Ｖの比
較的大きな正電圧が印加されているため、そのｐｎ接合
周辺に形成される空乏層ＤＰ（ＤＰ３−ＤＰ４）の幅は
広い。
【００５２】もし、ｎ型領域３にも＋６Ｖの電圧を印加
すると、空乏層ＤＰ（ＤＰ１−ＤＰ２）が広がり、空乏
層の境界ＤＰ２とＤＰ４は接してしまう。しかしなが
ら、ｎ型領域３に対するバイアス電圧を小さくし、その
周辺の空乏層ＤＰ（ＤＰ１−ＤＰ２）の幅は狭くされて
いるため、空乏層の重なりは生じない。
【００５３】図２(Ｂ)は、ｎ型領域３からｎ型領域４に
向かう仮想線に沿うポテンシャルを概略的に示す。チャ
ネル領域の空乏化されていない領域ＮＤに対し、ｎ型領
域３の電位はΔＶ３の電位差を有し、ｎ型領域４はΔＶ
４の電位差を有する。電位差ΔＶ３が小さいため、その
周辺の空乏層の広がりは狭く、形成される電界も小さ
い。一方、ｎ型領域４周辺の空乏層は十分発達し、電位
差ΔＶ４により形成される電界Ｅ４の大きさも十分高
い。従って、バンド間トンネル効果により発生したアバ
ランシェブレイクダウンによる正孔は、十分加速されて
ホットホールとなり、メモリ位置Ｍｂに注入されてそこ
に蓄積されていた電子を中和できる。
【００５４】今、図１(Ａ)の回路図において、トランジ
スタＴ１３のメモリ位置Ｍｂの電子を消去しようとする
場合、ワード線ＷＬ１、ビット線ＢＬ４に上述の電圧を
印加することになる。この時、メモリトランジスタＴ14
のメモリ位置Ｍａにも正孔を注入してしまう可能性があ
る。
【００５５】図１(Ｇ)は、トランジスタＴ14での正孔注
入を防止する方法を示す。消去を行ないたくないトラン
ジスタに対しては、ｎ型領域３、ｎ型領域４に同一の電
圧を印加する。トランジスタＴ14の場合、ｎ型領域３に
は約＋６Ｖの電圧が印加されるため、ｎ型領域４にも高
レベルの正電圧＋６Ｖを印加する。このような電圧印加
により、図６(Ｂ)に示したように、ｎ型領域３、ｎ型領
域４から延在する空乏層同士が重なり、形成される電界
が制限される。このため、正孔が十分高いエネルギーを
得ることができなくなり、メモリ位置に対する正孔の注
入が防止される。
【００５６】なお、ｎ型領域４に高レベルの電圧、たと
えば＋６Ｖ、を印加する代わりに、ｎ型領域をフローテ
ィング状態とすることもできる。高レベルの電圧を印加
されたｎ型領域３周囲の空乏層がｎ型領域４に達し、ｎ
型領域４の電子が高レベルの電圧を印加されたｎ型領域
３へ流れると、n型領域４の電位をn型領域３の電位同等
の電位に変化させる。ｎ型領域３に高レベルの電圧を印
加した場合と同様、消去動作が行なわれなくなる。
【００５７】言い換えると、メモリトランジスタのゲー
トに低レベルまたは逆極性の電圧、一方の拡散層に高レ
ベルの電圧を印加した時、この一方の拡散層に消去を行
なう場合には、他方の拡散層に低レベルの電圧を印加
し、消去を行なわない場合には、他方の拡散層に高レベ
ルの電圧を印加するか浮遊状態とする。以下の実施例に
おいても同様である。
【００５８】不揮発性半導体メモリ装置において、記憶
状態を更新するため、現在の記憶を全て消去することが
望まれる場合がある。
【００５９】図３（Ａ）、(Ｂ)、(Ｃ)は、ブロック内の
全記憶を消去する場合の方法を示す。ブロック内に多数
個のメモリトランジスタＴが行列状に配置され、そのゲ
ート電極はワード線ＷＬ１、ＷＬ２、ＷＬ３．．．．に
接続されている。
【００６０】又、隣接するトランジスタの隣接するｎ型
領域は共通に接続され、各ｎ型領域はビット線ＢＬ１、
ＢＬ２、ＢＬ３．．．に接続されている。ワード線ＷＬ
はワード線ドライバＷＤに接続され、ビット線ＢＬはビ
ット線ドライバＢＤに接続されている。
【００６１】全ての記憶を消去する場合、先ず全メモリ
位置に電子を蓄積する。
【００６２】図３(Ａ)は全メモリ位置に電子が蓄積され
ている状態を示す。次に、全てのワード線ＷＬ１、ＷＬ
２、ＷＬ３．．．に所定の負電位、例えば−５Ｖを印加
し、１つおきのビット線、例えば偶数番目のビットＢＬ
２、ＢＬ４．．．に所定の正電位例えば＋６Ｖを印加
し、奇数番目のビット線ＢＬ１、ＢＬ３．．．に接地電
位を印加する。
【００６３】このような電圧印加により、高電位を印加
されたビット線ＢＬ２、ＢＬ４、．．．に接続されたメ
モリ位置には正孔が注入され、記憶されていた電子を中
和する。
【００６４】図３(Ｂ)は、このようにて偶数番目のビッ
ト線近傍のメモリ位置が全て消去された状態を示す。次
に、奇数番目のビット線ＢＬ１、ＢＬ３、．．．に所定
の正電位例えば＋６Ｖを印加し、偶数番目のビット線Ｂ
Ｌ２、ＢＬ４、．．．を接地電位に接続する。ワード線
ＷＬには所定の負電位、例えば−５Ｖを印加する。この
ような電圧印加により、奇数番目のビット線に隣接する
メモリ位置に正孔が注入され、記憶されていた電子を中
和する。
【００６５】図３(Ｃ)は、このようにして奇数番目のビ
ット線に隣接するメモリ位置の記憶が消去された状態を
示す。以上説明した２段階の消去動作により、ブロック
内の全てのメモリ位置が消去され、初期化される。
【００６６】書込みを行なう時のプログラミング電圧お
よび消去を行なう時のプログラミング電圧は、同一箇所
に電子および正孔を注入するように選択されている。し
かしながら、注入した電子がその後の熱ストレスなどに
より移動することもある。又、プログラミング電圧の変
動により、注入される位置が変更されてしまうこともあ
り得る。
【００６７】図４(Ａ)は、このようにして所定のメモリ
位置以外にも電子が記憶されてしまった状態を示す。Ｍ
ｂは所定のメモリ位置であり、これに隣接する位置Ｍｂ
ｂは何らかの原因により変動して電子が記憶されてしま
った位置を示す。このように、記憶された電子が所定位
置以外にも分布してしまうと、消去動作を行なっても変
更されたメモリ位置Ｍｂｂの電子は消去できない。
【００６８】図４(Ｂ)は、ｎ型領域３を接地し、ゲート
電極９に所定の負電圧を印加し、ｎ型領域４に複数の正
電位を印加した場合の状態を示す。ｎ型領域４に所定の
消去用プログラミング電圧を印加すると、ｎ型領域４の
ｐｎ接合周辺に空乏層ＤＰ３ａ−ＤＰ４ａが形成され
る。この時、所定のメモリ位置Ｍｂに正孔が注入され、
そこの電子を中和する。しかしながら、この動作によっ
ては変動したメモリ位置Ｍｂｂの電子は中和できない。
【００６９】ｎ型領域４に印加する正電圧を増大させ
る。印加した正電圧の増大により、空乏層はＤＰ３ｂ−
ＤＰ４ｂのように拡がる。すると、空乏層の拡がりに応
じ、注入される正孔位置もチャネル中央部へと変更され
る。注入位置を変更された正孔は、変更されたメモリ位
置Ｍｂｂに注入され、そこの電子を中和する。
【００７０】図４(Ｃ)は、図４(Ｂ)におけるポテンシャ
ル分布を概略的に示す。所定の消去用プログラミング電
圧を印加した時の伝導帯のポテンシャルＣＢおよび価電
子帯ＶＢのポテンシャルを破線で示し、ｎ型領域４に増
大した正電位を印加した時のポテンシャルをそれぞれ実
線で示す。印加電圧を増加することにより、ｎ型領域４
周辺の空乏層が広がり、形成される電界Ｅ４が増加す
る。
【００７１】記憶された電荷が所定の位置以外にも分布
している場合には、所定の消去動作を行なっても消去後
の特性が設計されたものとは異なるものとなる。このよ
うな異常を検出した時は、上述の修正消去動作を行なう
ことにより、変更された位置に注入された電荷を消去す
ることができる。なお、注入された電荷位置が、ｎ型領
域３，４側（外側）にずれた場合は、読み出し時のチャ
ネル形成には影響しないので問題とならない。
【００７２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば種々
の変更、改良、組み合わせが可能なことは当業者に自明
であろう。
【００７３】
【発明の効果】以上説明したように、本発明によれば、
製造が容易で信頼性が高い不揮発性半導体メモリ装置が
提供される。
【００７４】又、１セル当り２ビットを記憶することが
でき、製造工程が簡単で信頼性の高い半導体装置を提供
することができる。
【００７５】又、このような不揮発性半導体メモリ装置
の新規な制御方法が提供される。
【図面の簡単な説明】
【図１】 本発明の実施例による不揮発性半導体メモリ
装置およびその動作を説明するための回路図および概略
断面図である。
【図２】 図１のメモリ素子の動作を説明するための概
略断面図およびポテンシャルダイアグラムである。
【図３】 図１の実施例のブロック消去動作を説明する
ための概略回路図である。
【図４】 本発明の他の実施例による消去動作を説明す
るための概略断面図およびポテンシャルダイアグラムで
ある。
【図５】 従来の技術による１セル当り２ビットを記憶
することのできる不揮発性半導体メモリ装置を示す断面
図および本発明者の解析によるその消去動作を説明する
ポテンシャルダイアグラムおよび回路図である。
【図６】 図５(Ａ)に示す不揮発性半導体メモリ装置を
短チャネル化した時に生じる問題を説明するための概略
断面図およびポテンシャルダイアグラムである。
【符号の説明】
１ 半導体基板 ３，４ ｎ型領域 ５，７ 酸化シリコン層 ６ 窒化シリコン層 ８ ゲート絶縁膜 ９ ゲート電極 １０ 層間絶縁膜 Ｍａ、Ｍｂ メモリ位置 Ｔ メモリトランジスタ ＷＬ ワード線 ＢＬ ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｇ１１Ｃ 17/00 ６４１ 29/792 Ｈ０１Ｌ 29/78 ３７１ Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD05 AD08 AE00 AE08 5F001 AA14 AB02 AC01 AC02 AC03 AC06 AD12 AD19 AD51 AE02 AE03 AE08 AF06 AF07 AF20 AG12 AG21 AG30 5F083 EP18 ER02 ER05 ER09 ER11 ER22 ER23 ER30 GA21 GA27 JA04 LA04 LA10 LA12 LA16 LA20 PR33 PR36 ZA21 5F101 BA46 BB02 BC01 BC02 BC04 BC11 BD02 BD10 BD32 BE02 BE05 BE07 BF02 BF03 BF05 BH02 BH09 BH16

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の表面領域にチャネル領域を画定するよ
    うに対称的に形成された第２導電型の第１および第２の
    拡散層と、 前記チャネル領域上に形成され、キャリアをトラップす
    ることのできるキャリアトラップ層を含むゲート絶縁膜
    と、 前記ゲート絶縁膜上に形成されたゲート電極と、 書込み時には前記ゲート電極に高レベルの電圧を印加
    し、前記第１及び第２の拡散層にはその一方に低レベル
    の電圧、他方には高レベルの電圧を印加し、高レベルの
    電圧を印加された拡散層近傍の前記キャリアトラップ層
    に第２導電型のホットキャリアを注入し、読出し時には
    前記チャネル領域に書込み時と逆方向に第２導電型のキ
    ャリアを流し、消去時には前記ゲート電極に低レベル又
    は逆極性の電圧を印加し、前記一方の拡散層に低レベル
    の電圧、前記他方の拡散層には高レベルの電圧を印加
    し、前記他方の拡散層近傍においてバンド間トンネル効
    果によって生じた第１導電型のホットキャリアを高レベ
    ルの電圧を印加された前記他方の拡散層近傍の前記キャ
    リアトラップ層に注入し、第２導電型のキャリアを中和
    することのできる制御回路とを有する不揮発性半導体メ
    モリ装置。
  2. 【請求項２】 第１導電型の半導体基板と； 前記半導体基板の表面領域に形成され、ｍ行ｎ列の行列
    形状に配置され、行方向に直列に接続された多数個の不
    揮発性半導体メモリ素子であって、各不揮発性半導体メ
    モリ素子が 前記半導体基板の表面領域にチャネル領域を画定するよ
    うに対称的に形成された第２導電型の第１および第２の
    拡散層と、 前記チャネル領域上に形成され、キャリアをトラップす
    ることのできるキャリアトラップ層を含むゲート絶縁膜
    と、 前記ゲート絶縁膜上に形成されたゲート電極と、を含
    む、多数個の不揮発性半導体メモリ素子と；同一行の不
    揮発性半導体メモリ素子のゲート電極を接続するｍ本の
    ワード線と；同一列の不揮発性半導体メモリ素子の第１
    または第２の拡散層、および隣接する列がある場合、そ
    の不揮発性半導体メモリ素子の第２または第１の拡散層
    を接続する（ｎ＋１）本のビット線と；第ｉ行、第ｊ列
    の不揮発性半導体メモリ素子の第（ｊ＋１）本目のビッ
    ト線側のみに書込みを行なうときは、第ｉ本目のワード
    線に高レベルの電圧を印加し、第ｊ本目のビット線に低
    レベルの電圧を印加し、第（ｊ＋１）本目のビット線に
    高レベルの電圧を印加して該半導体メモリ素子の第（ｊ
    ＋１）本目のビット線に接続された拡散層近傍のキャリ
    アトラップ層に第２導電型のキャリアを注入し、前記書
    込みを消去する時には、第ｉ本目のワード線に低レベル
    又は逆極性の電圧を印加し、第ｊ本目のビット線に低レ
    ベルの電圧を印加し、第（ｊ＋１）本目のビット線に高
    レベルの電圧を印加して、該半導体メモリ素子の第（ｊ
    ＋１）本目のビット線に接続された拡散層近傍のキャリ
    アトラップ層にバンド間トンネル効果によって生じた第
    １導電型のキャリアを注入し第２導電型のキャリアを中
    和することのできる制御回路とを有する不揮発性半導体
    メモリ装置。
  3. 【請求項３】 半導体基板の表面上に、キャリアトラッ
    プ層を含むゲート絶縁膜とその上に配置されたゲート電
    極とを備え、前記ゲート電極の両側の半導体基板に対称
    的に第１および第２の拡散層を形成した不揮発性半導体
    メモリ装置の制御方法であって、 第１または第2の拡散層に高レベルの第１の電圧を印加
    し、第２または第1の拡散層に前記第１の電圧より低レ
    ベルの第２の電圧を印加しゲート電極に前記第２の電圧
    より高レベルの第３の電圧を印加することにより第1ま
    たは第２の拡散層近傍のメモリ位置に第1極性のホット
    キャリアによる書込みを選択的に行なう工程と；第１ま
    たは第２の拡散層に高レベルの第１の電圧を印加し、第
    ２または第1の拡散層に前記第１の電圧より低レベルの
    第２の電圧を印加しゲート電極に前記第1の電圧より低
    レベル又は逆極性の第３の電圧を印加することにより第
    １または第２の拡散層近傍のメモリ位置にバンド間トン
    ネル効果により生じた第1極性と逆の第２極性のホット
    キャリアによる消去を選択的に行なう工程と；を含む不
    揮発性半導体メモリ装置の制御方法。
  4. 【請求項４】 半導体基板に多数の不揮発性メモリ素子
    をｍ行ｎ列に配置し、行方向のメモリ素子を直列に接続
    した不揮発性半導体メモリ装置であって、各不揮発性半
    導体メモリ素子が、第1導電型の半導体基板の表面上に
    形成され、キャリアトラップ層を含むゲート絶縁膜と、
    その上に形成されたゲート電極と、ゲート電極の両側の
    半導体基板に対称的に形成された第2導電型の第１およ
    び第２の拡散層とを含み、同一行の半導体メモリ素子の
    ゲート電極を接続するｍ本のワード線と、同一列の半導
    体メモリ素子の第１または第２の拡散層、および隣接す
    る列がある場合、その列の半導体メモリ素子の第２また
    は第１の拡散層を接続する（ｎ＋１）本のビット線とを
    有する不揮発性半導体メモリ装置の制御方法であって、 各半導体メモリ素子の一方の拡散層に低レベルの電圧を
    印加し、他方の拡散層に高レベルの電圧を印加し、ゲー
    ト電極に高レベルの電圧を印加することにより他方の拡
    散層近傍のキャリアトラップ層に第2導電型のキャリア
    をトラップし、１半導体メモリ素子当たり２ビットのメ
    モリを可能とする書き込み工程と、 消去側の拡散層の電位を高レベルとし、ゲート電極を介
    して対向する拡散層の電位を低レベル、または高レベル
    ないし浮遊電位とし、ゲート電極の電位を低レベル又は
    逆極性とすることにより選択的に第１導電型のキャリア
    を注入し、ビット単位で選択的に消去/非消去を制御す
    る消去工程と、を含む不揮発性半導体メモリ装置の制御
    方法。
  5. 【請求項５】 半導体基板に多数の不揮発性メモリ素子
    をｍ行ｎ列に配置し、行方向のメモリ素子を直列に接続
    した不揮発性半導体メモリ装置であって、各不揮発性半
    導体メモリ素子が、第１導電型の半導体基板の表面上に
    形成され、キャリアトラップ層を含むゲート絶縁膜と、
    その上に形成されたゲート電極と、ゲート電極の両側の
    半導体基板に対称的に形成された第２導電型の第１およ
    び第２の拡散層とを含み、同一行の半導体メモリ素子の
    ゲート電極を接続するｍ本のワード線と、同一列の半導
    体メモリ素子の第１または第２の拡散層、および隣接す
    る列がある場合、その列の半導体メモリ素子の第２また
    は第１の拡散層を接続する（ｎ＋１）本のビット線とを
    有する不揮発性半導体メモリ装置の制御方法であって、 ｉ行、j列の半導体メモリ素子の（ｊ＋１）本目のビッ
    ト線に接続された拡散層近傍に書き込まれた第２導電型
    のキャリアを消去する時、ｉ行目のワード線に低レベル
    又は逆極性の電圧を印加し、１本目から（ｊ−１）本目
    のビット線に低レベルの電圧を印加するか浮遊状態と
    し、j本目のビット線に低レベルの電圧を印加し、（ｊ
    ＋１）本目のビット線に高レベルの電圧を印加し、（ｊ
    ＋２）本目以降のビット線に高レベルの電圧を印加する
    か浮遊状態とすることによってバンド間トンネル効果に
    より発生した第1導電型のキャリアを半導体メモリ素子
    の（ｊ＋１）本目のビット線に接続された拡散層近傍に
    注入することによって消去する工程を含む不揮発性半導
    体メモリ装置の制御方法。
  6. 【請求項６】 前記消去工程の電圧および半導体メモリ
    素子の寸法、不純物濃度が第１拡散層側の空乏層と第２
    拡散層側の空乏層が、消去対象の半導体メモリ素子では
    重ならず、非消去対象の同一行の半導体メモリ素子では
    重なるように選択されている請求項４または５に記載の
    不揮発性半導体メモリ装置の制御方法。
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