KR20010051927A - 비휘발성 반도체 기억 장치와 그 제어 방법 - Google Patents

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Abstract

본 발명은 제조가 용이하고 신뢰성이 높으며 1 셀당 복수의 정보를 기억할 수 있는 비휘발성 반도체 기억 장치를 제공한다.
캐리어 트랩층을 포함하는 게이트 절연막과 그 위의 게이트 전극을 구비하고, 게이트 전극의 양측에 대칭적으로 제1 및 제2 확산층을 형성한 비휘발성 반도체 기억 장치의 제어 방법으로서, 제1 확산층에 고레벨의 제1 전압을 인가하고, 제2 확산층에 제1 전압보다 저레벨인 제2 전압을 인가하며, 게이트 전극에 제2 전압보다 고레벨인 제3 전압을 인가함으로써, 제1 확산층 근방의 메모리 위치에 제1 극성의 핫 캐리어(hot carrier)에 의한 기록을 선택적으로 실행하는 공정과; 제1 확산층에 고레벨의 제1 전압을 인가하고, 제2 확산층에 상기 제1 전압보다 저레벨인 제2 전압을 인가하며, 게이트 전극에 제1 전압보다 저레벨인 제3 전압을 인가함으로써 제1 확산층 근방의 메모리 위치에 밴드간 터널 효과에 의해 생성되는 제1 극성과 역극성인 제2 극성의 핫 캐리어에 의한 소거를 선택적으로 실행하는 공정을 포함한다.

Description

비휘발성 반도체 기억 장치와 그 제어 방법{2-BIT/CELL TYPE NONVOLATILE SEMICONDUCTOR MEMORY}
본 발명은 캐리어 트랩층을 포함하는 절연막 중에 전하를 포획하여 데이터를 기억하는 비휘발성 반도체 기억 장치 및 그 제어 방법에 관한 것이다.
반도체 기판과, 그 표면의 채널 영역 상에 게이트 절연막을 통해 형성된 절연 게이트 전극과, 게이트 전극 양측의 반도체 기판 내에 형성된 한 쌍의 소스/드레인 영역을 갖는 절연 게이트형 전계 효과 트랜지스터는 한쪽의 소스/드레인 영역에 대한 게이트 전극의 전압에 의해서 온/오프 상태가 결정된다.
게이트 절연막 중에 전하 캐리어를 축적할 수 있는 구조를 설치하면, 전하 캐리어의 유무에 의해서 동일 게이트 전압에 대한 온/오프 상태를 변경할 수 있는 비휘발성 메모리를 구성할 수 있다. 전하 캐리어의 축적 구조는 플로우팅 게이트(floating gate) 전극이나 실리콘 질화막 등에 의해서 형성할 수 있다. 실리콘 질화막의 양측을 실리콘 산화막으로 삽입된 유전체 캐리어 트랩 구조는 산화-질화-산화(oxide- nitride-oxide, ONO)막으로서 알려져 있다.
ONO막 중의 질화막에 전하를 기록, 소거하는 방법으로서는, 게이트 전극과 채널 영역 사이에 충분히 높은 전압을 인가하여 채널 영역에서 질화막 중으로 또는 역방향으로 전하 캐리어를 터널시키는 방법이 알려져 있다.
이하, 제한적인 의미없이 p형 채널 영역과, n형 소스/드레인 영역과, 캐리어 축적 기능을 구비한 게이트 절연막과, 그 위에 배치된 게이트 전극을 갖는 비휘발성 반도체 메모리에 관해서 설명한다.
일본 특허 출원 평5-326884호 공보는 n형 드레인 영역을 둘러싸는 p형 포켓층을 형성하고, 기록 시에는 드레인 영역에 고레벨(7V 정도)의 전압을 인가하며, 게이트 전극에 기록용 전압을 인가하여 핫 엘렉트론(hot electron)을 질화막 중에 주입하고, 소거 시에는 게이트 전극과 소스 영역을 접지하며, 드레인 영역에는 소거용 프로그래밍 전압을 인가하여 드레인 영역과 포켓층의 경계 부근에서 밴드간 터널 효과를 생기게 하고, 핫 홀(hot hole)의 일부를 질화막 중에 주입하는 반도체 기억 장치를 제안하고 있다.
USP 5,768,192는 소스/드레인 영역의 한쪽(제1 영역)과, 다른 쪽(제2 영역) 사이에 서로 역방향의 프로그래밍 전류를 흘림으로써 질화막 중의 2지점에 선택적으로 핫 엘렉트론을 주입하는 방법을 제안하고 있다
제1 영역에서 제2 영역을 향하여 엘렉트론을 흘려 핫 엘렉트론으로 하면 제2 영역 근방의 질화막 중에 핫 엘렉트론이 주입된다. 제2 영역에서 제1 영역을 향하여 전자를 흘려 핫 엘렉트론으로 하면 제1 영역 근방의 질화막 중에 핫 엘렉트론이 주입된다.
판독 공정에 있어서는, 제2 영역에서 제1 영역을 향하는 판독 엘렉트론 전류는 제2 영역 근방의 축적 전하의 영향을 크게 받지만, 제1 영역 근방의 축적 전하의 영향은 그다지 받지 않는다. 제1 영역에서 제2 영역을 향하는 판독 엑렉트론 전류는 제1 영역 근방의 축적 전하의 영향을 크게 받지만, 제2 영역 근방의 축적 전하의 영향은 그다지 받지 않는다.
이렇게 하여, 2 비트/1 셀의 비휘발성 메모리가 제공된다. 메모리 셀의 구성은 종래와 마찬가지인 2 비트/1 셀의 메모리 소자는 메모리 용량을 2배로 할 수 있는 것을 의미한다.
USP 5,768,192는 프로그래밍과 판독에 관해서 교시하지만, 소거에 관해서는 교시하지 않는다.
본 발명의 목적은 제조가 용이하고 신뢰성이 높으며 1 셀당 복수의 정보를 기억할 수 있는 비휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은 1 셀당 복수의 정보를 기억할 수 있는 비휘발성 반도체 기억 장치의 신규 제어 방법을 제공하는 것이다.
도 1은 본 발명의 실시예에 의한 비휘발성 반도체 기억 장치 및 그 동작을 설명하기 위한 회로도 및 개략 단면도.
도 2는 도 1의 메모리 소자의 동작을 설명하기 위한 개략 단면도 및 포텐셜 다이어그램.
도 3은 도 1의 실시예의 블록 소거 동작을 설명하기 위한 개략 회로도.
도 4는 본 발명의 다른 실시예에 의한 소거 동작을 설명하기 위한 개략 단면도 및 포텐셜 다이어그램.
도 5는 종래의 기술에 의한 1 셀당 2 비트를 기억할 수 있는 비휘발성 반도체 기억 장치를 도시하는 단면도 및 본 발명자의 해석에 의한 그 소거 동작을 설명하는 포텐셜 다이어그램 및 회로도.
도 6은 도 5의 (a)에 도시하는 비휘발성 반도체 기억 장치를 단채널화했을 때에 발생되는 문제를 설명하기 위한 개략 단면도 및 포텐셜 다이어그램.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
3, 4 : n형 영역
5, 7 : 산화 실리콘층
6 : 질화 실리콘층
8 : 게이트 절연막
9 : 게이트 전극
10 : 층간 절연막
Ma, Mb : 메모리 위치
T : 메모리 트랜지스터
WL : 워드선
BL : 비트선
본 발명의 한 관점에 따르면, 제1 도전형의 반도체 기판과, 상기 반도체 기판의 표면 영역에 채널 영역을 형성하도록 대칭적으로 형성된 제2 도전형의 제1 및 제2 확산층과, 상기 채널 영역 상에 형성되어 캐리어를 트랩할 수 있는 캐리어 트랩층을 포함하는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 기록 시에는 상기 게이트 전극에 고레벨의 전압을 인가하고, 상기 제1 및 제2 확산층에는 그 한쪽에 저레벨의 전압, 다른 쪽에는 고레벨의 전압을 인가하여 고레벨의 전압을 인가된 확산층 근방의 상기 캐리어 트랩층에 제2 도전형의 핫 캐리어를 주입하며, 판독 시에는 기록 시간과 역방향으로 제2 도전형의 캐리어를 주입하고, 소거 시에는 상기 게이트 전극에 저레벨의 전압을 인가하며, 상기 한쪽의 확산층에 저레벨 또는 역 극성의 전압, 상기 다른 쪽의 확산층에는 고레벨의 전압을 인가하고, 상기 다른 쪽의 확산층 근방에 있어서 밴드간 터널 효과에 의해서 발생한 제1 도전형의 핫 캐리어를 고레벨의 전압이 인가된 상기 다른 쪽의 확산층 근방의 상기 캐리어 트랩층에 주입하여 제2 도전형의 캐리어를 중화할 수 있는 제어 회로를 갖는 비휘발성 반도체 기억 장치를 갖는 반도체 장치가 제공된다.
본 발명의 다른 관점에 따르면, 반도체 기판의 표면상에 캐리어 트랩층을 포함하는 게이트 절연막과 그 위에 배치된 게이트 전극을 구비하고, 상기 게이트 전극의 양측의 반도체 기판에 대칭적으로 제1 및 제2 확산층을 형성한 비휘발성 반도체 기억 장치의 제어 방법으로서, 제1 또는 제2 확산층에 고레벨인 제1 전압을 인가하고 제2 또는 제1 확산층에 상기 제1 전압보다 저레벨인 제2 전압을 인가하며 게이트 전극에 상기 제2 전압보다 고레벨인 제3 전압을 인가함으로써 제1 또는 제2 확산층 근방의 메모리 위치에 제1 극성의 핫 캐리어에 의한 기록을 선택적으로 실행하는 공정과; 제1 또는 제2 확산층에 고레벨인 제1 전압을 인가하고 제2 또는 제1 확산층에 상기 제1 전압보다 저레벨인 제2 전압을 인가하며 게이트 전극에 상기 제1 전압보다 저레벨인 제3 전압을 인가함으로써 제1 또는 제2 확산층 근방의 메모리 위치에 밴드간 터널 효과에 의해 발생한 제1 극성과 역의 제2 극성의 핫 캐리어에 의한 소거를 선택적으로 실행하는 공정;을 포함하는 비휘발성 반도체 기억 장치의 제어 방법이 제공된다.
실시예의 설명에 앞서서, USP 5,768,192에서 제안된 1 셀당 2 비트를 기억할 수 있는 비휘발성 반도체 기억 장치에 관해서 설명한다.
도 5의 (a)는 1 셀당 2 비트를 기억할 수 있는 비휘발성 반도체 기억 장치의 구성을 개략적으로 도시한다. p형 반도체 기판(101)의 표면 상에 실리콘 산화막(105), 실리콘 질화막(106), 실리콘 산화막(107)의 적층으로 형성된 게이트 절연막(108)이 형성되고 그 위에 게이트 전극(109)이 형성되어 있다. 게이트 전극(109)의 양측의 반도체 기판 표면에 n형 확산 영역(103, 104)이 형성되어 절연 게이트형 전계 효과 트렌지스터 구조를 구성하고 있다.
게이트 절연막(108)의 실리콘 산화막(105, 107)에 끼워진 실리콘 질화막(106)은 전하가 주입되었을 때에 그 전하를 유지하는 기능을 갖는다. 실리콘 질화막은 막 중에 다수의 캐리어 트랩 준위를 가지기 때문에 일단 주입된 전하는 그 위치도 유지한다.
n형 영역(103)을 접지하고 n형 영역(104) 및 게이트 전극(109)에 플러스 전위를 인가하여 핫 엘렉트론을 주입한 경우, 주입된 핫 엘렉트론은 n형 영역(104) 근방의 실리콘 질화막(106)의 메모리 위치(Mb)에 트랩된다. n형 영역(103, 104)의 역할을 반전하여 핫 엘렉트론 주입을 실행하면 질화막(106)의 n형 영역(103) 근방의 메모리 위치(Ma)에 엘렉트론이 트랩된다.
이와 같이 하여 기록 시의 전류 방향을 반전함으로써 동일 게이트 전극(109) 하의 2 개의 위치(Ma, Mb)에 선택적으로 전하를 축적할 수 있다.
데이터 판독 시에는 n형 영역(103)으로부터 n형 영역(104)에 엘렉트론 전류를 주입하는 경우, 메모리 위치(Ma)의 전하는 채널 전류의 형성에 큰 영향을 부여하지만, 메모리 위치(Mb)의 전하는 채널 전류의 형성에 큰 영향은 부여하지 않는다. 채널 전류의 방향을 역회전하면 메모리 위치(Mb)의 전하의 영향이 커져 메모리 위치(Ma)의 전하의 영향은 감소한다. 따라서, 2 개의 메모리 위치(Ma, Mb)의 축적 전하의 영향을 별개로 판독할 수 있다.
또한, 게이트 전극과 n형 소스/드레인 영역 사이에 역 바이어스 전압을 준 경우, 게이트 전극과 n형 소스/드레인 영역 사이에 흐르는 전류에는 파우라·노드하임(Fowler-Nordheim; FN) 터널 전류와 애벌란시 항복(avalanche breakdown)에 의한 핫 캐리어 주입 전류가 있는 것이 알려져 있다.
도 5의 (a)에는 전술의 역 바이어스 전압을 인가했을 때에 형성되는 공핍층의 형상을 더불어 도시한다. n형 영역(103)의 pn 접합 양측의 파선(DP1, DP2)은 공핍층의 경계를 개략적으로 도시하는 곡선이다. 마찬가지로 n형 경계 영역(104)의 pn 접합의 양측에 도시한 파선(DP3, DP4)은 공핍층의 양측의 경계를 개략적으로 도시하는 곡선이다.
게이트 전극(109)의 단부 아래쪽에는 게이트 전극에 인가한 전압에 의해 공핍화된 단부 영역(Ex)도 표시되고 있다. 이 공핍층의 단부 영역(Ex)에 있어서 애벌란시 항복이 발생하기 쉽다.
실리콘 산화막(105)이 예컨대 20 nm 이상으로 두꺼운 경우에는, 게이트 전극(109)과 n형 영역(103, 104) 사이의 전압이 높아지지 않는 한 FN 터널 전류는 흐르기 어려우므로, 먼저 n형 영역(103, 104)과 채널 영역 사이의 전위차가 커지고 n형 영역(103, 104) 단부에 있어서 애벌란시 항복이 일어난다.
애벌란시 항복에 의해 발생한 핫 홀이 공핍층 내의 전계에서 가속되어 충분히 고에너지의 상태가 되면, 저전위로 유지된 게이트 전극(109)을 향하는 핫 홀의 주입이 발생하여 중간의 실리콘 질화막(106)에 정공이 트랩된다. 실리콘 질화막(106) 중에는 이미 전자가 유지되어 있기 때문에, 전자와 정공이 재결합하여 축적된 정보의 소거가 실행된다.
도 5의 (b)는 전술의 역 바이어스 전압을 인가했을 때의 n형 영역(103)으로부터 n형 영역(104)을 향하는 가상적 직선을 따르는 포텐셜 분포를 도시하는 그래프이다. 도면 중, 반도체 내의 가전자대(VB)와 전도대(CB)의 에너지 위치를 도시한다. 공핍화하고 있지 않는 채널 영역(ND)과 양측의 n형 영역(103, 104) 사이에는 전위차(△V)가 발생하였고, 그 사이의 공핍층(113, 114)에 의해 이들의 전위차가 형성되어 있다. 공핍층(113, 114)은 전계(E1, E2)를 발생시키고 있다. n형 영역(103, 104) 근방에서 발생한 정공은 공핍층(113, 114)의 전계(E1, E2)에 의해 가속되어 고에너지 상태가 된다.
도 5의 (c)는 비휘발성 반도체 기억 장치의 회로 구성을 개략적으로 도시한다. 하나의 워드선(WL1)에는 복수의 메모리 트랜지스터(T11, T12,....)의 게이트 전극이 접속되어 있다. 각 메모리 트랜지스터(T11, T12,....)의 n형 영역은 비트선(BL1, BL2, BL3,....)에 접속되어 있다. 도시한 바와 같이, 인접하는 메모리 트랜지스터 (T11, T12)의 한 쪽의 n형 영역(104)과 다른 쪽의 n형 영역(103)은 메모리 소자 치수를 작게 하기 때문에 통상은 공통의 비트선(BL2)에 접속된다. 또한, 다른 트랜지스터도 마찬가지이다. 또한, 양단의 트랜지스터의 외측의 n형 영역은 단독으로 비트선에 접속된다.
도면 중, 메모리 위치(Ma, Mb)를 각각 그 속하는 트랜지스터(T11, T12)의 부호에 맞추어 Ma11, Mb11, Ma12, Mb12,.... 와 같이 도시한다.
메모리 위치(Mb12)의 정보를 소거하는 경우, 워드선(WL1)에 저레벨의 전압을 인가하고 비트선(BL3)에 고레벨의 전압을 인가한다. 그렇게 하면, 메모리 위치(Mb12)와 메모리 위치(Ma13)는 동일 조건이 되고, 메모리 위치(Ma13)의 정보도 동시에 소거된다. 메모리 위치(Ma13)의 정보를 회복하기 위해서는 별도 기록 공정을 실행해야 한다. 이렇게, 소거 공정이 복잡화한다.
반도체 기억 장치의 메모리 용량을 증대시키기 위해서는 메모리 소자의 치수를 감소하는 것이 요구된다.
도 6의 (a) 및 도 6의 (b)는 메모리 소자를 단채널화했을 때에 발생하는 문제를 개략적으로 도시한다. 도 6의 (a)에 도시한 바와 같이, 게이트 전극(109), 게이트 절연막(108)의 전류 방향 길이가 감소되어 있다. 게이트 전극(109)과 n형 영역(103, 104) 사이에 역 바이어스 전압을 부여하고 정보의 소거 동작을 실행하려는 경우, 역 바이어스 전압에 의해 공핍층(DP)이 발생한다. 공핍층의 경계를 DP1 내지 DP4로 도시한다.
단채널화 때문에 공핍층의 경계(DP2, DP4)가 게이트 전극 아래쪽에서 서로 접하게 된다.
도 5의 (b)는 이 때의 포텐셜 분포를 개략적으로 도시한다. 게이트 전극 아래쪽에서 공핍층이 서로 접하기 때문에, 전도대(CB) 및 가전자대(VB)에 형성되는 전위차가 감소하여 △Va가 된다. 공핍층 중에 형성되는 전위차가 감소하기 때문에, 형성되는 전계(E1a, E2a)도 감소한다. 따라서, n형 영역(103, 104) 단부에서 애벌란시 항복에 의해 정공이 발생해도, 이 정공을 충분히 높은 에너지로 가속할 수 없어 실리콘 질화막(106) 중의 전자를 중화하는 것이 곤란해진다.
이하, 이러한 문제점을 해결한 비휘발성 반도체 기억 장치를 설명한다.
도 1의 (a)는 비휘발성 반도체 기억 장치의 개략 회로도이다. 복수의 워드선 (WL)과 복수의 비트선(BL)이 서로 교차하여 반도체 기판 상에 배치되어 있다. 이들 비트선(BL)은 동일 기판에 형성된 비트선 드라이버(BD)에 접속되어 선택적인 구동 전압이 인가된다. 복수의 워드선(WL)은 동일 기판 내에 형성된 워드선 드라이버(WB)에 접속되어 선택적으로 주사 전압이 인가된다.
워드선(WL), 비트선(BL)의 각 교차부에는 메모리 트랜지스터(T)가 접속되어 있다. 또한, 인접하는 2 개의 비트선, 예컨대 BL1, BL2의 사이에 하나의 메모리 트랜지스터(T11)의 2 개의 n형 영역이 접속된다. 각 메모리 트랜지스터는 2 개의 메모리 위치(Ma, Mb)를 갖는다. 또한, i번째의 비트선과 (i＋1)번째의 비트선 사이에 접속되고 그 게이트 전극이 j번째의 워드선(WLj)에 접속된 트랜지스터를 Tij라고 나타낸다.
도 1의 (b)는 하나의 메모리 트랜지스터(T)의 개략 구조와 그 메모리 위치에 대한 기록 동작을 도시하는 개략 단면도이다. p형 기판(1)의 표면에 실리콘 산화막(5), 실리콘 질화막(6), 실리콘 산화막(7)의 적층으로 형성된 게이트 절연막(8)이 형성되고, 그 위에 다결정 실리콘으로 형성된 게이트 전극(9)이 배치되어 있다. 또한, 실리콘 산화막(7)은 생략해도 좋다. 게이트 절연막으로서 캐리어 트랩 기능을 갖는 다른 절연막을 이용해도 좋다.
실리콘 산화막(5)은 예컨대, 두께 10 nm의 실리콘 산화막을 열 산화에 의해 형성한다. 실리콘 산화막(5)의 위에 예컨대, 두께 15 nm의 실리콘 질화막을 CVD로 성장하고 그 표면을 고온에서 산화함으로써 두께 약 10 nm의 실리콘 산화막(7)을 형성한다. 남는 실리콘 질화막(6)의 두께는 실리콘 산화막(7)이 성장한 만큼 감소한다.
게이트 전극(9)은 예컨대, 두께 약 300 nm의 인을 약 2 내지 6×10220/cm3정도 포함하는 다결정 실리콘층을 CVD로 성장하고, 공지의 미세 가공법으로 게이트 길이 약 0.2 내지 0.5 μm 정도로 짧게 패터닝하여 형성한다.
절연 게이트 전극을 형성한 후, 이 절연 게이트 전극을 마스크로 하고 p형 반도체 기판(1) 중에 이온 주입법으로 비소 이온을 예컨대 가속 에너지 50 내지 100 keV, 도우즈 5×1015내지 5×1016cm-2정도 이온 주입하여 n형 영역(3, 4)을 형성한다. 이온 주입 후, 공지의 열 확산법에 의해 기판을 850℃ 내지 950℃에서 30분 내지 60분 정도 어닐링함으로써 주입한 비소 이온을 활성화함과 동시에 게이트 전극(9) 아래쪽까지 확산시킨다.
그 후, 산화 실리콘 등의 층간 절연막(10)을 형성하여 컨택트 구멍을 개구하고 메탈 배선(P1, P2, PG) 등을 형성하여 반도체 기억 장치를 형성한다.
기록 동작에 있어서는, 예컨대 n형 영역(3)에 접속된 배선(P1)을 저레벨의 전압, 예컨대 접지 전위로 하고, 게이트 전극(9)에 접속된 배선(PG)에 고레벨의 플러스 전위, 예컨대 12 V, n형 영역(4)에 접속된 배선(P2)에 12 V보다 낮은 플러스 전위, 예컨대 6V를 인가한다. 게이트 전극(9)에 플러스 전위가 인가되기 때문에 p형 영역(1)의 표면이 n형으로 반전하고, n형 영역(3)으로부터 플러스 전위로 유지된 n형 영역(4)을 향하여 엘렉트론이 유출된다. 이 엘렉트론은 n형 영역(4) 주변의 공핍층에 의해 가속되고, 핫 엘렉트론이 되어 산화 실리콘막(5)을 관통하며, 실리콘 질화막(6) 중의 메모리 위치(Mb)에 주입된다. 이렇게 하여, n형 영역(4) 근방의 질화 실리콘막(6) 중의 메모리 위치(Mb)에 기록된다.
도 1의 (c)에 도시한 바와 같이, n형 영역(3), n형 영역(4)에 인가하는 전압을 반전하면, n형 영역(4)으로부터 유출된 엘렉트론이 n형 영역(3) 근방의 질화 실리콘막(6) 중의 메모리 위치(Ma)에 주입되고 메모리 위치(Ma)에 정보가 기억된다. 이렇게 하여, 질화 실리콘막(6)의 2 개의 메모리 위치(Ma, Mb)에 선택적으로 정보를 기록할 수 있다.
도 1의 (d)는 n형 영역(4) 근방에 기록할 수 있었던 정보를 판독하는 동작을 도시한다. n형 영역(4)을 소스로 하여 소스 전압(Vs)을 인가(접지)하고, n형 영역(3)을 드레인으로 하여 드레인 전압(VD), 예컨대 2 V를 인가하며, 게이트 전극(9)에 온 전압(＋VG), 예컨대 3 V를 인가한다. n형 영역(4) 근방의 질화 실리콘막(6) 중의 메모리 위치(Mb)에 전자가 축적되어 있기 때문에, 소정의 게이트 전압(＋VG: 3 V)을 인가하더라도 축적된 전하 하의 채널 영역은 반전하지 않고 채널 전류는 흐르지 않는다.
전하가 축적되어 있지 않은 경우에는, 채널 영역이 반전하여 드레인 전류가 흐른다. 이렇게 하여, 기록된 정보의 판독이 실행된다. 또, n형 영역(3)을 소스로 하고 n형 영역(4)을 드레인으로 하여 실행하는 n형 영역(3) 근방에 기록된 전하에 대한 판독 동작도 마찬가지이다.
도 1의 (e)는 하나의 채널 상의 2 개의 위치에 기록된 정보가 각각 독립적으로 판독 가능한 것을 개략적으로 도시하는 단면도이다. 도면은 실리콘 질화막(106)의 n형 영역(3) 근방의 메모리 위치(Ma)의 정보를 판독하는 공정을 도시한다. n형 영역(3) 근방의 메모리 위치(Ma)에는 전자가 축적되어 있지 않고, n형 영역(4) 근방 메모리 위치(Mb)에는 전자가 축적되어 있는 것으로 한다.
n형 영역(3)에 소스 전압(Vs)으로서 0 V를 인가하고, n형 영역(4)에 드레인 전압(VD)으로서 2 V를 인가한다. 게이트 전극(9)에는 임계치 이상의 온 전압(VG)으로서 3 V를 인가한다. n형 영역(3) 근방의 메모리 위치(Ma)에는 전자가 축적되어 있지 않기 때문에 채널이 유기되어 전자가 n형 영역(3)으로부터 n형 영역(4)을 향하여 유출된다.
n형 영역(4) 근방의 축적 위치(Mb)에는 전자가 축적되어 있지만, 공핍층이 발달함으로써 전자의 수송을 실질적으로 방해하지 않는다. 따라서, 화살표로 나타낸 판독 전류는 n형 영역(3) 근방의 축적 위치(Ma)의 전하의 유무에만 따라서 제어된다.
도 1의 (f)는 소거 동작을 도시한다. n형 영역(4) 근방의 축적 위치(Mb)에 전자가 축적되어 있고, 이 정보를 소거하는 경우를 설명한다. n형 영역(3)을 저레벨의 전압 0 V로 유지하고, n형 영역(4)에 고레벨의 전압, 예컨대 ＋6 V의 플러스 전압을 인가한다. 한편, 게이트 전극(9)에는 저레벨의 전압 또는 역 극성의 전압, 예컨대-5 V 정도의 마이너스 전압을 인가한다.
도 2의 (a)는 이때의 반도체 기판 내의 공핍층의 형상을 개략적으로 도시한다. n형 영역(3)은 0 V로 유지되어 있기 때문에 그 pn 접합 주변에 형성되는 공핍층 (DP)의 폭(DP1∼DP2)은 좁다. n형 영역(4)에는 ＋6 V의 비교적 큰 플러스 전압이 인가되어 있기 때문에 그 pn 접합 주변에 형성되는 공핍층(DP: DP3∼DP4)의 폭은 넓다.
만약, n형 영역(3)에도 ＋6 V의 전압을 인가하면 공핍층(DP: DP1∼DP2)이 넓어지고, 공핍층의 경계 DP2와 DP4는 접해 버린다. 그러나, n형 영역(3)에 대한 바이어스 전압을 작게 하여 그 주변의 공핍층(DP: DP1∼DP2)의 폭은 좁게 되어 있기 때문에 공핍층의 중복은 발생하지 않는다.
도 2의 (b)는 n형 영역(3)으로부터 n형 영역(4)을 향하는 가상선을 따르는 포텐셜을 개략적으로 도시한다. 채널 영역의 공핍화되어 있지 않은 영역(ND)에 대하여, n형 영역(3)의 전위는 △ V3의 전위차를 가지고, n형 영역(4)은 △ V4의 전위차를 가진다. 전위차(△ V3)가 작기 때문에 그 주변의 공핍층의 넓이는 좁고, 형성되는 전계도 작다. 한편, n형 영역(4) 주변의 공핍층은 충분히 발달하고, 전위차 △ V4에 의해 형성되는 전계(E4)의 크기도 충분히 높다. 따라서, 밴드간 터널 효과에 의해 발생한 애벌란시 항복에 의한 정공은 충분히 가속되어 핫 홀이 되고, 메모리 위치(Mb)에 주입되어 거기에 축적되어 있던 전자를 중화할 수 있다.
지금, 도 1의 (a)의 회로도에 있어서, 트랜지스터(T13)의 메모리 위치(Mb)의 전자를 소거하고자 하는 경우, 워드선(WL1), 비트선(BL4)에 전술의 전압을 인가하는 것이 된다. 이때, 메모리 트랜지스터(T14)의 메모리 위치(Ma)에도 정공을 주입해 버릴 가능성이 있다.
도 1의 (g)는 트랜지스터(T14)에서의 정공 주입을 방지하는 방법을 도시한다. 소거를 실행하고 싶지 않은 트랜지스터에 대해서는 n형 영역(3), n형 영역(4)에 동일한 전압을 인가한다. 트랜지스터(T14)의 경우 n형 영역(3)에는 약 ＋6 V의 전압이 인가되기 때문에, n형 영역(4)에도 고레벨의 플러스 전압 ＋6 V를 인가한다. 이러한 전압 인가에 의해 도 6의 (b)에 도시한 바와 같이, n형 영역(3), n형 영역(4)으로부터 연장하는 공핍층 끼리 겹쳐져 형성되는 전계가 제한된다. 이 때문에, 정공이 충분히 높은 에너지를 얻을 수 없게 되어 메모리 위치에 대한 정공의 주입이 방지된다.
또한, n형 영역(4)에 고레벨의 전압, 예컨대 ＋6 V를 인가하는 대신에, n형 영역을 플로우팅 상태로 할 수도 있다. 고레벨의 전압이 인가된 n형 영역(3) 주위의 공핍층이 n형 영역(4)에 도달하고, n형 영역(4)의 전자가 고레벨의 전압이 인가된 n형 영역(3)으로 흐르면, n형 영역(4)의 전위를 n형 영역(3)의 전위와 동등한 전위로 변화시킨다. n형 영역(3)에 고레벨의 전압을 인가한 경우와 마찬가지로 소거 동작이 실행되지 않게 된다.
다시 말하면, 메모리 트랜지스터의 게이트에 저레벨 또는 역 극성의 전압, 한 쪽의 확산층에 고레벨의 전압을 인가했을 때, 이 한 쪽의 확산층에 소거를 실행하는 경우에는 다른 쪽의 확산층에 저레벨의 전압을 인가하고, 소거를 실행하지 않는 경우에는 다른 쪽의 확산층에 고레벨의 전압을 인가하거나 부유 상태로 한다. 이하의 실시예에 있어서도 마찬가지이다.
비휘발성 반도체 기억 장치에 있어서, 기억 상태를 갱신하기 위해서 현재의 기억을 전부 소거하는 것이 요구되는 경우가 있다.
도 3의 (a), (b) 및 (c)는 블록 내의 모든 기억을 소거하는 경우의 방법을 도시한다. 블록 내에 다수개의 메모리 트랜지스터(T)가 행렬형으로 배치되고 그 게이트 전극은 워드선(WL1, WL2, WL3....)에 접속되어 있다.
또한, 인접하는 트랜지스터의 인접하는 n형 영역은 공통적으로 접속되고, 각 n형 영역은 비트선(BL1, BL2, BL3.....)에 접속되어 있다. 워드선(WL)은 워드선 드라이버(WD)에 접속되고 비트선(BL)은 비트선 드라이버(BD)에 접속되어 있다.
모든 기억을 소거하는 경우 우선 모든 메모리 위치에 전자를 축적한다.
도 3의 (a)는 모든 메모리 위치에 전자가 축적되어 있는 상태를 도시한다. 다음에, 모든 워드선(WL1, WL2, WL3....)에 소정의 마이너스 전위, 예컨대 -5 V를 인가하고, 하나 건너의 비트선, 예컨대 짝수 번째의 비트(BL2, BL4...)에 소정의 플러스 전위 예컨대 ＋6 V를 인가하며, 홀수 번째의 비트선(BL1, BL3....)에 접지 전위를 인가한다.
이러한 전압 인가에 의해 고전위가 인가된 비트선(BL2, BL4...)에 접속된 메모리 위치에는 정공이 주입되어 기억되어 있던 전자를 중화한다.
도 3의 (b)는 이렇게 하여 짝수 번째의 비트선 근방의 메모리 위치가 전부 소거된 상태를 도시한다. 다음에, 홀수 번째의 비트선(BL1, BL3...)에 소정의 플러스 전위 예컨대 ＋6 V를 인가하고, 짝수 번째의 비트선(BL2, BL4...)을 접지 전위에 접속한다. 워드선(WL)에는 소정의 마이너스 전위, 예컨대 -5 V를 인가한다. 이러한 전압 인가에 의해 홀수 번째의 비트선에 인접하는 메모리 위치에 정공이 주입되어 기억되어 있던 전자를 중화한다.
도 3의 (c)는 이렇게 하여 홀수 번째의 비트선에 인접하는 메모리 위치의 기억이 소거된 상태를 도시한다. 이상 설명한 2 단계의 소거 동작에 의해, 블록 내의 모든 메모리 위치가 소거되어 초기화된다.
기록시의 프로그래밍 전압 및 소거시의 프로그래밍 전압은 동일 지점에 전자 및 정공을 주입하도록 선택되고 있다. 그러나, 주입한 전자가 그 후의 열 스트레스 등에 의해 이동하는 경우도 있다. 또한, 프로그래밍 전압의 변동에 의해 주입되는 위치가 변경되어 버릴 수도 있다.
도 4의 (a)는 이렇게 하여 소정의 메모리 위치 이외에도 전자가 기억된 상태를 도시한다. Mb는 소정의 메모리 위치이며, 이에 인접하는 위치(Mbb)는 어떠한 원인에 의해 변동하여 전자가 기억된 위치를 나타낸다. 이렇게, 기억된 전자가 소정 위치 이외에도 분포되어 버리면, 소거 동작을 실행해도 변경된 메모리 위치(Mbb)의 전자는 소거할 수 없다.
도 4의 (b)는 n형 영역(3)을 접지하고 게이트 전극(9)에 소정의 마이너스 전압을 인가하며 n형 영역(4)에 복수의 플러스 전위를 인가한 경우의 상태를 도시한다. n형 영역(4)에 소정의 소거용 프로그래밍 전압을 인가하면, n형 영역(4)의 pn 접합 주변에 공핍층(DP3a∼DP4a)이 형성된다. 이 때, 소정의 메모리 위치(Mb)에 정공이 주입되어 거기의 전자를 중화한다. 그러나, 이 동작에 의해서는 변동한 메모리 위치(Mbb)의 전자는 중화할 수 없다.
n형 영역(4)에 인가하는 플러스 전압을 증대시킨다. 인가한 플러스 전압의 증대에 의해, 공핍층은 DP3b∼DP4b와 같이 넓어진다. 그러면, 공핍층의 확대에 따라 주입되는 정공 위치도 채널 중앙부로 변경된다. 주입 위치가 변경된 정공은 변경된 메모리 위치(Mbb)에 주입되어 전자를 중화한다.
도 4의 (c)는 도 4의 (b)에 있어서의 포텐셜 분포를 개략적으로 도시한다. 소정의 소거용 프로그래밍 전압을 인가했을 때의 전도대의 포텐셜(CB) 및 가전자대(VB)의 포텐셜을 파선으로 도시하고, n형 영역(4)에 증대한 플러스 전위를 인가했을 때의 포텐셜을 각각 실선으로 도시한다. 인가 전압을 증가함에 따라, n형 영역(4) 주변의 공핍층이 넓어지고 형성되는 전계(E4)가 증가한다.
기억된 전하가 소정의 위치 이외에도 분포하고 있는 경우에는 소정의 소거 동작을 실행해도 소거 후의 특성이 설계된 것과는 다른 것으로 된다. 이러한 이상을 검출했을 때는 전술의 수정 소거 동작을 실행함으로써, 변경된 위치에 주입된 전하를 소거할 수 있다. 또한, 주입된 전하 위치가 n형 영역(3, 4)측(외측)으로 틀어진 경우는 판독 시의 채널 형성에는 영향을 미치지 않기 때문에 문제가 되지 않는다.
이상 실시예에 따라서 본 발명을 설명했지만, 본 발명은 이들에 제한되는 것이 아니다. 예컨대 여러 가지의 변경, 개량, 조합이 가능한 것은 당업자에게 자명할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면 제조가 용이하고 신뢰성이 높은 비휘발성 반도체 기억 장치가 제공된다.
또한, 1 셀당 2 비트를 기억할 수 있어 제조 공정이 간단하고 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 이러한 비휘발성 반도체 기억 장치의 신규 제어 방법이 제공된다.

Claims (6)

  1. 제1 도전형의 반도체 기판과;
    상기 반도체 기판의 표면 영역에 채널 영역을 형성하도록 대칭적으로 형성된 제2 도전형의 제1 및 제2 확산층과;
    상기 채널 영역 상에 형성되고, 캐리어를 트랩할 수 있는 캐리어 트랩층을 포함하는 게이트 절연막과;
    상기 게이트 절연막 상에 형성된 게이트 전극과;
    기록 시에는 상기 게이트 전극에 고레벨의 전압을 인가하고, 상기 제1 및 제2 확산층에는 그 한 쪽에 저레벨의 전압, 다른 쪽에는 고레벨의 전압을 인가하며, 고레벨의 전압이 인가된 확산층 근방의 상기 캐리어 트랩층에 제2 도전형의 핫 캐리어를 주입하고, 판독 시에는 상기 채널 영역에 기록 시와 역방향으로 제2 도전형의 캐리어를 주입하며, 소거 시에는 상기 게이트 전극에 저레벨 또는 역 극성의 전압을 인가하고, 상기 한 쪽의 확산층에 저레벨의 전압, 상기 다른 쪽의 확산층에는 고레벨의 전압을 인가하며, 상기 다른 쪽의 확산층 근방에 있어서 밴드간 터널 효과에 의해서 생긴 제1 도전형의 핫 캐리어를 고레벨의 전압이 인가된 상기 다른 쪽의 확산층 근방의 상기 캐리어 트랩층에 주입하여 제2 도전형의 캐리어를 중화할 수 있는 제어 회로
    를 구비하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  2. 제1 도전형의 반도체 기판과;
    상기 반도체 기판의 표면 영역에 형성되고 m 행 n 열의 행렬 형상으로 배치되며, 행 방향으로 직렬 접속된 다수개의 비휘발성 반도체 메모리 소자로서, 각 비휘발성 반도체 메모리 소자가, 상기 반도체 기판의 표면 영역에 채널 영역을 형성하도록 대칭적으로 형성된 제2 도전형의 제1 및 제2 확산층과, 상기 채널 영역 상에 형성되고 캐리어를 트랩할 수 있는 캐리어 트랩층을 포함하는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 것인 다수개의 비휘발성 반도체 메모리 소자와;
    동일 행의 비휘발성 반도체 메모리 소자의 게이트 전극을 접속하는 m 개의 워드선과;
    동일 열의 비휘발성 반도체 메모리 소자의 제1 또는 제2 확산층 및 인접하는 열이 있는 경우, 그 비휘발성 반도체 메모리 소자의 제2 또는 제1 확산층을 접속하는 (n＋1) 개의 비트선과;
    제i행, 제j열의 비휘발성 반도체 메모리 소자의 제(j＋1)개째의 비트선 측에만 기록을 실행할 때는 제i개째의 워드선에 고레벨의 전압을 인가하고, 제j개째의 비트선에 저레벨의 전압을 인가하며, 제(j＋1)개째의 비트선에 고레벨의 전압을 인가하여 상기 반도체 메모리 소자의 제(j＋1)개째의 비트선에 접속된 확산층 근방의 캐리어 트랩층에 제2 도전형의 캐리어를 주입하고, 상기 기록을 소거하는 때에는 제i개째의 워드선에 저레벨 또는 역 극성의 전압을 인가하며, 제j개째의 비트선에 저레벨의 전압을 인가하고, 제(j＋1)개째의 비트선에 고레벨의 전압을 인가하며, 상기 반도체 메모리 소자의 제(j＋1)개째의 비트선에 접속된 확산층 근방의 캐리어 트랩층에 밴드간 터널 효과에 의해서 발생한 제1 도전형의 캐리어를 주입하여 제2 도전형의 캐리어를 중화할 수 있는 제어 회로
    를 구비하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  3. 반도체 기판의 표면 상에 캐리어 트랩층을 포함하는 게이트 절연막과 그 위에 배치된 게이트 전극을 구비하고, 상기 게이트 전극의 양측의 반도체 기판에 대칭적으로 제1 및 제2 확산층을 형성한 비휘발성 반도체 기억 장치의 제어 방법에 있어서,
    제1 또는 제2 확산층에 고레벨의 제1 전압을 인가하고, 제2 또는 제1 확산층에 상기 제1 전압보다 저레벨인 제2 전압을 인가하며, 게이트 전극에 상기 제2 전압보다 고레벨인 제3 전압을 인가함으로써, 제1 또는 제2 확산층 근방의 메모리 위치에 제1 극성의 핫 캐리어에 의한 기록을 선택적으로 실행하는 공정과;
    제1 또는 제2 확산층에 고레벨의 제1 전압을 인가하고, 제2 또는 제1 확산층에 상기 제1 전압보다 저레벨인 제2 전압을 인가하며, 게이트 전극에 상기 제1 전압보다 저레벨 또는 역 극성의 제3 전압을 인가함으로써, 제1 또는 제2 확산층 근방의 메모리 위치에 밴드간 터널 효과에 의해 발생한 제1 극성과 역극성인 제2 극성의 핫 캐리어에 의한 소거를 선택적으로 실행하는 공정
    을 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제어 방법.
  4. 반도체 기판에 다수의 비휘발성 메모리 소자를 m 행 n 열에 배치하고 행 방향의 메모리 소자를 직렬 접속한 비휘발성 반도체 기억 장치에서, 각 비휘발성 반도체 메모리 소자가 제1 도전형의 반도체 기판의 표면 상에 형성되고, 캐리어 트랩층을 포함하는 게이트 절연막과, 그 위에 형성된 게이트 전극과, 게이트 전극의 양측의 반도체 기판에 대칭적으로 형성된 제2 도전형의 제1 및 제2 확산층을 포함하며, 동일 행의 반도체 메모리 소자의 게이트 전극을 접속하는 m 개의 워드선과, 동일 열의 반도체 메모리 소자의 제1 또는 제2 확산층 및 인접하는 열이 있는 경우, 그 열의 반도체 메모리 소자의 제2 또는 제1 확산층을 접속하는 (n＋1) 개의 비트선을 갖는 비휘발성 반도체 기억 장치의 제어 방법으로서,
    각 반도체 메모리 소자의 한 쪽의 확산층에 저레벨의 전압을 인가하고, 다른 쪽의 확산층에 고레벨의 전압을 인가하며, 게이트 전극에 고레벨의 전압을 인가함으로써, 다른 쪽의 확산층 근방의 캐리어 트랩층에 제2 도전형의 캐리어를 트랩하고, 1 개의 반도체 메모리 소자당 2 비트의 메모리를 가능하게 하는 기록 공정과,
    소거측의 확산층의 전위를 고레벨로 하고, 게이트 전극을 통해 대향하는 확산층의 전위를 저레벨 또는 고레벨 내지 부유 전위로 하며, 게이트 전극의 전위를 저레벨 또는 역 극성으로 함으로써 선택적으로 제1 도전형의 캐리어를 주입하여 비트 단위로 선택적으로 소거/비소거를 제어하는 소거 공정
    을 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제어 방법.
  5. 반도체 기판에 다수의 비휘발성 메모리 소자를 m 행 n 열로 배치하고 행 방향의 메모리 소자를 직렬 접속한 비휘발성 반도체 기억 장치에서, 각 비휘발성 반도체 메모리 소자가 제1 도전형의 반도체 기판의 표면 상에 형성되고, 캐리어 트랩층을 포함하는 게이트 절연막과, 그 위에 형성된 게이트 전극과, 게이트 전극의 양측의 반도체 기판에 대칭적으로 형성된 제2 도전형의 제1 및 제2 확산층을 포함하며, 동일 행의 반도체 메모리 소자의 게이트 전극을 접속하는 m 개의 워드선과, 동일 열의 반도체 메모리 소자의 제1 또는 제2 확산층 및 인접하는 열이 있는 경우, 그 열의 반도체 메모리 소자의 제2 또는 제1 확산층을 접속하는 (n＋1) 개의 비트선을 갖는 비휘발성 반도체 기억 장치의 제어 방법으로서,
    i행, j열의 반도체 메모리 소자의 (j＋1)개째의 비트선에 접속된 확산층 근방에 기록된 제2 도전형의 캐리어를 소거할 때 i 행 번째의 워드선에 저레벨 또는 역 극성의 전압을 인가하고, 1개째부터 (j-1)개째의 비트선에 저레벨의 전압을 인가하거나 부유 상태로 하며, j 개째의 비트선에 저레벨의 전압을 인가하고, (j＋1)개째의 비트선에 고레벨의 전압을 인가하며, (j＋2)개째 이후의 비트선에 고레벨의 전압을 인가하거나 부유 상태로 함으로써 밴드간 터널 효과에 의해 발생한 제1 도전형의 캐리어를 반도체 메모리 소자의 (j＋1)개째의 비트선에 접속된 확산층 근방에 주입함으로써 소거하는 공정
    을 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제어 방법.
  6. 제4항 또는 제5항에 있어서, 상기 소거 공정의 전압 및 반도체 메모리 소자의 치수, 불순물 농도가 제1 확산층 측의 공핍층과 제2 확산층 측의 공핍층이 소거 대상의 반도체 메모리 소자에서는 중복되지 않고, 비소거 대상의 동일 행의 반도체 메모리 소자에서는 중복되도록 선택되는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제어 방법.
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