JP2004260044A - トランジスタとそれを用いた半導体メモリ - Google Patents

Abstract

【課題】従来よりも書込電圧を低くでき、かつ従来よりも電流ウインドウを大きくできる多値トランジスタを提供する。
【解決手段】対向する一対の側面１３ｂを有する凸部１３ａの頂面１３ｃ上にゲート絶縁膜１５ｃを形成する。凸部１３ａを挟む半導体基板の表面に一対のソース・ドレイン領域ＢＬ１， ＢＬ２， ＢＬ３を形成する。凸部１３ａの側面１３ｃとソース・ドレイン領域ＢＬ１， ＢＬ２， ＢＬ３とを覆うようにトンネル絶縁膜を設ける。各側面１３ｃ側に一対の電荷記憶サイトＳＮ１， ＳＮ２を設け、この膜はトンネル絶縁膜１５ａを介して側面１３ｃに対向する。各電荷記憶サイトＳＮ１， ＳＮ２上に第３の絶縁膜１５ｂを形成する。第３の絶縁膜１５ｂを介して各電荷記憶サイトＳＮ１， ＳＮ２と対向し、かつゲート絶縁膜１５ｃを介して頂面１３ｃと対向するコントロールゲートを設ける。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、トランジスタとそれを用いた半導体メモリに関する。より詳細には、本発明は、半導体メモリの多値化に有用な技術に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等の不揮発性メモリは、携帯電話機等に搭載されて、現在広く普及している。通常、ＥＥＰＲＯＭは、１つのセルトランジスタに１ビットの情報しか書き込めない。しかし、デバイスの小型化を図るためには、セルトランジスタの多値化を図り、１つのセルトランジスタに２ビット以上書き込めることが好ましい。
【０００３】
この多値化技術の一例を図１０に示す。図１０は、従来例に係る多値セルトランジスタの断面図である（係る多値化技術については、たとえば特許文献１参照。）。
【０００４】
図１０において、セルトランジスタ１は、いわゆるＭＯＮＯＳ （Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有している。このＭＯＮＯＳ構造を構成するのは、コントロールゲート７（Ｍｅｔａｌ）、シリコン酸化膜６（Ｏｘｉｄｅ）、シリコン窒化膜５（Ｎｉｔｒｉｄｅ）、シリコン酸化膜４（Ｏｘｉｄｅ）、そしてｐ型シリコン基板２（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。
【０００５】
この種のセルトランジスタにおいては、ｎ型のソース・ドレイン領域３、８は、書込シーケンスや読み出しシーケンスにおける種々のステージで、今までソースであったものがドレインになったりする。すなわち、ソース・ドレイン領域３、８のどちらがソースでどちらがドレインであるとは確定できない。よって、ソースと言う場合には、ソース・ドレイン領域３、８のうちキャリア（この例では電子）が放出される方を指し、ドレインはもう一方を指すことにする。
【０００６】
このセルトランジスタ１にデータを書き込むには、図１１（ａ）のような方法を採る。この方法では、ソース８を接地し、ドレイン３とコントロールゲート７とに適当な正電位Ｖ_Ｄ１、Ｖ_Ｇ１を与える。
【０００７】
これによって、ソース・ドレイン領域８、３間の電界で電子が加速されて、ドレイン３の近傍でホットエレクトロンが発生する。ホットエレクトロンは、フォノン等との衝突や、コントロールゲート７の正電位により、シリコン酸化膜４のエネルギ障壁を越えてシリコン窒化膜５に注入される。シリコン窒化膜５には導電性がないから、注入されたホットエレクトロンは、シリコン窒化膜５においてドレイン３に近い部位（以下では、「右側ビット」と呼ぶ）に局在する。この状態が“（１、０）”状態である。
【０００８】
同じことを、ソース・ドレイン電圧を入れ替えて行えば、図１１（ｂ）に示すように、シリコン窒化膜５においてドレイン８に近い部位（以下では、「左側ビットと」呼ぶ）に電子が局在し、“（０、１）”状態が得られる。
【０００９】
図１２（ａ）〜（ｄ）は、セルトランジスタ１で達成し得る４状態を示す。“（１、１）”状態（図１２（ａ）参照）は、左右のいずれのビットにも電子が蓄積されない。そして、“（０、０）”状態（図１２（ｄ）参照）は、左右の両ビットに電子が蓄積される。こうして、セルトランジスタ１では、２ビットのデータを書き込むことができる。
【００１０】
読み出しは、ソース・ドレイン領域８、３の各々への印加電圧を入れ替えることによりドレイン電流を２回計測し、各回のドレイン電流値と基準電流値との大小を比較して行われる。
【００１１】
“（０、０）”状態（図１２（ｄ）参照）は、両ビットに電子が局在するから、シリコン窒化膜５の電位が４値の中で最も低くなる。よって、セルトランジスタ１の閾値電圧が最も高くなり、ドレイン電流は殆ど流れない。ドレイン電流値は、ソース・ドレイン領域８、３の印加電圧を入れ替えても同じで、ほとんど零である。よって、各回のドレイン電流値は基準電流よりも小であると計測される。
【００１２】
“（１、１）”状態（図１２（ａ）参照）は両ビットに電子が無いから、シリコン窒化膜５の電位が４状態の中で最も高い。よって、閾値電圧が４状態の中で最も低くなり、ドレイン電流が最も多く流れる。このドレイン電流値は、ソース・ドレイン領域８、３を入れ替えても同じで、４状態の中で最も大きい。すなわち、各回のドレイン電流値は基準電流よりも大であると計測される。
【００１３】
一方、“（１、０）”と“（０、１）”の各状態（図１２（ｂ）、（ｃ）参照）は、電子が一方のビットにのみ局在するから、セルトランジスタ１が左右非対称になり、ソース・ドレイン領域８、３の印加電圧を入れ替えるとドレイン電流値が異なる。よって、“（１、０）”と“（０、１）”との分別は、初回と終回のどちらのドレイン電流が基準電流より大であるか（または小であるか）を判定することにより行える。
【００１４】
【特許文献１】
米国特許第６，０１１，７２５号明細書。
【００１５】
【発明が解決しようとする課題】
ところが、上述のメモリトランジスタ１には、次のような問題点がある。一点目は、書き込みに際し（図１１（ａ）、（ｂ）参照）、ホットエレクトロンをシリコン窒化膜５に注入するため、コントロールゲート７に高電位Ｖ_Ｇ１を印加する必要がある点である。
【００１６】
ホットエレクトロンがシリコン窒化膜５に注入されるためには、ホットエレクトロンは、シリコン基板２の導電帯からシリコン酸化膜４の導電帯にトンネリングしないといけない。これらの導電帯間のエネルギー差は約３．２ｅＶである。
【００１７】
しかし、ホットエレクトロンは、シリコン基板２中のフォノンとの衝突の際にエネルギーを失うので、３．２Ｖの電圧をコントロールゲート７に印加しても、上記の導電帯間をトンネリングできない。よって、実際には、１２〜１３Ｖの高電圧Ｖ_Ｇ１をコントロールゲート７に印加する必要がある。
【００１８】
高電圧を供給するのはデコーダ回路（図示しない）中の高耐圧トランジスタであり、高耐圧トランジスタは微細化できない。これは、微細化すると、高耐圧トランジスタのソース・ドレインがパンチスルーしてしまうという不都合が生じるからである。よって、この従来例では、デコーダ回路を含むＥＥＰＲＯＭ全体のチップサイズを縮小できない。
【００１９】
二点目は、“（１、０）”状態や“（０、１）”状態を読み出す際、ドレイン電流の電流ウインドウが小さい点である。電流ウインドウとは、“（１、０）”状態や“（０、１）”状態を読む際に、ソース・ドレイン領域３、８の印加電圧を入れ替えて、２回計測した各回のドレイン電流値の差を言う。
【００２０】
この電流ウインドウは、シリコン窒化膜５の右端（または左端）に電子がしっかりと局在し、したがってセルトランジスタ１が明確な非対称性を有する場合に大きくなる。
【００２１】
ところが、セルトランジスタ１では、電子がシリコン窒化膜５にある程度の広がりをもって分布するから、非対称性が現れ難い。特に、セル縮小を図るべくゲート長Ｌ（図１１（ａ）参照）を短くすると、左右どちらのビットに電子が局在するのかはっきりしなくなるから、セルトランジスタ１の非対称性が小さくなり、よって電流ウインドウも小さくなる。しかしながら、このように電流ウインドウが小さいと、ドレイン電流と基準電流値とのマージンが小さくなるから、書込データを誤認する危険性が高くなる。
【００２２】
本発明はこのような従来技術の欠点を解消し、従来よりも書込電圧を低くでき、かつ従来よりも電流ウインドウを大きくできる多値トランジスタとそれを用いた半導体メモリ、および多値トランジスタの製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明は上述の課題を解決するために、トランジスタにおいて、対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、凸部の頂面上に形成された第１の絶縁膜と、凸部を挟む半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、凸部の側面とソース・ドレイン領域とを覆う第２の絶縁膜と、凸部の各側面側に沿って形成され、第２の絶縁膜を介して側面に対向する面として構成され、面内が非導電性を呈する電荷記憶サイトと、電荷記憶サイトを挟んで形成された第３の絶縁膜と、第３の絶縁膜を介して電荷記憶サイトと対向し、かつ第１の絶縁膜を介して凸部の頂面と対向するコントロールゲートとを備えたこととしたものである。
【００２４】
本発明によれば、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面→他方の側面に形成される。これにより、少ない占有面積でチャネル長を稼ぐことができ、トランジスタの小型化を図ることができる。
【００２５】
また凸部の各側面は、電荷記憶サイトと対向するから、頂面を流れているキャリアの進行方向に電荷記憶サイトが位置することになる。よって、書き込みの際、キャリアが電荷記憶サイトに注入されるためには、従来のように当該キャリアの進行方向を変える必要が無いから、キャリアを加速するための加速電圧を低減することができる。したがって、本発明では、従来よりも書込電圧を低くすることができる。
【００２６】
これに加え、本発明では電荷記憶サイトが２面設けられ、各電荷記憶サイトに電子が独立に存在するから、トランジスタを微細化する場合でも、どちらのサイトに電子が存在するかが明確であり、従来例のごとくどちらのビットに電子が局在するか不明瞭になることが無い。
【００２７】
上記のトランジスタにおいて、ソース・ドレイン領域を直線的に結ぶ凸部の基端部の一導電型不純物濃度は、基端部を除く凸部の一導電型不純物濃度よりも高濃度であることが好ましい。
【００２８】
このトランジスタによれば、ソース・ドレイン領域を直線的に結ぶ凸部の基端部の一導電型不純物濃度を、他の凸部の一導電型不純物濃度よりも高濃度としたため、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面→他方の側面に形成され易くなる。これにより、さらに少ない占有面積でチャネル長を稼ぐことができ、トランジスタの小型化を図ることができる。
【００２９】
また、これにより各側面は、電荷記憶サイトと対向するから、頂面を流れているキャリアの進行方向に電荷記憶サイトが位置することになる。よって、書き込みの際、キャリアが電荷記憶サイトに注入されるためには、従来のように当該キャリアの進行方向を変える必要が無いから、キャリアを加速するための加速電圧を低減することができる。したがって、従来よりも書込電圧を低くすることができる。
【００３０】
さらに、上記の構成によれば、ソース・ドレイン領域のパンチスルーを防止することができる。その結果、読出電圧を比較的高くしても、パンチスルーを発生させることがなく、大きな読出信号を得ることができる。さらには、パンチスルーを防止することができる結果、セルトランジスタのソース・ドレイン間の間隙をさらに小さくすることが可能となり、更なる微細化が可能となる。
【００３１】
さらにこれらのトランジスタにおいて、凸部の側面に、ソース・ドレイン領域と接する反対導電型領域を設けてもよい。この領域を設けた場合も、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面→他方の側面に容易に形成される。これにより、少ない占有面積でチャネル長を稼ぐことができ、トランジスタの小型化を図ることができる。また、当該領域でのチャネル抵抗を抑えることができ、電圧降下が抑えられる。その結果、当該領域に、ソース・ドレイン間電圧に比して、若干低下しただけの電圧が印加することができるから、この電圧によりキャリアが勢いよく加速され、書込みにおいては電荷記憶サイトに効率よくキャリアの注入が行われる。また読出し時にも当該部分におけるチャネル抵抗が抑えられる。
【００３２】
また、ソース・ドレイン間を直線的に結んだ領域の不純物濃度を高くする方法と、凸部の側面にソース・ドレイン領域と接する反対導電型領域を設ける方法とを組み合わせると、当該反対導電型不純物が凸部の基端部における高い濃度の一導電型不純物を補償することができる。これにより凸部の基端部で高い濃度の一導電型不純物を形成することに伴うトランジスタの閾値電圧が高くなることを抑えることができる。
【００３３】
凸部の側面に設けられた、ソース・ドレイン領域と接する反対導電型領域の不純物濃度は、ソース・ドレイン領域の不純物濃度に対して１／１００〜１／１００００であることが好ましい。
【００３４】
これらのトランジスタにおいて、第２の絶縁膜を介して電荷記憶サイトが凸部の側面と対向して形成する第２の静電容量は、第１の絶縁膜を介してコントロールゲートが凸部の頂面と対向して形成する第１の静電容量より大きいことが好ましい。また、第２の絶縁膜を介して電荷記憶サイトが凸部の側面と対向して形成する第２の静電容量は、第３の絶縁膜を介して電荷記憶サイトがコントロールゲートと対向して形成する第３の静電容量より大きいことが好ましい。
【００３５】
この場合も、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面→他方の側面に形成され易くなる。これにより、少ない占有面積でチャネル長を稼ぐことができ、トランジスタの小型化を図ることができる。
【００３６】
これにより各側面は、電荷記憶サイトと対向するから、頂面を流れているキャリアの進行方向に電荷記憶サイトが位置することになる。よって、書き込みの際、キャリアが電荷記憶サイトに注入されるためには、従来のように当該キャリアの進行方向を変える必要が無いから、キャリアを加速するための加速電圧を低減することに寄与する。したがって、従来よりも書込電圧を低くすることができる。
【００３７】
一方、読出しに関しては、以下の効果がある。読出しは、コントロールゲートに読出し電圧を印加するとともに、一対のソース・ドレイン領域間に所定電位差を印加することにより行われる。電荷記憶サイトは、大きな静電容量を有する第２の絶縁膜を介して凸部側面と容量結合される。そこで、読出電圧が正電位である場合について説明する。
【００３８】
電荷記憶サイトが、一対のソース・ドレイン領域のうちの高電位側にあると、凸部側面との容量結合によっても電荷記憶サイトの電位が正電位側に引き付けられる。よって、当該電荷記憶サイトにキャリアとしてたとえば電子が注入されていない場合はソース・ドレイン電圧によって、電荷記憶サイト近傍のチャネル電流は大きくなり、一方、電子が注入されている場合でも、当該電子による電荷記憶サイトの低電位化が抑えられ、電荷記憶サイト近傍のチャネルは比較的大きくなる。よって、これらの場合、ドレインＩ_ｄ１は所望に大となる。
【００３９】
一方、ソース・ドレイン間の電位差を反転させると、上記した電荷記憶サイトは、低電位側のソース・ドレイン領域につながった凸部側面と対向することになる。一方、当該電荷記憶サイトは、同時に比較的小さな静電容量を有する第３の絶縁膜によってコントロールゲートにも容量結合されている。したがって、当該電荷記憶サイトに電子が注入されていない場合には、電荷記憶サイトが第３の絶縁膜を介してゲート電圧（Ｖｇ）によってわずかに正電位に引き上げられ、あるいはこの電位がない場合でも、凸部の側面に設けられた反対導電型領域の存在によって、電荷記憶サイト近傍のチャネルは確保され、ドレインＩ_ｄ２は所望の大きさとなる。他方、当該電荷記憶サイトに電子が注入されている場合には、当該電荷記憶サイトは、上述の状態から、注入電子による電位降下によって電位が引き下げられ、これによって、電荷記憶サイト近傍のチャネル抵抗が大きくなるから、この場合のドレイン電流Ｉ_ｄ２は所望に小となる。よって、本発明では、ドレイン電流Ｉ_ｄ１、および電荷記憶サイトに電子が注入された状態におけるＩ_ｄ２の差（電流ウインドウ）が所望に広がる。
【００４０】
これに加え、本発明では電荷記憶サイトが２面設けられ、各電荷記憶サイトに電子が独立に存在するから、トランジスタを微細化する場合でも、どちらの電荷記憶サイトに電子が存在するかが明確であり、従来例のごとくどちらのビットに電子が局在するか不明瞭になることが無い。
【００４１】
さらにまた、トランジスタが非選択状態の場合、このトランジスタに繋がる他のトランジスタを選択するために、ソース・ドレイン領域に種々の電位を与えても、電荷記憶サイトは、当該ソース・ドレイン領域と接続された凸部側面との対向容量により、このソース・ドレイン領域の電位側に引き付けられる。
【００４２】
よって、電荷記憶サイトとソース・ドレイン領域との間の電位差が小さくなるから、それらの間の第２の絶縁膜に高電界が印加されることが無い。したがって、第２の絶縁膜にトンネル電流が流れ難くなり、第２の絶縁膜が劣化することが防がれる。
【００４３】
その上、上記のように電位差が小さくなることから、ソース・ドレイン領域と基板とのｐｎ接合で高電界によりホットホールが発生することが抑えられるため、ホットホールにより第２の絶縁膜が劣化することも防がれる。換言するなら、本発明ではバンド間トンネル耐性が向上する。
【００４４】
これらのトランジスタにおいて、コントロールゲートは、第３の絶縁膜を介して各電荷記憶サイトと対向する複数の第１のコントロールゲートセグメントと、第１の絶縁膜を介して凸部の頂面と対向する第２のコントロールゲートセグメントとを含み、第１のコントロールゲートセグメントと第２のコントロールゲートセグメントは、電気的に一体に形成してもよい。この結果、第１のコントロールゲートセグメントと第２のコントロールゲートセグメントは、電気的に一体に形成されているから、コントロールゲートセグメントを一体化して容易に製造できる。
【００４５】
これに対して、コントロールゲートは、第３の絶縁膜を介して各電荷記憶サイトと対向する複数の第１のコントロールゲートセグメントと、第１の絶縁膜を介して凸部の頂面と対向する第２のコントロールゲートセグメントとを含み、第１のコントロールゲートセグメントと第２のコントロールゲートセグメントは、各々電気的に独立して制御可能としてもよい。
【００４６】
この場合は、第１のコントロールゲートセグメントと第２のコントロールゲートセグメントは、各々電気的に独立して制御可能としたので、これらのコントロールゲートセグメントには、書込み、読出しおよび消去の各動作において、各々最適なゲート電圧を選択して印加することができ、さらに制御性を増すことができる。
【００４７】
以上のトランジスタにおいては、書込みを行うときは、ソース・ドレイン領域間に書込み用の電位差を与えるとともに、コントロールゲートに書込電圧を印加することにより、チャネル領域が凸部の両側面と頂面の各表層に形成され、これにより少なくとも一方の電荷記憶サイトに電荷がバリスティック注入させる。
【００４８】
チャネルが凸部の両側面と頂面の各表層に形成されるため、キャリアは、一方の側面→頂面→他方の側面と流れる。各側面は、電荷記憶サイトと対向するから、頂面を流れているキャリアから見ると、キャリアの進行方向に電荷記憶サイトが位置することになる。よって、キャリアが電荷記憶サイトに注入されるためには、従来のようにキャリアの進行方向を変える必要が無いから、キャリアを加速するための加速電圧を低減することができる。よって、従来よりも書込電圧を低くすることができる。このようにキャリアが散乱を起こさずに走行して、電荷記憶サイトに注入されることを、バリスティック（Ｂａｌｌｉｓｔｉｃ）注入と呼ぶ。
【００４９】
書込み時、ソース・ドレイン領域間を流れる電荷を電子とし、電子が得るエネルギーは、第２の絶縁膜のポテンシャル障壁より大きく、電子はバリスティック注入されるようにするとよい。電子が得るエネルギーが、第２の絶縁膜のポテンシャル障壁より大きいため、効率よく電子をバリスティック注入することができる。
【００５０】
本願発明のトランジスタにおいて、消去を行うときは、コントロールゲートと、ソース・ドレイン領域との間に、電荷記憶サイト中の蓄積電荷を消去するための消去電圧を印加し、半導体基板に向けて消去電流を流し、蓄積電荷が消去されるようにする。
【００５１】
本願発明の半導体メモリは、以上のトランジスタをセルトランジスタとして、コラム方向およびロウ方向に複数配列して集積化したものであり、たとえば、コラム方向に隣接するセルトランジスタのソース・ドレイン領域を共通とし、ロウ方向に隣接するセルトランジスタ同士がコントロールゲートを共有し、かつセルトランジスタ間のソース・ドレイン領域を共有とすることができる。
【００５２】
【発明の実施の形態】
次に、本発明の実施例について、添付図面を参照しながら詳細に説明する。本願発明の多値トランジスタは、対向する一対の側面を有する凸部が設けられた半導体基板と、凸部の頂面上に形成されたゲート絶縁膜と、凸部を挟む半導体基板の表面に形成された一対のソース・ドレイン領域と、凸部の側面とソース・ドレイン領域とを覆うトンネル絶縁膜と、凸部の各側面側に設けられ、トンネル絶縁膜を介して側面に対向する一対の電荷蓄積サイトである電荷蓄積膜と、各電荷蓄積膜上に形成された第３の絶縁膜と、第３の絶縁膜を介して各電荷蓄積膜と対向し、かつゲート絶縁膜を介して凸部の頂面と対向するコントロールゲートとを備えている。電荷蓄積膜は、トンネル絶縁膜を介してソース・ドレイン領域にも対向している。
【００５３】
本実施例では、トンネル絶縁膜はシリコン酸化膜であり、電荷蓄積膜は、少なくとも凸部各側面に対向する面を有するシリコン窒化膜からなる絶縁膜であり、第３の絶縁膜はシリコン酸化膜である。
【００５４】
上記構造に書込操作により電荷、たとえば電子を注入すると、電荷は、各電荷蓄積膜に蓄積され、特に、トンネル絶縁膜と電荷蓄積膜との界面付近に蓄積される。このように本発明は、１つのトランジスタに２つの電荷蓄積膜を設けている。
【００５５】
（１）デバイス構造
図１は、本実施例に係るセルトランジスタＴＣの断面図である。セルトランジスタＴＣは、一導電型半導体基板であるｐ型シリコン基板上に形成されている。ｐ型シリコン基板は、ｐ^＋基板と、その上のｐ型エピタキシャル層とから成る。このうち、ｐ型エピタキシャル層に、ｐウエル１３が形成されている。
【００５６】
本発明の特徴を成す凸部１３ａは、ｐ型シリコン基板に複数設けられている。ビット線ＢＬ１〜ＢＬ３は、凸部１３ａを挟むｐウエル１３の表面に形成されている。ビット線ＢＬ１〜ＢＬ３は、ｐウエル１３の表面の所定のところに、反対導電型であるｎ型不純物をイオン注入して形成される。後述するようにコラム方向に配列されたセルトランジスタＴＣの各ビット線ＢＬ１〜ＢＬ３は、コラム方向に一体化しており、ロウ方向に複数形成されている。
【００５７】
また、コントロールゲートＣＧはポリシリコンから形成されている。コントロールゲートＣＧは、ロウ方向に一体化しており、後述するようにコラム方向に複数形成されていて、その各々はワード線ＷＬ１、ＷＬ２、…として機能する。
【００５８】
コントロールゲートＣＧの上には、コントロールゲートＣＧの抵抗を下げるべく図示しないＷＳｉ膜が設けられている。さらにその上にコントロールゲートＣＧを保護すべく不図示のキャップ膜が設けられており、これはシリコン酸化膜から成る。
【００５９】
凸部１３ａの頂面１３ｃには、第１の絶縁膜であるゲート絶縁膜１５ｃが設けられている。また、凸部１３ａは、対向する一対の側面１３ｂ、１３ｂを有し、各側面１３ｂ、１３ｂの表層には、反対導電型領域であるｎ型領域１７、１７が設けられている。このｎ型領域１７、１７の不純物濃度は、上記ビット線ＢＬ１、ＢＬ２の不純物濃度に比して、１／１００〜１／１００００であり、好ましくは１／１０００程度の不純物濃度に選択される。
【００６０】
第２の絶縁膜であるトンネル絶縁膜１５ａは、各側面１３ｂ、１３ｂとビット線ＢＬ１、ＢＬ２、ＢＬ３とを覆っている。後述するが、ビット線ＢＬ１、ＢＬ２、ＢＬ３はソース・ドレイン領域としても機能するので、以下ではビット線ＢＬ１、ＢＬ２、ＢＬ３のことをソース・ドレイン領域とも称す。
【００６１】
電荷蓄積膜ＳＮ１、ＳＮ２は、凸部１３ａの各側面側にあり、各々トンネル絶縁膜１５ａを介して、ソース・ドレイン領域ＢＬ１、ＢＬ２、ＢＬ３および側面１３ｂ、１３ｂと対向している。第３の絶縁膜１５ｂは、電荷蓄積膜ＳＮ１、ＳＮ２の各表面にある。なお、トンネル絶縁膜１５ａ、第３の絶縁膜１５ｂ、およびゲート絶縁膜１５ｃは、いずれもシリコン酸化膜から成る。
【００６２】
一般に半導体製造上、溝の底部の隅、本実施例の場合ではソース・ドレイン領域ＢＬ１、ＢＬ２、ＢＬ３と接する溝の隅におけるトンネル絶縁膜の均一性は保証し難い。仮にトンネル絶縁膜の上に形成される電荷蓄積膜が導電体である場合、トンネル絶縁膜のこの部分から蓄積電荷が漏洩しやすい。しかし本発明では、シリコン窒化膜ＳＮ１、ＳＮ２は導電性を有していないので、トンネル絶縁膜のこの部分の均一性が悪くても蓄積電荷の保持は保証されるという利点がある。
【００６３】
さらに、以下の利点もある。仮に電荷蓄積膜が導電体である場合、同一溝内の左右の側面に形成した２つの電荷蓄積膜間は、互いに電気的に分離して形成することが要求される。それぞれ、独立に電荷を蓄積する必要があるからである。ところが製造上、溝内に２つの導体を分離して形成する工程が困難性を伴う。しかし本発明では、電荷蓄積膜ＳＮ１、ＳＮ２は絶縁体からなるため、同一溝内の左右の側面に形成した電荷蓄積膜を互いに電気的に分離することなく連続して形成してよい。なぜならば、左右の電荷蓄積膜に蓄積されている電荷は、電荷蓄積膜自体の絶縁性のため互いに分離して保持できるからである。分離不要なため、溝の左側にある電荷蓄積膜ＳＮ２と、溝の右側にある電荷蓄積膜ＳＮ１とは、本実施例では製造上の便宜から、溝の底部において接続されたままにしてある。
【００６４】
図１のコントロールゲートＣＧはその一部が少なくとも、第３の絶縁膜１５ｂを介して電荷蓄積膜ＳＮ１、ＳＮ２と対向し、またゲート絶縁膜１５ｃを介して頂面１３ｃと対向している。このコントロールゲートＣＧは、第３の絶縁膜１５ｂを介して電荷蓄積膜ＳＮ１、ＳＮ２と対向する部分と、ゲート絶縁膜１５ｃを介して頂面１３ｃと対向する部分とを一体化して、全体として１つのコントロールゲートを形成することとした。
【００６５】
なお、コントロールゲートＣＧは、上記第３の絶縁膜１５ｂを介して電荷蓄積膜ＳＮ１、ＳＮ２と対向する部分と、ゲート絶縁膜１５ｃを介して頂面１３ｃと対向する部分とを、２種類のコントロールゲートセグメントとして各々電気的に独立して形成し、これらを独立に電気制御するようにしてもよい。
【００６６】
上記の構造では、チャネルは、凸部１３ａの両側面１３ｂ、１３ｂと頂面１３ｃの各表層に三次元的に形成されており、従来のように一平面内に形成されていないので、少ない占有面積でチャネル長を稼ぐことができ、デバイスの小型化を図ることができる。
【００６７】
凸部１３ａのｐ型不純物濃度は、セルトランジスタＴＣがノーマリーオフとなるように調整されている。すなわち、ソース・ドレイン領域ＢＬ１（ＢＬ２）のうちの一方のソース・ドレイン領域ＢＬ１（ＢＬ２）に所定電圧がバイアスされた状態で、このバイアスされたソース・ドレイン領域ＢＬ１（ＢＬ２）とコントロールゲートＣＧとの電位差が閾値電圧以下のとき、ゲート絶縁膜１５ｃを介してコントロールゲートＣＧによって制御される凸部の頂面近傍のチャネル領域がオフ状態となり、その結果、セルトランジスタＴＣがオフ状態となり、電位差が閾値電圧以上のとき、トランジスタＴＣがオン状態となるように、ｐ型不純物濃度は調整されている。なお、ソース・ドレイン領域ＢＬ１（ＢＬ２）にバイアスされる所定電圧とは、書込み、読出し等の各種の動作時に印加される後述の電圧Ｖ_ＤＤを言う。
【００６８】
図２は、セルトランジスタＴＣの等価回路を模式的に表した図であり、さまざまな容量を示している。各容量の意味は次の通りである。
・Ｃ_ＣＧ ・・・コントロールゲートＣＧと凸部１３ａの頂面１３ｃとの対向容量である。
・Ｃ_ＣＦ１ （Ｃ_ＣＦ２）・・・コントロールゲートＣＧと電荷蓄積層ＳＮ１（ＳＮ２）との対向容量である。電荷はトンネル絶縁膜１５ａと電荷蓄積層ＳＮ１（ＳＮ２）との界面近傍に蓄積されると考えられるため、この対向容量は、第３の絶縁膜１５ｂの容量と電荷蓄積層ＳＮ１（ＳＮ２）の容量とを直列に接続した容量に等しいと考えられる。
・Ｃ_ＦＧ１ （Ｃ_ＦＧ２）・・・電荷蓄積層ＳＮ１（ＳＮ２）と、凸部１３ａの側面１３ｂとの対向容量である。これは、側面１３ｂに対向するトンネル絶縁膜１５ａによる容量である。
【００６９】
これらの容量に関しては、以下の大小関係がある。トンネル絶縁膜１５ａを介して電荷蓄積膜ＳＮ１（ＳＮ２）が凸部の側面と対向して形成する静電容量Ｃ_ＦＧ１ （Ｃ_ＦＧ２）は、ゲート絶縁膜１５ｃを介してコントロールゲートＣＧが凸部の頂面と対向して形成する静電容量Ｃ_ＣＧより大きい。また、トンネル絶縁膜１５ａを介して電荷蓄積膜ＳＮ１（ＳＮ２）が凸部の側面と対向して形成する静電容量Ｃ_ＦＧ１ （Ｃ_ＦＧ２）は、電荷蓄積膜ＳＮ１（ＳＮ２）および第３の絶縁膜１５ｂを介して電荷蓄積膜ＳＮ１（ＳＮ２）がコントロールゲートＣＧと対向して形成する静電容量Ｃ_ＣＦ１ （Ｃ_ＣＦ２）より大きい。
【００７０】
セルトランジスタＴＣは、コラム方向およびロウ方向に複数配列されている。コラム方向に隣接するセルトランジスタ同士は、ソース・ドレイン領域ＢＬが共通であり、また、ロウ方向に隣接するセルトランジスタＴＣは、コントロールゲートＣＧを共有し、かつ、それらの間のソース・ドレイン領域ＢＬを共有する。
【００７１】
（２）駆動方法
次に、上述のセルトランジスタＴＣの駆動方法について説明する。
【００７２】
ｉ） 書込動作
書込動作について、図３を参照して説明する。図３は、セルトランジスタＴＣへの書込動作について示す断面図である。上述のごとく、凸部１３ａの両側方には一対の電荷蓄積膜ＳＮ１、ＳＮ２が設けられており、本発明によれば、各電荷蓄積膜ＳＮ１、ＳＮ２の界面近傍に独立に電子ｅを注入することができる。
【００７３】
例えば、右側の電荷蓄積層ＳＮ２に電子を注入するには、図３に示すように、コントロールゲートＣＧにゲート電圧Ｖ_Ｇ（たとえば５．５Ｖ）を印加する。電子が注入される側のソース・ドレイン領域ＢＬ２に電圧Ｖ_ＤＤ（たとえば３．５Ｖ）を印加する。基板１３と、電子が注入されない側のソース・ドレイン領域ＢＬ１とは接地する。
【００７４】
これによれば、コントロールゲートＣＧに正電位が印加されるから、頂面１３ｃの表層に反転層１３ｄが形成され、ｎ型領域１７、１７同士が反転層１３ｄにより電気的に接続される。ｎ型領域１７、１７は、同じ導電型（すなわちｎ型）のソース・ドレイン領域ＢＬ１、ＢＬ２に接しているから、結局、ソース・ドレイン領域ＢＬ１、ＢＬ２が電気的に接続される。
【００７５】
したがって、キャリア（本実施例では電子ｅ）は、同図の矢印５０、５２の経路を流れることになる。特に、頂面１３ｃを流れる電子ｅに注目されたい。この電子ｅから見れば、その運動方向に右側の電荷蓄積層ＳＮ２が位置する。よって、電子ｅがこの電荷蓄積層ＳＮ２に注入されるためには、従来のように電子ｅの運動方向を変える必要が無いから、電子ｅを電荷蓄積層ＳＮ２に引き付けるためのゲート電圧（すなわち書込電圧）Ｖ_Ｇを従来よりも下げることができる。さらに電荷蓄積層ＳＮ２は、静電容量の大きなゲート絶縁膜１５ａを介してドレイン電圧によって電位が引き上げられているから、電子ｅを電荷蓄積層ＳＮ２に引き付けるためのゲート電圧Ｖ_Ｇをさらに下げることができる。
【００７６】
しかも、側面１３ｂにｎ型領域１７、１７を設けたことで、側面１３ｂが低抵抗となり、そこでの電圧降下が抑えられる。よって、頂面１３ｃの両端に、ソース・ドレイン領域ＢＬ１〜ＢＬ２間電圧（たとえば３．５Ｖ）より若干低下した高い電圧が印加されるから、この電圧により電子ｅが頂面１３ｃで勢いよく加速され、電荷蓄積層ＳＮ２に矢印５２のように電子ｅが効率良く注入される。このように、ｎ型領域１７、１７も、書込電圧Ｖ_Ｇを低減するのに寄与する。このｎ型領域１７、１７は、ソース・ドレイン領域の不純物濃度に比して、１／１００〜１／１００００、好ましくは１／１０００程度の不純物濃度に選択される。
【００７７】
上述の書込電圧Ｖ_Ｇが低減されるという利点は、頂面１３ｃでのチャネル抵抗を大きくしても得ることができる。チャネル抵抗を大きくするには、ゲート絶縁膜１５ｃを厚膜に形成して、コントロールゲートＣＧとチャネル領域との間の静電容量を小さくすればよい。本実施例では、図３に示すように、ゲート絶縁膜１５ｃをトンネル絶縁膜１５ａよりも厚くすることで静電容量を小さくし、チャネル抵抗を大きくしている。
【００７８】
チャネル抵抗を大きくする構造は上記に限定されず、凸部１３ａの頂面１３ｃ付近（上述の反転層１３ｄが形成される領域）を、一導電型（本実施例ではｐ型）不純物領域である高抵抗領域にしてもよい。高抵抗領域は、頂面１３ｃ付近に、凸部１３ａよりも高濃度のｐ型不純物をイオン注入して形成できる。
【００７９】
頂面１３ｃでのチャネル抵抗を大きくすると、頂面１３ｃでの電圧降下が大きくなるから、頂面１３ｃの両端にソース・ドレイン領域ＢＬ１〜ＢＬ２間電圧より若干低下した高い電圧が印加される。よって、上述したのと同じ理由により、書込電圧Ｖ_Ｇを低減することができる。
【００８０】
このように、書込電圧Ｖ_Ｇを低減するには、ｉ）側面１３ｂにｎ型領域１７、１７を設けるか、ｉｉ）トンネル絶縁膜の静電容量を大きくして、電荷蓄積層をドレイン電圧によって引き上げるか、ｉｉｉ）ゲート絶縁膜１５ｃを厚膜にするか、またはｉｖ）頂面１３ｃに高抵抗領域１３ｅを設ければよい。これらｉ）〜ｉｖ）を任意に組み合わせることで、上述の利点を得ることもできる。ｉ）〜ｉｖ）のいずれの場合であっても、書込電圧Ｖ_Ｇは約５．５Ｖ程度で良く、従来例（約１２〜１３Ｖ）よりも格段に低くすることができる。
【００８１】
図３は、電荷蓄積膜ＳＮ２への電荷の蓄積工程（書込工程）を模式的に示すものであり、蓄積工程の初期においては、矢印５２のように電荷ｅが流れて、チャネル上部に対向するシリコン酸化膜１５ａとシリコン窒化膜ＳＮ２との界面にバリスティック注入によって電荷ｅが注入される。当該部分に電荷ｅが注入された後は、電荷ｅによる電界によって、電荷ｅの流れが矢印５１のように順次下方に移る。この結果、順次下方のシリコン窒化膜ＳＮ２にバリスティック注入が行なわれ、チャネル側壁の広い領域の電荷蓄積膜ＳＮ２に電荷注入が行なわれる。
【００８２】
このように、従来技術のＭＯＮＯＳ構造と比較して本実施例では、チャンネル領域側面に広い面積で電荷蓄積膜ＳＮ１、ＳＮ２を形成でき、かつチャンネル領域側面の広い領域にわたって電荷を蓄積できることから、電荷の蓄積電荷量を大きくすることができる。チャンネル領域側面の高さが４０ｎｍの場合、実効的に５ｎｍ程度の領域に電荷を蓄積する従来技術のＭＯＮＯＳ構造に対して８倍から１０倍の電荷量を蓄積できる。
【００８３】
図３では、右側の電荷蓄積層ＳＮ２にのみ電子が注入されたが、左側の電荷蓄積層ＳＮ１に電子を注入するには、ソース・ドレイン領域ＢＬ１、ＢＬ２の電圧を入れ替えればよい。よって、本実施例では、図４（ａ）〜（ｄ）に示す４状態が得られる。
【００８４】
図４（ａ）は、両電荷蓄積膜ＳＮ１、ＳＮ２に電子ｅが注入されていない“（１、１）”状態を示す。図４（ｂ）、（ｃ）は、電荷蓄積膜ＳＮ１、ＳＮ２の一方にのみ電子ｅが注入された“（１、０）”、“（０、１）”状態を示す。図４（ｄ）は、両電荷蓄積膜ＳＮ１、ＳＮ２に電子ｅが注入された“（０、０）”状態を示す。この状態を得るには、例えば、右側の電荷蓄積層ＳＮ２に電子ｅを注入した後、左側の電荷蓄積層ＳＮ１に電子ｅを注入すればよい。かくして、本実施例では、１つのセルトランジスタＴＣに２ビットのデータ“（１、１）”〜“（０、０）”を書き込むことができる。
【００８５】
本実施例では電荷蓄積膜ＳＮ１、ＳＮ２が２つ設けられ、各電荷蓄積膜ＳＮ１、ＳＮ２に電子ｅが独立に存在するから、セル縮小を図る場合でも、どちらの電荷蓄積膜ＳＮ１、ＳＮ２に電子ｅが存在するのかが明確であり、従来例のごとくどちらのビットに電子ｅが局在するか不明瞭になることが無い。
【００８６】
ｉｉ） 読み出し動作
次に、読み出し動作について、図５（ａ）〜（ｂ）を参照して説明する。データを読み出すには、まず、図５（ａ）に示すように、コントロールゲートＣＧにゲート電圧Ｖ_Ｇ（たとえば５Ｖ）を印加する。そして、一方のソース・ドレイン領域ＢＬ２に電圧Ｖ_ＤＤ（たとえば１．２Ｖ）を印加し、他方のソース・ドレイン領域ＢＬ１と基板１２とを接地する。
【００８７】
この電位配分だと、コントロールゲートＣＧが正電位となるから、凸部１３ａの頂面に反転層１３ｄが形成される。よって、同図の矢印の向きにドレイン電流Ｉ_ｄ１が流れる。
【００８８】
次いで、図５（ｂ）に示すように、ゲート電圧Ｖ_Ｇ（すなわち５Ｖ）はそのままで、ソース・ドレイン領域ＢＬ１、ＢＬ２の電圧を入れ替える。このようにすると、ソース・ドレイン領域ＢＬ１〜ＢＬ２間の電位差が反転するから、同図の矢印の向きにドレイン電流Ｉ_ｄ２が流れる。
【００８９】
本実施例では、上記のようにソース・ドレイン領域ＢＬ１、ＢＬ２の電圧を入れ替え、各回のドレイン電流Ｉ_ｄ１、Ｉ_ｄ２を計測する。ドレイン電流Ｉ_ｄ１、Ｉ_ｄ２の大きさは、各状態によって後述のごとく異なる。よって、各回のドレイン電流値のセット（Ｉ_ｄ１、Ｉ_ｄ２）と、各状態とを一対一に対応させることにより、どの状態であるかを読み出すことができる。次に、各状態“（１、１）”〜“（０、０）”におけるドレイン電流値について説明する。
【００９０】
（ａ）“（１、０）”状態
図６（ａ）〜（ｂ）は、“（１、０）”状態を読み出す場合の断面図である。図６（ａ）において、それぞれの部材に印加する電圧は上述の図５（ａ）の通りであって、この電圧によりドレイン電流Ｉ_ｄ１が流れる。
【００９１】
図６（ａ）の状態では、右側の電荷蓄積層ＳＮ２は、電子が注入されたことにより電位が下がる。しかし、電荷蓄積層ＳＮ２の電位は、対向容量Ｃ_ＣＦ２によって、コントロールゲートＣＧ（５Ｖ）やソース・ドレインＢＬ２（１．２Ｖ）の正電位側に引き上げられる。
【００９２】
結局、電荷蓄積層ＳＮ２の電位下降が抑えられるから、電荷蓄積層ＳＮ２近傍でのチャネル抵抗はそれ程大きくない。したがって、ドレイン電流Ｉ_ｄ１の電流値は比較的大きくなる。
【００９３】
特に、図のようにｎ型領域１７を設けた場合は、ｎ型領域１７はソース・ドレイン領域ＢＬ２に接するから、ｎ型領域１７の電位がソース・ドレイン領域ＢＬ２のそれとほぼ同じとなる。したがって、電荷蓄積層ＳＮ２の電位は、対向容量Ｃ_ＦＧ２によってもソース・ドレインＢＬ側に引き上げられる。よって、右側の電荷蓄積層ＳＮ２近傍のチャネル抵抗がさらに小さくなるから、ドレイン電流Ｉ_ｄ１の電流値はより一層大きくなる。
【００９４】
一方、図６（ｂ）は、ソース・ドレインＢＬ１、ＢＬ２の電圧を入れ替えて、ドレイン電流Ｉ_ｄ２を流した場合である。この場合、注入電子によって、右側の電荷蓄積層ＳＮ２の電位が下がる。しかも、右側のソース・ドレイン領域ＢＬ２が接地されるから、電荷蓄積層ＳＮ２の電位は、ソース・ドレイン領域ＢＬ２との対向容量Ｃ_ＦＤにより接地側に引き下げられる。よって、電荷蓄積層ＳＮ２の電位が図６（ａ）の場合よりも低くなるから、電荷蓄積層ＳＮ２近傍のチャネル抵抗が大きくなり、ドレイン電流Ｉ_ｄ２が先のＩ_ｄ１よりも小さくなる。
【００９５】
特に、ｎ型領域１７を設けると、右側の電荷蓄積層ＳＮ２の電位は対向容量Ｃ_ＦＧ２によっても接地側に引き下げられ、ドレイン電流Ｉ_ｄ２がより一層小さくなる。このように、“（１、０）”状態は、
・（Ｉ_ｄ１、Ｉ_ｄ２）＝（大、小）
で識別することができる。このドレイン電流Ｉ_ｄ１、Ｉ_ｄ２の大小の判定は、図示しないセンスアンプが基準電流と比較して行う。
【００９６】
本実施例では、各ドレイン電流Ｉ_ｄ１、Ｉ_ｄ２の電流量は、対向容量Ｃ_ＣＦ２、Ｃ_ＦＤ、Ｃ_ＦＧ２によって、上述のごとく所望に大にしたり小にしたりすることができ、その差（Ｉ _ｄ１−Ｉ_ｄ２）を所望に大きくすることができる。差（Ｉ _ｄ１−Ｉ_ｄ２）とは電流ウインドウであるから、本実施例では電流ウインドウを所望に広げることができる。電流ウインドウが広いので、ドレイン電流Ｉ_ｄ１、Ｉ_ｄ２と基準電流とのマージンが広くなり、書込データを誤認する危険性が低減できる。
【００９７】
（ｂ）“（０、１）”状態
“（０、１）”状態は、上記とは反対に左側の電荷蓄積層ＳＮ１に電子が注入される。よって、各ドレイン電流Ｉ_ｄ１、Ｉ_ｄ２の電流値は、上記の議論と同様にして評価され、
・（Ｉ_ｄ１、Ｉ_ｄ２）＝（小、大）
となる。
【００９８】
（ｃ）“（１、１）”状態
“（１、１）”状態は、いずれの電荷蓄積膜ＳＮ１、ＳＮ２にも電子が注入されない。したがって、各電荷蓄積膜ＳＮ１、ＳＮ２の電位は電子によって引き下げられないから、Ｉ_ｄ１、Ｉ_ｄ２の双方とも大となる。また、この状態は左右対称であるから、Ｉ_ｄ１とＩ_ｄ２とに差は生じず、
・（Ｉ_ｄ１、Ｉ_ｄ２）＝（大、大）
となる。
【００９９】
（ｄ）“（０、０）”状態
“（０、０）”状態は、両方の電荷蓄積膜ＳＮ１、ＳＮ２に電子が注入されるから、左右対称となる。したがって、Ｉ_ｄ１とＩ_ｄ２とに差は生じず、
・（Ｉ_ｄ１、Ｉ_ｄ２）＝（小、小）
となる。
【０１００】
ｉｉｉ） 消去動作
次に、電荷蓄積膜ＳＮ１、ＳＮ２に注入された電子の消去方法について説明する。蓄積電子を引き抜くには、図７に示すように、電子をソース・ドレイン領域ＢＬ１、ＢＬ２に引き抜く方法が考えられる。この方法では、コントロールゲートＣＧを接地して、ソース・ドレイン領域ＢＬ１、ＢＬ２に高電位“Ｈ”（たとえば１２Ｖ）を与える。ここで、コントロールゲートＣＧと、ソース・ドレイン領域ＢＬ１、ＢＬ２との電位差は相対的に設定することができ、たとえば、コントロールゲートＣＧに−６Ｖを、ソース・ドレイン領域ＢＬ１、ＢＬ２に６Ｖを印加するようにしてもよい。
【０１０１】
ｉｖ） 非選択時
上記ｉ）〜ｉｉｉ）は、いずれもセルトランジスタＴＣが選択されている場合であった。実際の動作では、セルトランジスタＴＣが常に選択されているということはなく、非選択状態の場合もある。
【０１０２】
非選択状態でもビット線、たとえばビット線ＢＬ１（図１参照）には、他のセルトランジスタＴＣを選択すべく、各動作用の電圧Ｖ_ＤＤが印加される。この場合、非選択セルトランジスタＴＣの電荷蓄積層ＳＮ１は、凸部側壁との大きい対向容量Ｃ_ＦＧ１により、ビット線ＢＬ１の電位に引き付けられる。よって、電荷蓄積層ＳＮ１とソース・ドレイン領域ＢＬ１との間の電位差が小さくなるから、それらの間のトンネル絶縁膜１５ａが高電界に曝されることが無い。したがって、トンネル絶縁膜１５ａにトンネル電流が流れ難くなり、トンネル絶縁膜１５ａの劣化を防ぐことができる。
【０１０３】
ここで、上記駆動時ｉ）〜ｉｖ）の各利点を得るために、電荷蓄積層ＳＮ１（ＳＮ２）と、凸部側壁との対向容量Ｃ_ＦＧ１、Ｃ_ＦＧ２が重要な役割を果たしているのに注意されたい。本実施例では、電荷蓄積層ＳＮ１（ＳＮ２）を凸部側壁およびソース・ドレイン領域ＢＬ１（ＢＬ２）上に覆設することにより、電荷蓄積層ＳＮ１〜ＳＮ２の間隔を狭めてデバイスを小型化すると共に、対向容量Ｃ_ＦＧ１、Ｃ_ＦＧ２を大きく稼いで上述の利点を得やすくしている。
【０１０４】
（３）パンチスルー対策と閾値電圧Ｖ_ｔｈの安定化
ところで、上記の書き込みや読み出し動作の際に、ソース・ドレイン領域ＢＬ１〜ＢＬ２間のパンチスルーが問題になるなら、図８に示す構造を採用することがよい。図８中のグラフは、凸部１３ａの深さと、その深さでのボロン（ｐ型不純物）濃度との関係を示すものである。この構造では、凸部１３ａのボロン濃度を深さ方向に漸増させて、凸部１３ａの基端部でのボロン濃度を高くする。このようにすると、ソース・ドレイン領域ＢＬ１、ＢＬ２に近い部位の側面１３ｂ、１３ｂにおいて、ボロン濃度が高くなる。
【０１０５】
上記の構造により、ｎ型のソース・ドレイン領域ＢＬ１、ＢＬ２に近い部位のチャネルにおいてｐ型不純物の濃度が高くなるから、チャネルは、ｎ型のソース・ドレイン領域ＢＬ１、ＢＬ２を直線的に結んだ領域（ｎ型のソース・ドレイン領域ＢＬ１、ＢＬ２に近い部位）から離間した領域、すなわち凸部の側面１３ｂ、１３ｂと頂面１３ｃの各表層に形成されることとなる。このことは、上記の構造により、ｎ型のソース・ドレイン領域ＢＬ１、ＢＬ２に近い部位のチャネルにおいてｐ型不純物の濃度が高くなるから、ソース・ドレイン領域ＢＬ１、ＢＬ２がパンチスルーしにくくなることも意味しており、このセルトランジスタを集積化して半導体メモリを形成する場合に、高い集積度を実現することが可能となる。
【０１０６】
ところで、セルトランジスタＴＣの閾値電圧Ｖ_ｔｈは、基端部の側面１３ｂ、１３ｂでの不純物濃度に大きく影響される。したがって、上述のように基端部でボロン濃度を高くすると、セルトランジスタＴＣの閾値電圧Ｖ_ｔｈは高くなる。
【０１０７】
しかし、側面１３ｂにｎ型領域１７を設けると、このｎ型領域１７中のｎ型不純物と側面１３ｂのｐ型不純物とが補償するから、側面１３ｂでの実質的なアクセプタ濃度を下げることができる。よって、たとえ凸部１３ａの基端部でのボロン濃度を高くしても、ｎ型領域１７を設けることで、トランジスタの閾値電圧Ｖ_ｔｈの増加を抑えることができる。
【０１０８】
また、上述のごとく、閾値電圧Ｖ_ｔｈは基端部の不純物濃度にデリケートであるから、Ｖ_ｔｈを安定させるためには基端部で不純物濃度が余り変動しないようにすることが好ましい。したがって、凸部１３ａにおけるボロン濃度は、単に漸増するだけでなく、太線で示すピークをなるべくフラット（平坦）に形成し、フラットな部位を凸部１３ａの基端部に位置させることが好ましい。フラットな部位では、ボロン濃度が余り変動しないから、ボロン濃度とｎ型領域１７中のヒ素濃度との濃度関係がほぼ一定となり、閾値電圧Ｖ_ｔｈを安定させることができる。
【０１０９】
（４）コントロールゲート−ビット線間のリーク電流
本発明では、図１に示すように、ロウ方向に隣接するセルトランジスタＴＣ、ＴＣ間のＡ部において、コントロールゲートＣＧとビット線ＢＬ２とが対向する。よって、Ａ部において、各種の動作時に、コントロールゲートＣＧとビット線ＢＬ２との間にリーク電流が流れる可能性が考えられる。
【０１１０】
しかし、コントロールゲートＣＧとビット線ＢＬ２との間には、トンネル絶縁膜１５ａ、電荷蓄積膜ＳＮ１、ＳＮ２、第３の絶縁膜がある。これらの膜の厚みによって、上記のリーク電流を防ぐことができる。
【０１１１】
（５）ビット線の低抵抗化
再び、図１を参照されたい。同図では、セルトランジスタＴＣ、ＴＣ、・・・は数個しか記載されていないが、実際のデバイスでは多数形成される。セルトランジスタＴＣ、ＴＣ、・・・が多数あると、それに伴いビット線ＢＬ１〜ＢＬ４もコラム方向に長く延びる。よって、ビット線ＢＬ１〜ＢＬ３の抵抗が無視できなくなるから、ビット線ＢＬ１〜ＢＬ３をできるだけ低抵抗にすることが好ましい。
【０１１２】
このため、ビット線ＢＬ１〜ＢＬ３に、高濃度の反対導電型領域であるｎ^＋領域３３を併設し、ビット線ＢＬ１〜ＢＬ３の抵抗を下げるようにしてもよい。図１では、ｎ^＋領域３３を設けるとした場合のその位置を示す。なお、図１では、ｎ^＋領域３３は、その断面しか見えないが、実際に設けるとした場合は、コラム方向にビット線ＢＬ１〜ＢＬ３に平行して設ける。これにより、ビット線ＢＬ１〜ＢＬ３の抵抗が下がるから、デバイスの動作速度の低下を抑えることができる。
【０１１３】
（６）他の実施例
図９に本発明の他の実施例を示す。図９に示した実施例は、図１に示した実施例におけるシリコン窒化膜からなる電荷蓄積膜ＳＮ１、ＳＮ２をシリコン・ナノ・ドットからなる電荷蓄積ノードＳＮ１、ＳＮ２に置換した構成であり、他の構成は図１に示す実施例と同じであり、同一の構成部分には同一の番号または記号を付し、説明を省略する。本発明においては、図１の電荷蓄積膜ＳＮ１およびＳＮ２、図９の電荷蓄積ノードＳＮ１、ＳＮ２を総称して、電荷記憶サイトと称することとする。
【０１１４】
図９に示した実施例において、シリコン・ナノ・ドットは、たとえば、応用物理学会編「応用物理」Ｖｏｌ．７１、Ｎｏ．８、２００２（２００２年８月１０日発行）の第９７０頁〜第９７３頁に記載の技術を用いることができる。すなわち、シリコン・ナノ・ドットからなる電荷蓄積ノードは、凸部１３ａを有する一導電型半導体基板１３上に、シリコン酸化膜からなるトンネル絶縁膜１５ａを各側面１３ｂ、１３ｂとビット線ＢＬ１、ＢＬ２、ＢＬ３とを覆うように形成した後、トンネル絶縁膜１５ａ上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、エアロゾル堆積法、シリコンリッチ絶縁膜のアニール、ドット材料の絶縁膜中へのインプラント後のアニールなどの手段（特に、容易にドット径や絶縁膜厚条件を設定できることから、特にＣＶＤによる形成手段を用いることが望ましい）で微小シリコンドットを互いのドット間が非導電性を呈するように、少なくとも凸部側面１３ｂに対向する面状に形成し、さらにその上に第３の絶縁膜１５ｂを設けることにより形成することができる。このシリコン・ナノ・ドットからなる電荷蓄積ノードＳＮ１、ＳＮ２は図９に示したように、凸部１３ａの各側面１３ｂ、１３ｂおよびビット線ＢＬ１、ＢＬ２、ＢＬ３に対向するように形成してもよいが、各側面１３ｂ、１３ｂにのみ対向するように選択的に設けてもよい。
【０１１５】
この実施例において重要なことは、上記図２において説明したことと同様に、トンネル絶縁膜１５ａを介してシリコン・ナノ・ドットからなる電荷蓄積ノードＳＮ１、ＳＮ２が凸部側面１３ｂ、１３ｂと対向して形成する静電容量Ｃ_ＦＧ１（Ｃ_ＦＧ２）は、ゲート絶縁膜１５ｃを介してコントロールゲートＣＧが凸部頂面１３ｃと対向して形成する静電容量Ｃ_ＣＧより大きいことである。同様に、トンネル絶縁膜１５ａを介してシリコン・ナノ・ドットからなる電荷蓄積ノードＳＮ１、ＳＮ２が凸部側面１３ｂ、１３ｂと対向して形成する静電容量Ｃ_ＦＧ１（Ｃ_ＦＧ２）は、第３の絶縁膜１５ｂを介して電荷蓄積ノードＳＮ１、ＳＮ２がコントロールゲートＣＧと対向して形成する静電容量Ｃ_ＣＦ１（Ｃ_ＣＦ２）より大きいことである。
【０１１６】
以上、複数の実施例について詳細に説明したが、本発明は上記実施例に限定されない。本発明は、その主旨を逸脱しない範囲内で適宜変形することができる。例えば、上記では半導体メモリについて説明したが、半導体メモリ以外の半導体装置にも本発明を適用することができる。また、上記では、一導電型としてｐ型を用い、反対導電型としてｎ型を用いたが、これに代えて、一導電型としてｎ型を用い、反対導電型としてｐ型を用いてもよい。
【０１１７】
【発明の効果】
このように本発明によれば、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面→他方の側面に形成される。これにより、少ない占有面積でチャネル長を稼ぐことができ、トランジスタの小型化を図ることができる。
【０１１８】
また凸部の各側面は、電荷記憶サイトと対向するから、頂面を流れているキャリアの進行方向に電荷記憶サイトが位置することになる。よって、書き込みの際、キャリアが電荷記憶サイトに注入されるためには、従来のように当該キャリアの進行方向を変える必要が無いから、キャリアを加速するための加速電圧を低減することができる。したがって、本発明では、従来よりも書込電圧を低くすることができる。
【０１１９】
これに加え、本発明では電荷記憶サイトが２面設けられ、各電荷記憶サイトに電子が独立に存在するから、トランジスタを微細化する場合でも、どちらの電荷記憶サイトに電子が存在するかが明確であり、従来例のごとくどちらのビットに電子が局在するか不明瞭になることが無い。
【０１２０】
また、ソース・ドレイン領域を直線的に結ぶ凸部の基端部の一導電型不純物濃度を、他の凸部の一導電型不純物濃度よりも高濃度としたため、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面→他方の側面に形成され易くなる。これにより、さらに少ない占有面積でチャネル長を稼ぐことができ、トランジスタの小型化を図ることができる。
【０１２１】
また、これにより各側面は、電荷記憶サイトと対向するから、頂面を流れているキャリアの進行方向に電荷記憶サイトが位置することになる。よって、書き込みの際、キャリアが電荷記憶サイトに注入されるためには、従来のように当該キャリアの進行方向を変える必要が無いから、キャリアを加速するための加速電圧を低減することができる。したがって、従来よりも書込電圧を低くすることができる。
【０１２２】
さらに、上記の構成によれば、ソース・ドレイン領域のパンチスルーを防止することができる。その結果、読出電圧を比較的高くしても、パンチスルーを発生させることがなく、大きな読出信号を得ることができる。さらには、パンチスルーを防止することができる結果、セルトランジスタのソース・ドレイン間の間隙をさらに小さくすることが可能となり、更なる微細化が可能となる。
【０１２３】
さらにこれらのトランジスタにおいて、凸部の側面に、ソース・ドレイン領域と接する反対導電型領域を設けてもよい。この領域を設けた場合も、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面→他方の側面に容易に形成される。これにより、少ない占有面積でチャネル長を稼ぐことができ、トランジスタの小型化を図ることができる。また、当該領域でのチャネル抵抗を抑えることができ、電圧効果が抑えられる。その結果、当該領域に、ソース・ドレイン間電圧に比して、若干低下しただけの電圧が印加することができるから、この電圧によりキャリアが勢いよく加速され、書込みにおいては電荷記憶サイトに効率よくキャリアの注入が行われる。また読出し時にも当該部分におけるチャネル抵抗が抑えられる。
【０１２４】
また、ソース・ドレイン間を直線的に結んだ領域の不純物濃度を高くする方法と、凸部の側面にソース・ドレイン領域と接する反対導電型領域を設ける方法とを組み合わせると、当該反対導電型不純物が凸部の基端部における高い濃度の一導電型不純物を補償することができる。これにより凸部の基端部で高い濃度の一導電型不純物を形成することに伴うトランジスタの閾値電圧が高くなることを抑えることができる。
【０１２５】
これらのトランジスタにおいて、第２の絶縁膜を介して電荷記憶サイトが凸部の側面と対向して形成する第２の静電容量は、第１の絶縁膜を介してコントロールゲートが凸部の頂面と対向して形成する第１の静電容量より大きいことが好ましい。また、第２の絶縁膜を介して電荷記憶サイトが凸部の側面と対向して形成する第２の静電容量は、第３の絶縁膜を介して電荷記憶サイトがコントロールゲートと対向して形成する第３の静電容量より大きいことが好ましい。
【０１２６】
この場合も、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面→他方の側面に形成され易くなる。これにより、少ない占有面積でチャネル長を稼ぐことができ、トランジスタの小型化を図ることができる。
【０１２７】
一方、読出しに関しては、以下の効果がある。電荷記憶サイトが、一対のソース・ドレイン領域のうちの高電位側にあると、電荷記憶サイトの電位が正電位側に引き付けられる。よって、当該電荷記憶サイトにキャリアとしてたとえば電子が注入されていない場合はソース・ドレイン電圧によって、電荷記憶サイト近傍のチャネル電流は大きくなり、一方、電子が注入されている場合でも、当該電子による電荷記憶サイトの低電位化が抑えられ、電荷記憶サイト近傍のチャネルは比較的大きくなる。よって、これらの場合、ドレインＩ_ｄ１は所望に大となる。
【０１２８】
一方、ソース・ドレイン間の電位差を反転させると、上記した電荷記憶サイトの電位が低電位側に引き付けられる。一方、当該電荷記憶サイトは、同時に比較的小さな静電容量を有する電荷記憶サイトによってコントロールゲートにも容量結合されている。したがって、当該電荷記憶サイトに電子が注入されていない場合には、電荷記憶サイトが第３の絶縁膜を介してゲート電圧（Ｖｇ）によってわずかに正電位に引き上げられ、あるいはこの電位がない場合でも、凸部の側面に設けられた反対導電型領域の存在によって、電荷記憶サイト近傍のチャネルは確保され、ドレインＩ_ｄ２は所望の大きさとなる。他方、当該電荷記憶サイトに電子が注入されている場合には、当該電荷記憶サイトは、上述の状態から、注入電子による電位降下によって電位が引き下げられ、これによって、電荷記憶サイト近傍のチャネル抵抗が大きくなるから、この場合のドレイン電流Ｉ_ｄ２は所望に小となる。よって、本発明では、ドレイン電流Ｉ_ｄ１、および電荷記憶サイトに電子が注入された状態におけるＩ_ｄ２の差（電流ウインドウ）が所望に広がる。
【０１２９】
さらにまた、トランジスタが非選択状態の場合、このトランジスタに繋がる他のトランジスタを選択するために、ソース・ドレイン領域に種々の電位を与えても、電荷記憶サイトは、このソース・ドレイン領域の電位側に引き付けられる。
【０１３０】
よって、電荷記憶サイトとソース・ドレイン領域との間の電位差が小さくなるから、それらの間の第２の絶縁膜に高電界が印加されることが無い。したがって、第２の絶縁膜にトンネル電流が流れ難くなり、第２の絶縁膜が劣化することが防がれる。
【０１３１】
その上、上記のように電位差が小さくなることから、ソース・ドレイン領域と基板とのｐｎ接合で高電界によりホットホールが発生することが抑えられるため、ホットホールにより第２の絶縁膜が劣化することも防がれる。換言するなら、本発明ではバンド間トンネル耐性が向上する。
【０１３２】
以上のトランジスタにおいては、書込みを行うときは、ソース・ドレイン領域間に書込み用の電位差を与えるとともに、コントロールゲートに書込電圧を印加することにより、チャネル領域が凸部の両側面と頂面の各表層に形成し、これにより少なくとも一方の電荷記憶サイトに電荷がバリスティック注入させる。
【０１３３】
チャネルが凸部の両側面と頂面の各表層に形成されるため、キャリアは、一方の側面→頂面→他方の側面と流れる。各側面は、電荷記憶サイトと対向するから、頂面を流れているキャリアから見ると、キャリアの進行方向に電荷記憶サイトが位置することになる。よって、キャリアが電荷記憶サイトに注入されるためには、従来のようにキャリアの進行方向を変える必要が無いから、キャリアを加速するための加速電圧を低減することができる。よって、従来よりも書込電圧を低くすることができる。
【図面の簡単な説明】
【図１】本発明の実施例に係る半導体メモリが備えるセルトランジスタの拡大断面図である。
【図２】本発明の実施例に係る半導体メモリが備えるセルトランジスタの等価回路を模式的に表した図である。
【図３】本発明の実施例に係る半導体メモリが備えるセルトランジスタへの書込動作について示す断面図である。
【図４】本発明の実施例に係る半導体メモリが備えるセルトランジスタが達成し得る４値状態を示す断面図である。
【図５】本発明の実施例に係る半導体メモリが備えるセルトランジスタの読出動作について示す断面図である。
【図６】本発明の実施例に係る半導体メモリが備えるセルトランジスタにおいて、“（１、０）”状態を読み出す場合の断面図である。
【図７】電荷蓄積膜に注入された電子の消去方法の一例を示す断面図である。
【図８】本発明の実施例において、ｐウエルの表面からの深さと、その深さでのボロン濃度との関係を示すグラフである。
【図９】本発明の他の実施例に係る半導体メモリが備えるセルトランジスタの拡大断面図である。
【図１０】従来例に係る多値セルトランジスタの断面図である。
【図１１】従来例に係る多値セルトランジスタへの書込動作を示すための断面図である。
【図１２】従来例に係る多値セルトランジスタが達成し得る４状態の断面図である。
【符号の説明】
１２ ｐ型シリコン基板（一導電型半導体基板）
１３ ｐウエル
１３ａ 凸部
１３ｂ 凸部の側面
１３ｃ 凸部の頂面
１５ａ トンネル絶縁膜（第２の絶縁膜）
１５ｂ 第３の絶縁膜（第３の絶縁膜）
１５ｃ ゲート絶縁膜（第１の絶縁膜）
１７ ｎ型領域
２８ トレンチ
３３ ｎ^＋領域
ＳＮ１、ＳＮ２ 電荷記憶サイト
ＢＬ１〜ＢＬ３ ビット線

Claims (15)

1. 対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、
   前記凸部の頂面上に形成された第１の絶縁膜と、
   前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、
   前記凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、
   前記凸部の各側面側に沿って形成され、前記第２の絶縁膜を介して前記側面に対向する面として構成され、該面内が非導電性を呈する電荷記憶サイトと、
   前記電荷記憶サイトを挟んで形成された第３の絶縁膜と、
   前記第３の絶縁膜を介して前記電荷記憶サイトと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを備えたことを特徴とするトランジスタ。
2. 請求項１に記載のトランジスタにおいて、前記第２の絶縁膜は酸化膜であり、前記電荷記憶サイトは、該酸化膜上に形成された窒化膜の界面として形成されることを特徴とするトランジスタ。
3. 請求項１に記載のトランジスタにおいて、前記電荷記憶サイトは、前記第２の絶縁膜と前記第３の絶縁膜の界面に形成された微小半導体ドット配列により形成されることを特徴とするトランジスタ。
4. 請求項１から３までのいずれかに記載のトランジスタにおいて、前記ソース・ドレイン領域を直線的に結ぶ前記凸部の基端部の一導電型不純物濃度は、該基端部を除く凸部の一導電型不純物濃度よりも高濃度であることを特徴とするトランジスタ。
5. 請求項１から４までのいずれかに記載のトランジスタにおいて、前記凸部の側面に、前記ソース・ドレイン領域と接する反対導電型領域を設けたことを特徴とするトランジスタ。
6. 請求項５に記載のトランジスタにおいて、前記凸部の側面に設けられた、前記ソース・ドレイン領域と接する反対導電型領域の不純物濃度は、前記ソース・ドレイン領域の不純物濃度に対して１／１００〜１／１００００であることを特徴とするトランジスタ。
7. 請求項１から６までのいずれかに記載のトランジスタにおいて、前記第２の絶縁膜を介して前記電荷記憶サイトが前記凸部の側面と対向して形成する第２の静電容量は、前記第１の絶縁膜を介して前記コントロールゲートが前記凸部の頂面と対向して形成する第１の静電容量より大きいことを特徴とするトランジスタ。
8. 請求項１から７までのいずれかに記載のトランジスタにおいて、前記第２の絶縁膜を介して前記電荷記憶サイトが前記凸部の側面と対向して形成する第２の静電容量は、前記第３の絶縁膜を介して前記電荷記憶サイトが前記コントロールゲートと対向して形成する第３の静電容量より大きいことを特徴とするトランジスタ。
9. 請求項１から８までのいずれかに記載のトランジスタにおいて、前記コントロールゲートは、前記第３の絶縁膜を介して前記電荷記憶サイトと対向する複数の第１のコントロールゲートセグメントと、前記第１の絶縁膜を介して前記凸部の頂面と対向する第２のコントロールゲートセグメントとを含み、前記第１のコントロールゲートセグメントと前記第２のコントロールゲートセグメントは、電気的に一体に形成されていることを特徴とするトランジスタ。
10. 請求項１から８までのいずれかに記載のトランジスタにおいて、前記コントロールゲートは、前記第３の絶縁膜を介して前記電荷記憶サイトと対向する複数の第１のコントロールゲートセグメントと、前記第１の絶縁膜を介して前記凸部の頂面と対向する第２のコントロールゲートセグメントとを含み、前記第１のコントロールゲートセグメントと前記第２のコントロールゲートセグメントは、各々電気的に独立して制御可能であることを特徴とするトランジスタ。
11. 請求項１から１０までのいずれかに記載のトランジスタにおいて、
    前記ソース・ドレイン領域間に書込み用の電位差を与えるとともに、前記コントロールゲートに書込電圧を印加することにより、チャネル領域が前記凸部の両側面と頂面の各表層に形成され、これにより少なくとも一方の前記電荷記憶サイトに電荷がバリスティック注入されることを特徴とするトランジスタ。
12. 請求項１１に記載のトランジスタにおいて、前記ソース・ドレイン領域間を流れる電荷は電子であり、該電子が得るエネルギーは、前記第２の絶縁膜のポテンシャル障壁より大きく、該電子は前記電荷記憶サイトにバリスティック注入されることを特徴とするトランジスタ。
13. 請求項１から１２までのいずれかに記載のトランジスタにおいて、
    前記コントロールゲートと、前記ソース・ドレイン領域との間に、前記電荷記憶サイト中の蓄積電荷を消去するための消去電圧が印加されて、前記半導体基板に向けて消去電流が流れ、前記蓄積電荷が消去されることを特徴とするトランジスタ。
14. 請求項１から１３までのいずれかに記載の前記トランジスタをセルトランジスタとして、コラム方向およびロウ方向に複数配列してなる半導体メモリ。
15. 請求項１４に記載の半導体メモリにおいて、前記コラム方向に隣接するセルトランジスタの前記ソース・ドレイン領域が共通であり、前記ロウ方向に隣接するセルトランジスタ同士が該セルトランジスタ間の前記ソース・ドレイン領域を共有していることを特徴とする半導体メモリ。

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