KR20030042422A - 다중비트를 저장하는 기억소자를 구비한 반도체 메모리 및그것을 구동하는 방법 - Google Patents

다중비트를 저장하는 기억소자를 구비한 반도체 메모리 및그것을 구동하는 방법 Download PDF

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Abstract

다중비트 트랜지스터는 돌기부(13a)를 구비한 P형 반도체기판(12), 게이트절연층(15c), 1쌍의 N형 소스/드레인영역(BL1, BL2), 터널절연층(15a), 1쌍의 플로팅게이트(FG1, FG2), 인터폴리절연층(15b), 및 콘트롤게이트(CG)를 구비한다. 소스/드레인영역(BL1, BL2)을 가상으로 연결하는 직선으로 한정되는 상기 돌기부(13a)의 근저부는 다른 부분보다 P형 불순물의 농도가 높다. 콘트롤게이트(CG)에는 기록전압이 인가되면서 소스/드레인영역(BL1, BL2)간에는 기록용 전위차가 설정되어, 이에 따라 전자가 플로팅게이트(FG1, FG2) 중 적어도 하나에 탄동적으로 주입되게 한다.

Description

다중비트를 저장하는 기억소자를 구비한 반도체 메모리 및 그것을 구동하는 방법{SEMICONDUCTOR MEMORY HAVING STORAGE CELLS STORING MULTIPLE BITS AND A METHOD OF DRIVING THE SAME}
본 발명은 다중비트 트랜지스터, 그것을 사용한 반도체 메모리 및 다중비트 트랜지스터를 구동하는 방법에 관한 것이다. 보다 특별하게, 본 발명은 각각 다중비트를 저장하는 기억소자를 구비한 반도체 메모리를 위해 유용한 기술에 관한 것이다.
오늘날, EEPROM(Electrically Erasable Programmable Read Only Memory)를 포함한 비휘발성 메모리가 예를 들어, 휴대전화와 같은 곳에 널리 적용되고 있다. 예컨대, EEPROM은 보통 각각의 기억소자 트랜지스터내에 1비트의 정보만이 저장되게 한다. 하지만, 디바이스의 크기 축소를 촉진하기 위해서는 셀 트랜지스터에 2비트 이상의 정보가 저장되게 하는 다중비트 구성의 셀 트랜지스터를 구현해야 하는 것이 바람직하다.
도 26에 미국특허 제 6,011,725호에 설명된 다중비트구성을 갖는 기억소자 트랜지스터를 예를 들어 도시한다. 도시된 바와 같이, 셀 트랜지스터(1)는 순서대로 콘트롤게이트전극(금속)(7), 실리콘 산화물층(산화물)(6), 실리콘 질화물층(질화물)(5), 실리콘산화물층(산화물)(4), 및 P형 실리콘기판(반도체)(2)으로 구성된 이른바 MONOS(Metal Oxide Nitride Oxide Semiconductor) 구조를 갖는다.
셀 트랜지스터(1)에서, N형 소스/드레인영역(3, 8)은 각각 기록(write-in) 또는 판독(read-out) 시퀀스의 여러 단계에서 선택적으로 소스 또는 드레인전극이 된다. 다시 말해, 소스/드레인영역(3, 8) 중 어느 것이 소스 또는 드레인전극으로 기능하는 지는 정해져 있지 않다. 이하의 설명에서는, 특정 경우에 전자일 수 있는 전기 캐리어를 방출하는 소스/드레인영역(3, 8) 중 하나를 소스영역, 그리고 다른 하나의 영역을 드레인영역이라 칭한다.
도 27a는 데이터가 어떻게 기억소자 트랜지스터(1)에 기록되는 지를 명시한다. 도시된 바와 같이, 드레인영역(3) 및 콘트롤게이트(7)에는 각각 적절한 양전압(VD1, VG1)이 인가되는 한편 소스영역(8)은 접지된다. 이 상태에서, 소스영역(8)과 드레인영역(3) 사이에는 전기장이 형성되고 전자를 가속시키므로, 드레인영역(3)의 부근에는 핫 일렉트론(hot electron)이 생성된다. 따라서, 생성된 핫 일렉트론은 포논에 대한 충돌과 콘트롤게이트전극(7)의 양전위로 인하여, 실리콘산화물층(4)의 에너지 배리어를 넘어 실리콘질화물층(5)으로 주입된다. 실리콘질화물층(5)은 도전성이 없기 때문에, 실리콘질화물층(5)으로 주입된 핫 일렉트론은 드레인영역(3)의 부근에 모이고, 저장된 정보의 우측비트(9a)를 형성한다. 이 상태는 저장된 비트상태 (1, 0)를 나타낸다.
도 27b는 도 27a의 소스 및 드레인전압이 서로 교체되는 상태를 도시한다. 도시된 바와 같이, 실리콘질화물층(5)으로 주입된 핫 일렉트론은 드레인영역(8)의 부근에 모이고, 저장된 정보의 좌측비트(9b)를 형성한다. 이것은 저장상태 (0, 1)를 설정한다.
도 28a 내지 도 28d는 셀 트랜지스터(1)에서 이용가능한 4개의 상이한 논리 저장상태를 도시한다. 도 28a에 도시된 바와 같이, 전자가 우측 및 좌측비트위치 중 어디에도 저장되어 있지 않을 때에는, 상태 (1,1)이 설정된다. 도 28d에 도시된 바와 같이, 전자가 우측 및 좌측비트 위치 모두에 저장된 때에는 상태 (0, 0)이 설정된다. 이 방식으로, 셀 트랜지스터(1)는 2비트 데이터가 그안에 저장되게 한다. 하지만 상기 데이터 기록 시퀀스는 콘트롤 게이트(7)에 인가된 전압(VG1)이 높이 않으면 핫 일렉트론이 실리콘 질화물층(5)으로 주입될 수 없기 때문에 바람직하지 않다.
더욱 상세하게는, 핫 일렉트론의 주입을 위하여, 실리콘기판(2)의 전도대로부터 실리콘산화물층(4)의 전도대까지 핫 일렉트론를 터널링시킬 필요가 있다. 상기 두 전도대간의 에너지차는 대략 3.2전자볼트(eV)이다. 하지만, 핫 일렉트론은 실리콘기판(2)에 있는 포논과 충돌하면 에너지를 잃으므로, 콘트롤게이트(7)에3.2V의 전압이 인가될 지라도 상기 두 전도대간에서 터널링될 수 없다. 그러므로, 실제 콘트롤게이트(7)에 인가된 전압(VG1)은 12V 내지 13V로 높아야만 한다.
디코더회로(도시되지 않음)내에 포함된 내고전압 트랜지스터로부터 콘트롤게이트(7)에 상기와 같은 고전압이 인가된다고 가정하더라도, 이러한 트랜지스터는 소형화될 수 없는데, 그 이유는 소형화가 되면 트랜지스터의 소스와 드레인전극간에 펀치스루(punch-through)가 생길 것이기 때문이다. 그러므로, 상술한 종래기술의 구조로는 디코더회로를 포함하는 전체 EEPROM의 칩 크기를 감소시키는 것이 불가능하다.
한편, 셀 트랜지스터(1)로부터 데이터를 판독하기 위해서, 소스영역(2)과 드레인영역(3)에 인가된 전압은 기록상태로부터 서로 교체되어 하기에 상세히 서술되는 바와 같이 트레인전류를 측정하는 한편 각각의 측정된 드레인 전류를 기준 전류값과 비교한다. 도 28d에 도시된 상태 (0, 0)에서, 전자는 우측 및 좌측 비트위치(9a, 9b)의 모두에 모여 있으므로, 실리콘질화물층(5)의 전위는 4개의 상태중에서 가장 낮다. 따라서, 셀 트랜지스터(1)의 임계전압은 가장 높게 되고, 실질적으로 드레인전류가 흐르지 않게 된다. 드레인전류값은, 소스영역(8) 및 드레인영역(3)에 인가된 전압이 교체되는 경우에도 동일하게 유지되므로, 거의 0이다. 그 결과로, 양쪽에서 차례로 측정된 2개의 드레인전류는 기준전류보다 크게 결정된다.
도 28a에 도시된 상태 (1, 1)에서는, 우측 및 좌측비트위치(9a, 9b)의 어디에도 전자가 없으므로, 실리콘질화물층(5)의 전위는 4개의 상태중에서 가장 높다. 그러므로, 트랜지스터(1)의 임계전압은 4개의 상태중에서 가장 낮게 되고, 가장 큰 드레인전류가 흐르게 된다. 드레인전류값은, 소스영역(8) 및 드레인영역(3)이 서로 교체되는 때에도 동일하게 유지되며, 4개의 상태중에서 가장 크다. 그 결과, 차례로 측정된 양쪽의 드레인전류는 모두 기준전류보다 크게 결정된다.
한편, 도 28b 및 도 28c에 각각 도시된 상태 (1, 0) 및 상태 (0, 1)에서는, 전자는 우측 및 좌측비트위치 중 한 위치에만 모여 있으므로, 전위분포에 대하여 셀 트랜지스터(1)가 좌우방향으로 비대칭이 되게 한다. 소스영역(8) 및 드레인영역(3)에 인가된 전압이 교체될 때, 차례로 측정된 드레인전류는 서로 다르다. 그러므로, 측정된 2개의 드레인전류 중 어느 것이 기준전류보다 크거나 작은 지를 판정함으로써, 상태 (1, 0) 및 상태 (0, 1)를 구별할 수 있다.
상기 서술된 데이터 판독 시퀀스는 상태 (1, 0) 또는 상태 (0, 1)가 감지될 때 드레인전류를 구별하는 전류윈도우가 더욱 작아진다는 단점을 가진다. 전류윈도우라는 것은 상태 (1, 0) 및 상태 (0, 1)를 감지하는 경우, 소스 및 드레인영역(3, 8)에 인가된 전압을 교체하여 측정된 2개의 드레인전류간의 차이를 의미한다. 전자가 실리콘질화물층(5)의 우측단이나 좌측단에 확연히 몰려 위치될 때 즉, 셀 트랜지스터(1)가 전위 또는 전자분포에서 좌우방향으로 명확히 비대칭일 때, 전류윈도우는 확실히 개방된다.
하지만, 전자는 어떤 너비에 걸쳐 실리콘질화물층(5)에 분포되기 때문에 셀 트랜지스터(1)에서 비대칭이 명확히 나타나지 않는다. 특히 도 27a을 보면, 셀 크기를 축소하기 위하여 게이트길이(L)를 줄인 경우, 셀 트랜지스터(1)의 비대칭성은 더욱 감소되어 전류윈도우도 줄어들고 우측 및 좌측 비트위치 중 어느 위치에 전자가 모이는지 명확하지 않다. 이러한 작은 전류윈도우는 드레인전류와 기준전류의 마진를 감소시키고, 이에 따라 저장된 데이터의 부정확한 식별을 심화시킨다.
하기에 도 29를 참조로 서술되는 바와 같이, 종래의 트랜지스터(1)가 가진 또 다른 문제는 인터밴드(inter-band) 터널링에 대한 내성이 낮다는 것이다. 도 29는 셀 트랜지스터(1)가 선택되지 않은 상태를 도시한다. 도시된 바와 같이, 셀 트랜지스터(1)가 선택되지 않게 하려면, 판독에 할당된 전위보다 낮은 접지전위를 콘트롤게이트(7)에 인가한다. 한편, 선택된 셀 트랜지스터의 드레인전극에는 양전위(VD1)가 인가된다. 양전위(VD1)는 메모리디바이스의 열방향에 있는 모든 셀에 공통이기 때문에, 셀 트랜지스터(1)의 드레인영역(3)에도 인가된다.
도 29에 도시된 상태에서, 실리콘질화물층(5)과 드레인영역(3)간의 전위차 ΔV는 콘트롤케이트(7)의 전위가 낮아지기 때문에 판독의 경우보다 크다. 특히, 실리콘질화물층(5)에 전자가 모여 있는 경우, 전자가 실리콘질화물층(5)의 전위를 낮추기 때문에 전위차 ΔV는 더욱 커진다. 전위차 ΔV가 크면, 드레인영역(3)과 실리콘질화물층(5)의 사이에 터널전류가 흘러, 실리콘산화물층(4)이 열화되게 한다.
또한, 큰 전위차 ΔV는 드레인영역(3)의 에지에 보다 강한 전기장을 생성하므로, 드레인영역(3)과 실리콘기판(2)의 PN접합에서 브레이크다운이 일어나기 쉽다. 도 29에서 원(100)으로 표시한 확대도에 도시된 바와 같이, 상기 브레이크다운으로 인하여 핫 홀 및 핫 일렉트론이 쌍으로 나타난다. 핫 홀(102)은 보다 낮은 전위쪽(실리콘질화물층(5)쪽)으로 인력을 받아, 실리콘산화물층(4)을 관통하여, 상기 층(4)을 열화시킨다. 상기 언급된 인터밴드 터널링에 대한 낮은 내성은 상술된 상황을 가리킨다.
셀 트랜지스터(1)에 저장된 데이터를 삭제하기 위해서, 실리콘질화물층(5)에 저장된 전자가 도 30a에 도시된 바와 같이 드레인전극(3)을 향하여, 혹은 도 30b에 도시된 바와 같이 콘트롤게이트(7)를 향하여 빠져 나간다. 보다 상세하게, 도 30a에서 콘트롤게이트(7) 및 드레인전극(3)에 각각 음전위 "L" 및 양전위 "H"가 인가되어 전자는 콘트롤게이트(7)보다 전위가 높은 드레인전극(3)을 향하여 빠져 나간다. 도 30b에서, 콘트롤게이트(7)에는 양전위 "H"가 인가되는 반면 드레인전류(3)는 접지되어, 전자는 드레인전극(3)보다 전위가 높은 콘트롤게이트(7)를 향해 빠져 나가고 터널전류(104)가 흐른다.
본 발명의 목적은 종래의 다중비트 트랜지스터보다 낮은 기록전압으로 작동할 수 있는 다중비트 트랜지스터, 그것을 사용한 반도체 메모리 및 다중비트 트랜지스터를 구동하는 방법을 제공하는 것이다.
도 1은 본 발명을 구현한 반도체 메모리의 부분 사시도,
도 2는 도 1의 반도체 메모리에 포함된 셀 트랜지스터 중 하나의 확대 단면도,
도 3은 도 2의 셀 트랜지스터를 표현하는 등가회로,
도 4는 예시적인 실시예의 셀 트랜지스터에 데이터를 기록하는 기록모드를 나타내는 단면도,
도 5는 돌기부의 최상부상에 고저항영역이 제공된 셀 트랜지스터의 단면도,
도 6a 내지 도 6d는 예시적인 실시예의 셀 트랜지스터로 이룰 수 있는 4가지 상이한 상태를 도시한 단면도,
도 7a 및 도 7b는 예시적인 실시예의 셀 트랜지스터로부터 데이터를 판독하는 판독모드의 단면도,
도 8a 및 도 8b는 예시적인 실시예의 셀 트랜지스터로부터 어떻게 상태 (0, 1)를 감지하는지의 이해를 돕는 데 유용한 단면도,
도 9는 셀 트랜지스터의 일부를 형성하는 플로팅케이트로 주입된 전자를 방출하는 특정 방법의 이해를 돕는 데 유용한 단면도,
도 10은 플로팅게이트에 이입된 전자를 삭제하는 또 다른 특정 방법의 이해를 돕는 데 유용한 단면도,
도 11은 예시적인 실시예의 셀 트랜지스터에 포함된 터널 절연층을 연결하는 선택 산화물층을 도시한 단면도,
도 12는 예시적인 실시예의 반도체 메모리의 일반적 구성을 도시한 개략 블럭도,
도 13a 내지 도 24는 예시적인 실시예의 반도체 메모리를 제조하는 일련의 단계를 도시한 부분 사시도,
도 25는 예시적인 실시예에서 이용 가능한 소스/드레인영역의 또 다른 특정 구성을 도시한 단면도,
도 26은 종래기술의 다중비트 셀 트랜지스터의 단면도,
도 27a 및 도 27b는 종래기술의 셀 트랜지스터에 데이터를 기록하는 과정을 이해하는 데 유용한 단면도,
도 28a 및 도 28d는 종래기술의 셀 트랜지스터에서 특유한 4가지 상이한 저장상태를 표현한 단면도,
도 29는 종래기술의 셀 트랜지스터가 인터밴드 터널링에 대한 내성이 약한 이유를 이해하는 데 유용한, 그것의 부분 확대도가 함께 있는 단면도,
도 30a 및 도 30b는 종래기술의 셀 트랜지스터에서 특유한, 저장된 데이터를 삭제하는 방법의 문제점을 이해하는 데 유용한 단면도,
도 31은 본 발명의 대안 실시예에 따른 데이터를 기록하는 방법을 이해하는 데 유용한 개략 회로도,
도 32a 및 도 32b는 각각 기록모드 동작시 대안 실시예에서 나타나는 전류 및 전압을 표현한 곡선도표,
도 33은 예시적인 실시예와 관련하여 도시된 돌기부의 붕소농도분포를 가진 예시적인 실시예에 적용 가능한 변경된 구성을 이해하는 데 유용한 단면도,
도 34는 예시적인 실시예에 포함된 P형 웰의, 표면으로부터 측정된 깊이와 붕소농도의 관계를 도표로 나타낸 그래프.
본 발명에 따른 트랜지스터는 서로 마주하는 한 쌍의 측벽을 가진 돌기부가 형성된 1도전형 반도체기판을 구비한다. 상기 돌기부의 최상부에 제1절연층이 형성된다. 상기 반도체기판의 표면 위에 상기 돌기부의 양쪽에 한 쌍의 2도전형 소스/드레인영역이 형성된다. 상기 돌기부의 측벽 중 하나와 상기 소스/드레인영역 중 하나를 각각 제2절연층이 덮는다. 상기 돌기부의 측벽에 각각 한 쌍의 플로팅게이트가 형성되고 그 각각은 각각의 제2절연층을 개재하여 측벽 및 소스/드레인영역과 마주한다. 하나의 플로팅케이트마다 각각 그 위에 제3절연층이 형성된다. 콘트롤게이트는 제3절연층을 개재하여 상기 플로팅게이트와 마주하며 제1절연층을 개재하여 상기 돌기부의 최상부와 마주한다. 상기 소스/드레인영역을 가상으로 연결하는 직선으로 한정되는 돌기부의 근저부(root portion)는 나머지 부분보다 1도전형 불순물의 농도가 더 높다. 소스/드레인영역간에는 기록용 전위차가 설정되는 한편, 콘트롤게이트에는 기록전압이 인가되어, 플로팅게이트 중 적어도 하나에 전하가 탄동적으로(ballistically) 주입되게 된다.
대안으로, 소스/드레인영역간에 흐르게 될 전하가 전자로 이루어질 수 있는데, 이것은 제2절연층의 전위장벽보다 큰 에너지를 얻어 플로팅케이트 중 적어도 하나에 탄동적으로 주입된다.
또 다른 대안으로, 각각 돌기부의 하나의 측벽과 마주하고 특히 제2절연층을 개재하여 하나의 소스/드레인영역과 마주하는 플로팅게이트로 제1커패시턴스를 형성하고, 제1절연층을 개재하여 돌기부의 최상부와 마주하는 콘트롤게이트로 제2커패시턴스를 형성한다. 제1커패시턴스가 제2커패시턴스보다 클 수 있다.
대안으로, 제3절연층 중 하나를 개재하여 콘트롤게이트와 마주하는 각각의 플로팅게이트로 제3커패시턴스를 형성한다. 제1커패시턴스는 제3커패시턴스에 용량성 결합(capacitively coupled)될 수 있고, 제1커패시턴스가 크다.
바람직하게, 각각의 2도전형 영역이 돌기부의 측벽 중 하나 위에 측벽과 근접한 소스/드레인영역과 접하여 형성될 수 있다.
또한, 각각의 플로팅게이트는 적어도 부분적으로 돌기부의 최상부 위로 솟을 수 있다.
또, 플로팅케이트는 플로팅게이트가 돌기부의 최상부를 덮지 않도록 구성될 수 있다.
반도체 메모리도 각각 상술된 구성을 가진 복수의 셀 트랜지스터를 구비하여 제공된다.
대안으로, 열 방향으로 서로 인접한 셀 트랜지스터가 단일 소스/드레인영역을 공유할 수 있으며, 행 방향으로 서로 인접한 셀 트랜지스터가 그 셀 트랜지스터들 사이의 단일 콘트롤게이트와 소스/드레인영역을 공유할 수 있다.
바람직하게, 커패시터는 한 쌍의 소스/드레인영역 중 어느 하나에 선택적으로 연결 가능하며, 소정의 전하량이 커패시터에 저장되거나 커패시터로부터 방출될 때까지 상기 쌍의 소스/드레인영역 사이에 기록 전류가 계속 흐르게 하여, 플로팅케이트의 쌍 중 적어도 하나에 전하가 탄동적으로 하전되게 한다.
또한, 본 발명에 따른 상술된 구성을 가진 트랜지스터를 구동하는 방법은, 소스/드레인영역의 쌍 사이에 기록용 전위차를 설정하는 단계, 콘트롤게이트에 기록전압을 인가하는 단계, 및 상기 쌍의 플로팅게이트 중 적어도 하나에 전하를 탄동적으로 주입하여 상기 적어도 하나의 플로팅게이트에 데이터를 기록하는 단계를포함한다.
본 발명의 상기 목적 및 특징은 첨부된 도면을 참조로 하기의 상세한 설명을 통해 더욱 명확해진다.
첨부된 도면의 도 1을 참조하면, 본 발명을 구현하는 반도체 메모리의 일부를 일반적으로 참조부호 10으로 나타낸다. 하기에서 동일한 참조부호는 유사한 요소를 나타낸다. 신호는 그것이 드러나는 신호라인에 붙은 참조부호로 나타낸다. 도시된 바와 같이, 반도체 메모리(10)는 1도전형 반도체기판인 P형 실리콘기판 위에 형성된다. P형 실리콘기판(12)은 P+형 기판(12b) 및 상기 P+형 기판(12b)의 하나의 주표면상에 형성된 P형 에피텍셜층(12a)으로 구성된다. P형 웰(13)은 P형 에피텍셜층(12a)내에 형성된다.
본 발명에 특유한 복수의 돌기부 즉, 융기부(13a)는 P형 실리콘기판(12)의 주표면으로부터 돌출되어 있다. 상기 돌기부(13a)의 양쪽으로 P형 웰(13)의 표면 위에 비트라인(BL1 내지 BL4)이 형성된다. 보다 상세하게, 비트라인(BL1 내지 BL4)이 형성될 위치에 P형 웰(13)의 표면 안에 P형 웰(13)의 도전형과 반대인 N형 불순물의 이온이 주입된다. 비트라인(BL1 내지 BL4)은 메모리셀 어레이의 행방향으로 나란히 배열되는 동시에 열방향으로 각각 연장되는데, 도면에서는 다른 구조 부재에 의하여 가려져 명확히 보이지는 않는다.
플로팅게이트(FG1, FG2) 및 콘트롤게이트(CG)는 다결정실리콘으로 형성된다. 보다 상세하게, 복수의 콘트롤게이트(CG)가 각각 행방향으로 연장되면서 열방향으로 배열된다. 콘트롤게이트(CG)는 각각 워드라인(WL1, WL2, 등등)으로 역할을 수행한다. 텅스텐 실리콘(WSi)층(36)이 각각 콘트롤게이트(CG) 중 특정한 하나의 저항을 낮추는 역할을 하는 한편, 캡층(38)은 각각 콘트롤게이트(CG)를 보호한다. 캡층(38)은 실리콘산화물로 형성된다.
도 2는 본 발명의 특징인 셀 트랜지스터(TC)를 도시한 확대도이다. 도시된 바와 같이, 셀 트랜지스터(TC)는 이전에 언급된 돌기부(13a) 및 상기 돌기부(13a)의 최상부(13c) 위에 형성된 게이트절연층 즉, 제1절연층(15c)을 포함한다. 상기 돌기부(13a)는 서로 대향하는 한 쌍의 측벽(13b)을 가지며 상기 측벽 위에는 상기 돌기부(13a)의 도전형과 반대인 2도전형(N형) 영역(17)이 형성된다. N형 영역(17)의 불순물농도는 비트라인(BL1, BL2)만큼 높은 1/100과 1/10,000의 사이, 바람직하게는 1/100과 1/1,000의 사이에 들도록 선택된다.
터널 절연층 즉, 제2절연층(15a)은 각각 측벽(13b) 중 하나와 비트라인(BL1) 및 다른 측벽(13b)과 비트라인(BL2)을 커버한다. 하기에 더욱 상세히 서술되는 바와 같이, 비트라인(BL1, BL2)은 소스/드레인영역으로서 2가지 기능을 한다. 이러한 점에서, 비트라인(BL1, BL2)은 때로는 소스/드레인영역으로 칭해질 것이다.
풀로팅게이트(FG1, FG2)는 그들과 인접한 터널절연층(15a)를 개재하여 소스/드레인영역(BL1, BL2) 및 돌기부(13a)의 대향하는 측벽(13b)과 각각 마주하고 있다. 풀로팅게이트(FG1, FG2) 중 하나에 인터폴리(inter-polycrystalline) 절연층 즉, 제3절연층(15b)이 각각 형성된다. 터널절연층(15a), 인터폴리 절연층 (15b) 및 게이트절연층(15c)은 모두 실리콘 산화물로 형성된다.
콘트롤게이트(CG)는 적어도 부분적으로는 인터폴리절연층(15b)을 개재하여풀로팅게이트(FG1, FG2)와 마주하고 또한 부분적으로 게이트절연층(15c)을 개재하여 돌기부(13a)의 최상부(13c)와 마주한다. 대안으로, 콘트롤게이트(CG)는 인터폴리절연층(15b)을 그들 사이에 개재한 채 플로팅게이트(FG1, FG2)와 마주하는 세그먼트 및 게이트절연층(15c)을 그들 사이에 개재한 채 최상부면(13c)과 마주하는 세그먼트를 포함하되, 이들 세그먼트들이 서로 전기적으로 분리되고 서로 독립하여 전기적으로 제어되도록 구성될 수 있다.
도 2에 도시된 구조에서, 채널영역은 돌기부(13a)의 대향 측벽(13b) 및 최상부(13c)의 표면층 위에 3차원 구조로 형성된다. 이는 단일 평면에 형성되어 있는 종래의 채널영역과는 대조적이다. 그러므로, 셀 트랜지스터(TC)는 보다 긴 채널길이를 달성함과 동시에 면적이 최소화되므로, 메모리디바이스의 크기를 감소시킬 수 있다.
돌기부(13a)의 P형 불순물은 셀 트랜지스터(TC)가 보통은 비도전상태 즉, OFF 상태로 유지되도록 조정된 농도를 갖는다. 더욱 상세하게, 소스/드레인영역(BL1 또는 BL2)에 소정의 전압이 인가되는 상태를 가정한다. 그러면, P형 불순물의 농도는, 바이어스된 소스/드레인영역(BL1 또는 BL2)과 콘트롤게이트(CG)간의 전위차가 임계전압보다 낮을 경우, 게이트절연층(15c)을 통하여 콘트롤게이트(CG)에 응답하여 융기부(13a)의 최상면(13c)의 부근에 형성된 채널영역이 비도전상태가 되어, 결과적으로 셀 트랜지스터(TC)가 비도전상태가 되도록, 또는 상기 전위차가 임계전압과 같거나 그보다 높을 경우, 트랜지스터(TC)가 도전상태가 되도록 조정된다. 하기에 보다 상세히 서술되는 바와 같이, 소스/드레인영역(BL1또는 BL2)에 인가된 소정의 전압은 기록, 판독 및 그 밖의 다양한 동작에 필요한 전압(VDD)을 칭한다.
도 3은 셀 트랜지스터(TC)를 나타내고 그와 관련된 다양한 커패시턴스를 포함하는 등가회로를 도시한다. 커패시턴스는 콘트롤게이트(CG)와 서로 마주하는 돌기부(13a)의 최상부(13c) 사이의 커패시터(CCG), 콘트롤게이트(CG)와 서로 마주하는 풀로팅게이트(FG1(FG2)) 사이의 커패시터(CCF1(CCF2)), 풀로팅게이트(FG1(FG2))와 서로 마주하는 소스/드레인영역(BL1(BL2)) 사이의 커패시터(CFG1(CFG2)), 및 풀로팅게이트 (FG1(FG2))와 서로 마주하는 소스/드레인영역(BL1(BL2)) 사이의 커패시턴스 (CFS(CFD))로 표시된다.
다시 도 1을 참조하면, 복수의 셀 트랜지스터(TC)가 열과 행의 양 방향으로 나란히 배치된다. 열방향으로 서로 인접한 셀 트랜지스터(TC) 예를 들어, 셀 트랜지스터(TCa, TCb)는 소스/드레인영역(BL3, BL4)을 공유하나, 아이솔레이션영역(40)에 의하여 서로 전기적으로 격리된다. 한편 예를 들어, 행방향으로 서로 인접한 셀 트랜지스터(TCc, TCa)는 콘트롤게이트(CG)를 공유하고, 상기 트랜지스터들 사이에 있는 소스/드레인영역(BL3)을 공유한다.
이하, 각각의 셀 트랜지스터(TC)를 구동하는 방법을 서술한다. 첫째, 도 4를 참조하여 2비트 데이터가 어떻게 셀 트랜지스터(TC)에 기록되는 지를 서술한다. 예시적인 실시예에서, 전자는 돌기부(13a)의 양쪽에 위치된 풀로팅게이트(FG1,FG2) 중 어느 하나에 선택적으로 주입될 수 있다. 도 4에 도시된 바와 같이, 예컨대 우측 풀로팅게이트(FG2)에 전자를 주입하기 위하여 콘트롤게이트(CG)에 예를 들어, 2.2V의 게이트전압(VG) 인가되는 한편, 전자가 주입되어야 하는 플로팅게이트(FG2)측의 소스/드레인영역(BL2)에는 예를 들어, 6V의 전압(VDD)이 인가된다. 동시에, 기판(12) 및 다른 소스/드레인영역(BL1)은 접지된다. 결과로, 소스/드레인영역(BL1, BL2)간에는 예시적인 실시예에서 6V인 기록용 전위차가 인가된다.
도 4에 도시된 상태에서, 콘트롤게이트(CG)에 인가된 양전위는 돌기부(13a)의 최상부(13c)의 표면에 반전층(inversion layer)(13d)이 형성되게 한다. 그 결과, 반전층(13d)에 의하여 N형 영역(17)이 전기적으로 상호접속될 수 있다. 각각의 N형 영역(17)이 N형 소스/드레인영역(BL1, BL2) 중 하나에 인접해 있기 때문에, N형 소스/드레인영역(BL1, BL2) 자체가 전기적으로 상호접속된다. 따라서, 캐리어(예시적인 실시예에서 전자)는 화살표(50, 52)로 나타낸 경로를 통하여 흐른다.
무엇보다도 최상부(13c)를 따라 흐르는 전자에 중점을 둔다면, 플로팅게이트(FG2)는 도면에서 흐름방향의 바로 우측에 위치된다. 그러므로, 이들 전자는 종래의 구조에서와 같이 조향되지 않고도 플로팅게이트(FG2) 안으로 곧바로 주입될 수 있다. 이로 인하여, 플로팅게이트(FG2)를 향하여 전자를 끌어당기는 게이트전압(기록전압)(VG)이 종래의 게이트전압보다 낮아지게 된다. 또한, 플로팅게이트(FG2)의 전위는 보다 큰 커패시턴스를 갖는 게이트절연층(15a)을 거쳐 드레인전압에 의하여 상승되어, 플로팅게이트(FG2)를 향하여 전자를 끌어주는 게이트전압, 즉 기록전압(VG)은 더욱 낮아질 수 있다.
또한, 돌기부(13a)의 측벽(13b)에 형성된 N형 영역(17)은 측벽(13b)의 저항을 낮추는 역할을 하여, 측벽(13b)에 걸리는 전압강하를 막는다. 따라서, 소스/드레인영역(BL1, BL2)간의 전압(예들 들어, 6V)과 실질적으로 같은 전압이 최상부(13c)의 양단에 인가되어, 최상부(13c)가 전자를 강제로 가속시키게 된다. 그 결과, 도 4의 화살표(52)로 표시된 바와 같이, 전자는 효과적으로 플로팅게이트(FG2)안으로 주입된다. 이 방식으로, N형 영역(17)은 기록전압(VG)을 낮추는 역할도 한다.
최상부(13c)에서 채널저항이 증가되는 경우에도, 상기의 이점을 얻을 수 있다. 콘트롤게이트(CG)와 채널영역간의 커패시턴스를 감소시키도록 게이트절연층(15c)의 두께를 증가시키면, 채널저항이 증가될 수 있다. 도 4에 도시된 바와 같이, 예시적인 실시예에서 게이트절연층(15c)은 이러한 목적으로 터널절연층(15a)보다 두껍게 만들어진다.
도 5는 최상부(13c)에서 채널저항을 증가시키는 또 다른 특정 구조를 도시한다. 도시된 바와 같이, 1도전형 불순물영역인 고저항영역(13e)이 돌기부(13a)의 최상부(13c)에 형성된다. 고저항영역(13e)을 형성하기 위해서, P형 불순물의 이온이 돌기부(13a)의 농도보다 높은 농도로 최상부(13c)에 주입된다.
도 4 또는 도 5에 도시된 바와 같이, 최상부(13c)에서 채널저항이 증가되는 경우, 소스/드레인영역(BL1, BL2)간의 전압보다 약간 낮은 전압이 최상부(13c)의 양단부에 인가되는 결과, 최상부(13c)에서 전압강하가 증가한다. 따라서, 상술된 바와 같은 이유로 기록전압(VG)이 낮아질 수 있다.
상술된 바와 같이, 기록전압(VG)이 낮아질 수 있는 경우는 i) N형 영역이 측벽(13b)에 형성되는 경우, ii) 터널절연층의 두께가 증가되어 플로팅게이트의 전위가 드레인전압으로 상승되는 경우, iii) 게이트절연층(15c)의 두께가 증가되는 경우, 또는 ⅳ)고저항영역(13e)이 최상부(13c)에 형성되는 경우이다. 상술된 목적의 이점을 얻기 위하여, 이들 상이한 대책(i 내지 ⅳ)은 필요에 따라 적절히 조합될 수 있다. 어떤 경우이든, 기록전압(VG)은 대략 2.2V이어야만 하고, 이는 대략 12V 내지 13V인 종래의 기록전압보다 훨씬 낮다.
도 4에서, 전자는 우측 플로팅게이트(FG2)안으로 주입되지만, 소스/드레인영역(BL1, BL2)에 인가된 전압이 서로 교체되는 경우에만, 좌측 플로팅게이트(FG1)안으로 전자가 주입될 수 있다. 그러므로, 예시적인 실시예는 도 6a 내지 도 6d에 도시된 4가지의 상이한 상태를 구현한다. 도 6a는 전자가 플로팅게이트(FG1, FG2) 중 어디에도 주입되지 않은 저장된-비트 상태 (1, 1)를 도시한다. 도 6b 및 도 6c는 전자가 플로팅게이트(FG1, FG2) 중 어느 하나에 주입되는 저장상태 (1, 0) 및 저장상태 (0, 1)를 각각 도시한다. 도 6d는 전자가 플로팅게이트(FG1, FG2)의 양쪽으로 주입되는 상태 즉, 예를 들어, 전자가 우측 플로팅게이트(FG2)에 주입되고난 뒤, 좌측 플로팅게이트(FG1)로 주입될 수 있는 상태 (0, 0)를 도시한다. 이 방식으로, 예시적인 실시예에서 2비트 데이터 (1, 1) 내지 (0, 0)는 단일 셀 트랜지스터(TC)에 선택적으로 기록된다.
예시적인 실시예에는 2개의 플로팅게이트(FG1, FG2)가 포함되고, 상술된 바와 같이 전자가 서로 개별적으로 상기 게이트(FG1, FG2)내에 존재하게 된다. 그러므로, 셀크기가 감소되는 용례에서도, 플로팅게이트(FG1, FG2) 중 어느 것이 현저한 전자를 포함하고 있는지를 종래기술의 구조에 비하여 명백히 구별할 수 있다.
도 7a 및 도 7b을 참조하여, 개별 셀 트랜지스터(TC)로부터 어떻게 2비트 데이터가 판독되는 지를 설명한다. 먼저, 도 7a에 도시된 바와 같이, 예를 들어 2.2V의 게이트전압(VG)이 콘트롤게이트(CG)에 인가된다. 이어서, 예들 들어, 1.6V의 전압(VDD)이 하나의 소스/드레인영역(BL2)에 인가되는 한편, 다른 하나의 소스/드레인영역(BL1) 및 기판(12)은 접지, 즉 기준전위에 연결된다. 그 결과, 예시적인 실시예에서 1.6V인 전위차가 소스/드레인영역(BL1, BL2)간에 인가된다. 결과로 생긴 전위분포에서, 돌기부(13)의 최상부(13c)에 반전층(13d)이 형성되어 있으므로, 콘트롤게이트(CG)의 전위는 양전위이다. 따라서, 드레인전류(Id1)는 도 7a에서 화살표로 표시된 방향으로 흐른다.
이어서, 도 7b에 도시된 바와 같이, 소스/드레인영역(BL1, BL2)에 인가된 전압은 동일하게 유지되고 있는 2.2V의 게이트전압(VG)으로 서로 교체된다. 그 결과,소스/드레인영역(BL1, BL2)간의 전위차가 반전되어, 제2드레인전류(Id2)가 도 7b의 화살표로 표시된 방향으로 흐르게 된다.
예시적인 실시예에서, 소스/드레인영역(BL1, BL2)에 인가된 전압의 교체로 인한 드레인전류(Id1,Id2)가 측정된다. 드레인전류(Id1,Id2)의 값은 하기에 더욱 상세히 서술되는 바와 같이 상태에 따라 다르다. 그러므로, 셀이 어느 상태에 있는지를 결정하기 위하여 전류세트(Id1,Id2)를 일대일로 상태와 비교할 수 있다. (1, 1) 내지 (0, 0)의 상이한 상태에서 흐를 드레인전류는 이후에 보다 상세히 서술될 것이다.
도 8a 및 도 8b는 셀 트랜지스터(TC)로부터 어떻게 상태 (1, 0)가 감지되는 지를 설명한다. 도 8a에 도시된 바와 같이, 도 7a과 동일한 방식으로 셀 트랜지스터(TC)의 구조 부재에 전압이 인가되어, 드레인전류(Id1)가 흐르게 된다. 이 상태에서, 우측 플로팅게이트(FG2)의 전위가 전자주입으로 인하여 낮아지더라도, 커패시터(CCF2, CFD)에 의하여 콘트롤게이트(CG)(2.2V) 및 소스/드레인(BL2)(1.6V)의 양전위를 향하여 상승된다. 따라서, 플로팅게이트(FG2)의 전위강하(potential drop)가 제한되므로, 상기 게이트(FG2) 주변의 채널저항은 그리 높지 않다. 그러므로, 드레인전류(Id1)는 비교적 큰 값을 가진다.
특히, 소스/드레인영역(BL2)에 접하는 N형 영역(17)은 소스/드레인영역(BL2)의 전위와 실질적으로 같은 전위를 가진다. 그러므로, 플로팅게이트(FG2)의 전위도 커패시턴스(CFG2)에 의하여 소스/드레인(BL)측을 향하여 상승되어, 상기 게이트(FG2) 주변의 채널저항을 더욱 낮춘다. 그 결과, 드레인전류(Id1)값은 더욱 증가한다.
이어서, 도 8b에 도시된 바와 같이 소스/드레인영역(BL1, BL2)에 인가된 전압이 서로 교체되어 드레인전류(Id2)가 흐르게 된다. 이 경우, 우측 플로팅게이트(FG2)의 전위는 전자주입으로 인하여 낮아진다. 또한, 우측의 소스/드레인영역(BL2)이 접지되기 때문에, 플로팅게이트(FG2)의 전위는 게이트(FG2)와 상기 영역(BL2)간의 커패시턴스(CFD)에 의하여 접지쪽으로 낮아진다. 따라서, 플로팅게이트(FG2)의 전위는 도 8a보다 도 8b에서 낮고, 상기 게이트(FG2) 주변의 채널저항이 증가하게 된다. 그러므로, 드레인전류(Id2)는 이전의 드레인전류(Id1)보다 적다.
특히, N형 영역(17)은 마찬가지로 커패시턴스(CFG2)에 의하여 우측 플로팅게이트(FG2)의 전위가 접지쪽을 향하여 낮아지게 하므로, 드레인전류(Id2)값은 더욱 감소된다. 상술된 바와 같이, 상태 (1, 0)는 (Id1, Id2) = (대, 소)에 기초하여 식별될 수 있다. 드레인전류(Id1, Id2) 중 보다 큰 하나를 식별하기 위하여, 메모리회로(도시되지 않음)와 관련된 감지증폭기가 기준전류와 그들 각각의 전류를 비교한다.
예시적인 실시예서, 드레인전류(Id1, Id2)값은 필요에 따라 커패시턴스(CCF2, CFD, CFG2)에 기초하여 증가되거나 감소될 수 있다. 이로 인해, 차(Id1- Id2)가 소정 값으로 증가하게 된다. 환언하면, 예시적인 실시예는 필요에 따라, 상기의 차로 표현되는 전류윈도우를 넓어지게 할 수 있다. 넓은 전류윈도우는 드레인전류(Id1, Id2)와 기준전류의 마진을 증가시켜, 기록된 데이터의 부정확한 식별의 가능성을 줄인다.
셀 트랜지스터(TC)로부터 상태 (0, 1)를 감지하기 위해서, 우측 플로팅게이트(FG2)에 대향하는 좌측 플로팅게이트(FG1)로 전자가 주입된다. 그러므로, 드레인전류(Id1, Id2)는 상기와 동일한 방식으로 추정되므로, (Id1, Id2) = (소, 대)을 유지한다.
셀 트랜지스터(TC)로부터 상태 (1, 1)가 감지되도록 하려면, 플로팅게이트(FG1, FG2)중 어디에도 전자가 주입되지 않는다. 이 경우, 플로팅게이트(FG1) 또는 플로팅게이트(FG2)의 전위는 전자에 의하여 낮아지지 않기 때문에, 드레인전류(Id1, Id2)는 모두 크다. 이 상태는 좌우방향으로 대칭이며, 즉 드레인전류(Id1, Id2)는 서로 다르지 않다. 즉, (Id1, Id2) = (특대, 대)가 유지된다.
또한, 상태 (0, 0)의 경우에는, 양쪽의 플로팅게이트(FG1, FG2) 모두에 전자가 주입되기 때문에, 좌우방향으로 대칭이 설정된다. 그러므로, (Id1, Id2) = (소,소)가 유지되고, 이는 드레인전류(Id1, Id2)가 서로 다르지 않다는 것을 의미한다.
이하, 예시적인 실시예에서 이용가능한 플로팅게이트(FG1, FG2)에 주입된 전자를 방출하는 즉, 저장된 데이터를 삭제하는 특정 방법을 서술한다. 도 9는 플로팅게이트(FG1, FG2)로부터 각각 소스/드레인영역(BL1, BL2)으로 전자를 이동시키는 특정 방법을 도시한다. 이 방법은 콘트롤게이트(CG)를 접지시키고 각각의 소스/드레인영역(BL1, BL2)에 고전위 "H"(예를 들어, 12V)를 인가함으로써 실행될 수 있다. 콘트롤게이트(CG)와 소스/드레인영역(BL1 또는 BL2)간의 전위차는 콘트롤게이트 (CG)와 소스/드레인영역(BL1, BL2) 사이에서 상대적으로 설정될 수 있음을 유의한다. 예를 들어, 콘트롤게이트(CG) 및 소스/드레인영역(BL1, BL2)에 각각 -6V 및 +6V의 전압이 인가될 수 있다.
도 10은 콘트롤게이트(CG)에 고전위(VG)(예를 들어, 12V)를 인가하고 기판(12) 및 소스/드레인영역(BL1, BL2)을 접지시키는 또 다른 특정 방법을 도시한다. 이 전위분포에서, 콘트롤게이트(CG)의 전위가 상기 게이트(FG1, FG2)의 전위보다 높기 때문에, 인터폴리절연층을 거쳐 플로팅게이트(FG1, FG2)로부터 콘트롤게이트(CG)안으로 전자가 이동된다. 또한 이 때, 콘트롤게이트(CG) 및 소스/드레인영역(BL1, BL2)에 각각 +6V 및 -6V의 전압이 인가될 수 있어 그들간에 12V의 전위차를 설정한다.
또한, 도 10에 도시된 전압분포에서 돌기부(13a)의 전위보다 높은 콘트롤게이트(CG)의 전위로 인하여 분산된 전자(66)의 층이 형성된다. 전자층(66)은 커패시턴스(CFG1또는 CFG2)를 증가시키고 이에 따라 플로팅게이트(FG1 또는 FG2)의 전위를 돌기부(13)의 측벽(13b)의 전위로 상승시킨다. 따라서, 플로팅게이트(FG1 또는 FG2)의 전위는 측벽(13b)의 전위만큼 떨어지고 따라서 더욱 낮아진다. 결과로 나타나는 플로팅케이트(FG1 또는 FG2)와 측벽(13b)간의 전위차는 그들간의 터널절연층(15a)이 터널전류에 의하여 파괴되지 않게 할 만큼 충분히 작다.
또한, 플로팅게이트(FG1 또는 FG2)와 콘트롤게이트(CG)간의 전위차는 측벽(13b)을 향해 당겨진 플로팅게이트(FG1 또는 FG2)의 전위로 인하여 상대적으로 증가한다. 그 결과, 플로팅게이트(FG1 또는 FG2)와 콘트롤게이트(CG)간에는 더 강한 전기장이 형성되고 저장된 전자를 효과적으로 콘트롤게이트(CG) 안으로 이동시킬 수 있다.
메모리셀 어레이에서 셀 트랜지스터(1)가 선택된다는 가정하에, 예시적인 실시예의 기록, 판독 및 삭제 동작이 도시되었고 서술되었다. 하지만, 실제로는 때때로 셀 트랜지스터(1)가 선택되지 않는다. 셀 트랜지스터(1)가 선택되지 않은 때에도, 또 다른 셀 트랜지스터(TC)를 선택하기 위해서 구동전압(VDD)은 비트라인(BL1)에 인가된다(도 3참조). 이 경우, 선택되지 않은 셀 트랜지스터(TC)의 플로팅게이트(FG1)의 전위는 상기 게이트(FG1)와 비트라인(BL1)간의 큰 커패시턴스(CFS)로 인하여 비트라인(BL1)의 전위쪽으로 당겨진다. 그 결과, 플로팅게이트 (FG1)와 소스/드레인영역(BL1)간의 전위차가 감소되어, 상기 게이트(FG1)와 상기 영역(BL1) 사이의 터널절연층(15a)이 강한 전기장에 노출되지 않게 한다. 따라서,상기 층(15a)을 통하여 터널절연층(15a)을 열화시킬 수 있는 터널전류가 흐르는 것이 확실히 방지된다.
또한, 상술된 작은 전위차는 그렇지 않으면 생길 수 있었던 강한 전기장으로 인한 소스/드레인영역(BL1)과 기판(12)의 PN 접합부에서의 핫 홀을 예방하고 터널절연층(15a)의 열화를 방지한다.
선택되지 않은 상태와 함께, 기록, 판독, 및 삭제와 관련하여 설명된 이점을 얻는 데에는 플로팅게이트(FG1(FG2))와 소스/드레인영역(BL1(BL2))간의 커패시턴스(CFS(CFD))가 중요한 역할을 한다는 점을 유의할 필요가 있다. 예시적인 실시예에서, 플로팅게이트(FG1(FG2))는 플로팅게이트(FG1, FG2) 사이의 거리를 줄이기 위하여 소스/드레인영역(BL1(BL2))보다 높게 위치되어, 디바이스크기를 줄이고 커패시턴스(CFD, CFS)를 증가시킨다.
플로팅게이트(FG1(FG2))와 소스/드레인영역(BL1(BL2))이 서로 마주하고 있는 영역은 선택을 위하여 개방된다. 상기 영역이 커짐에 따라 상술된 이점이 보다 쉽게 얻어지지만, 상기 영역이 작은 경우에도 얻어질 수 있다. 도 25에는 소스/드레인영역(BL1(BL2))이 돌기부(13a)로부터 떨어져 있는 또 다른 특정 구성이 도시되며, 상기 구성으로 인하여 소스/드레인영역(BL1(BL2))의 일부는 플로팅게이트 (FG1(FG2))와 마주하게 된다. 상술된 이유로 이러한 구성에서도 장점을 얻을 수 있다.
도 11에 도시된 바와 같이, 예시적인 실시예에서 콘트롤게이트(CG)와 비트라인(BL2)은 행방향으로 서로 인접한 셀 트랜지스터(TC)들 사이의 부분(A)에서 서로 마주한다. 이 구성에서, 상술한 동작 모드중 어느 하나에서 콘트롤게이트(CG)와 비트라인(BL2)간에 누설 전류가 흐를 수 있다. 이러한 관점에서, 터널절연층(15a)과 이어진 선택 산화물층(34)을 형성하고 상기 선택 산화물층(34)을 터널절연층(15a)보다 두껍게 하는 것이 바람직하다. 그러한 두께를 가진 선택 산화물층(34)은 상기 누설 전류를 방지한다.
예시적인 실시예는 펀치스루에 대처하고, 다음사항을 실시하여 임계전압(Vth)을 안정화한다. 소스/드레인영역(BL1, BL2)간의 펀치스루가 생기기 쉬울 경우에는, 도 33에 도시된 특정 구조를 이용하는 것이 바람직하다. 특정 구조와 함께 도 33에 도시된 그래프는 돌기부(13a)의 깊이에 대한 P형 불순물로 작용하는 붕소의 농도를 나타낸다. 도시된 바와 같이, 돌기부(13a)의 붕소농도는 돌기부(13a)의 근저부까지 깊이방향으로 점차 증가한다. 그러므로, 붕소농도는 소스/드레인영역(BL1, BL2)에 인접한 측벽(13b)의 부분에서 높다.
도 33에 도시된 구조에서 N형 소스/드레인영역(BL1, BL2)에 인접한 채널영역에서 P형 불순물의 농도가 더 높다. 그러므로, 상기 채널영역은 N형 소스/드레인영역(BL1, BL2)을 직선으로 연결하는 영역과 거리를 두고 상기 영역(BL1, BL2)에 가까운 위치에 즉, 돌기부(13)의 측벽(13b)의 표면과 최상부(13c) 위에 형성된다. 이것은 소스/드레인영역(BL1, BL2)에 인접한 채널영역에서 보다 높은 농도의 P형 불순물이 소스/드레인영역(BL1, BL2)간의 펀치스루를 방지하는 역할을 한다는 것을의미한다. 따라서 이러한 셀 트랜지스터는 높은 밀도로 집적되어 반도체 메모리를 구성할 수 있다.
셀 트랜지스터(TC)의 임계전압(Vth)은 돌기부(13a)의 근저부에 가까운 측벽(13b) 부분의 불순물농도에 영향을 받기 쉽다. 돌기부(13a)의 근저부에서 붕소농도를 높게 하면 임계전압(Vth)이 커진다. 하지만, 측벽(13b)에 형성된 N형 영역(17)의 N형 불순물 및 측벽(13b)의 P형 불순물은 서로 상쇄되므로, 측벽(13b)의 실질적인 억셉터 농도는 낮아질 수 있다. 그러므로, 돌기부(13a)의 근저부에서 붕소농도가 증가되는 경우에도, N형 영역(17)은 임계전압(Vth)이 과도한 정도로 상승하는 것을 확실히 방지한다.
상술된 바와 같이, 임계전압(Vth)은 돌기부(13a)의 근저부의 불순물농도에 영향을 받기 쉽기 때문에, 임계전압(Vth)을 안정화하기 위해서 근저부의 불순물농도가 현저히 변동하지 않게 하는 것이 바람직하다. 이를 위해서는, 돌기부(13a)의 붕소농도를 조금씩 증가시켜야 할 뿐더러, 도 33에 도시된 곡선의 굵은 부분으로 표시된 바와 같이, 그것의 피크를 가능한 한 평탄하게 하는 것이 바람직하다. 이러한 평탄부에서, 붕소농도는 거의 변하지 않으므로, 붕소농도와 N형 영역(17)의 비소농도와의 관계는 실질적으로 일정하게 유지된다. 이로써, 임계전압(Vth)을 성공적으로 안정되게 유지할 수 있다.
도 12를 참조로 예시적인 실시예의 일반적 회로배치를 서술한다. 도시된 바와 같이, 메모리셀 어레이(44)는 행과 열로 배치된 셀 트랜지스터(TC)를 포함한다. 특정 행의 셀 트랜지스터(TC)에 의하여 각각 공유되고 있는, 회로에서 워드라인으로 기능하는 콘트롤게이트(WL1 내지 WL4)는 행 디코더(43)의 출력에 연결된다. 행 디코더(43)는 소정 수의 비트를 가진 행 디코드신호(RDS)를 디코딩하여 이에 따라 신호(RDS)에 대응하는 워드라인(WL1 내지 WL4) 중 하나를 선택한다. 선택된 워드라인(WL1 내지 WL4) 중 하나에 게이트전압(VG)이 인가된다. 게이트전압(VG)은 동작모드 즉, 기록모드, 판독모드 또는 삭제모드에 따라 스위칭된다. 보다 상세하게, 게이트전압(VG)은 상술된 바와 같이 기록 및 판독모드에서는 2.2V이고, 삭제모드에서는 12V이다. 워드라인(WL1 내지 WL4)은 선택되지 않은 경우 플로팅상태가 된다.
셀 트랜지스터(TC)와 관련된 비트라인(BL1 내지 BL3)은 열 디코더(42)의 출력에 연결된다. 열 디코더(42)는 소정 수의 비트를 갖는 열 디코더신호(CDC)를 디코딩하여 상기 신호(CDC)에 대응하는 비트라인(BL1 내지 BL3) 중 하나를 선택한다. 선택된 비트라인(BL1 내지 BL3) 중 하나에 전압(VDD)이 공급된다. 상기 전압(VDD)은 동작모드 즉, 기록모드, 판독모드 또는 삭제모드에 따라 스위칭된다. 더욱 상세하게, 상술된 바와 같이 전압(VDD)은 기록모드에서는 접지 또는 기준전압 즉, 6V이고, 판독모드에서는 접지전압 또는 1.6V이며, 삭제모드에서는 접지전압이다. 비트라인 (BL1 내지 BL3)은 선택되지 않은 경우 플로팅상태가 된다.
셀 트랜지스터(TC)는 각각 기록모드, 판독모드, 및 삭제모드 중 임의의 하나에서 선택된 워드라인(WLj) 및 비트라인(BLi)에 의하여 선택되며, 여기서 i 및 j는자연수이다.
도 13a 내지 도 24를 참조로, 예시적인 실시예의 반도체메모리를 제조하는 특정한 공정을 설명한다. 먼저, 도 13a에 도시된 바와 같이, P형 실리콘 즉, 1도전형 반도체의 평탄한 기판(12)이 준비된다. 반도체기판(12)은 붕소농도가 4.0 × 1018cm-2인 P+형 기판(12b) 및 기판(12b)상에 형성된, 붕소농도가 1.0 × 1015cm-2인 P형 에피택셜층(12a)으로 이루어져 있다. 반도체기판(12)의 주표면 중 하나에는 사전에 실리콘열산화물층(18)이 형성된다. 이후, 도 13b에 도시된 바와 같이, 실리콘열산화물층(18)상에 실리콘질화물층(19)을 형성한 후, 어퍼처(19a)를 형성하도록 패터닝한다.
예시적인 실시예에서, 셀 트랜지스터의 생산은 CMOS 트랜지스터의 생산과 병행하여 실행될 수 있다. 이하, 셀 트랜지스터를 생산하는 과정과 함께 CMOS를 생산하는 과정을 설명한다. 도면에서, CMOS 트랜지스터부(104)는 이후에 형성되는 CMOS 트랜지스터에 할당된 부분을 나타내는 한편, 셀 트랜지스터부(106)는 셀 트랜지스터에 할당된 부분을 나타낸다. 어퍼처(19a)는 CMOS 트랜지스터부의 소정 부분에 포함된다.
이어서, 도 14a에 도시된 바와 같이, 필드산화물층(18)이 형성된다. 더욱 상세하게, 필드산화물층(18a)은 도 13b에서 마스크로 역할하는 실리콘질화물층(19)으로 성장하게 된다. 필드산화물층(18a)의 성장 후에, 실리콘질화물층(19)은 에칭에 의하여 제거된다.
도 14a의 단계 후에, 도 14b에 도시된 바와 같이 적층체의 전면에 포토레지스트층(20)을 코팅한 후, 노광 및 현상하여 어퍼처(20a)를 형성한다. 이어서, 포토레지스트층 즉, 마스크위로 비소이온을 주입하여, 어퍼처(20a) 밑에 N형 웰(21)을 형성한다. 그 후, 포토레지스트층(20)을 제거한다.
도 15a에 도시된 바와 같이, N형 웰(21)의 형성 후에, 적층체의 전면에 포토레지스트층(22)을 새로 코팅한 후, 노광 및 현상하여 어퍼처(22a)를 형성한다. 이어서, 포토레지스트층 즉, 마스크(22)위로 붕소이온을 주입하여 어퍼처(22a) 밑에 P형 웰(23)을 형성한다. 그 후, 포토레지스트층(22)이 제거된다.
도 15b의 단계 후, 적층체의 전면에 포토레지스트(24)를 코팅한 후 노광 및 현상하여 어퍼처(24a)를 형성하는데, 상기 어퍼처(24a)는 셀 트랜지스터부의 최상부에 위치된다. 포토레지스트층 즉, 마스크(24)위로 이온을 주입하여 P형 웰(13)을 형성한다. 더욱 상세하게, 다음의 조건하에서 4회 연속으로 이온이 주입된다. 제1 및 제2 이온주입의 경우 이온시드(ion seed)는 BF2이고, 제3 및 제4이온주입의 경우 B(붕소)이다. 제1이온주입의 경우, 가속에너지는 15keV이고, 제2이온주입의 경우는 45keV이며, 제3이온주입의 경우 20keV이고, 제4이온주입의 경우 40keV이다. 또한, 제1이온주입의 경우에 도즈(dose)는 5.0 × 1011cm-2이고, 제2이온주입의 경우에는 5.0 × 1011cm-2이고, 제3이온주입의 경우에는 6.0 × 1012cm-2이며, 제4이온주입의 경우에는 5.0 × 1012cm-2이다.
4회 이온 주입을 거친 P형 웰(13)은 도 34에 도시된 붕소농도분포를 갖는다. 상세하게, 도 34는 표면으로부터 측정된 P형 웰(13)의 깊이와 붕소농도와의 관계를 도시한다. 도 34에서, 실(net) 붕소농도는 연속된 회수의 이온주입의 붕소농도를 포괄하는 포락선(envelop)(실선)으로 나타내어진다. 도시된 바와 같이, 붕소농도분포는 곡선의 굵게 표시된 부분에서 피크이다. 하기에 서술되는 도 16B로부터 이해할 수 있듯이, 주입상태를 적절히 조정하여 피크를 평탄하게 하고 평탄부가 가능한 한 깊이 방향으로 연장되는 것이 바람직하다.
도 16a는 도 15b에 도시된 단계 후에 실행되는 단계를 도시한다. 도시된 바와 같이, 실리콘열산화물층(18)은 적층체에 필드산화물층(18a)을 남긴 채 에칭된다. 다음, 기판(12)의 표면은 다시 열산화되어, 두께가 대략 10㎚인 게이트절연층(15c)을 형성한다. 두께가 대략 10㎚인 실리콘질화물층(25), 두께가 대략 4㎚인 실리콘산화물층(26) 및 두께가 대략 50㎚인 실리콘질화물층(27)이 게이트절연층(15c) 위에 차례로 형성된다. 다음 단계에 관한 이하의 설명으로부터, 종래의 CVD(화학기상성장)방법에 의하여 형성되는 이러한 층들의 기능을 이해할 수 있다.
도 16b에 도시된 바와 같이, 상기 적층체의 최상부에 위치된 실리콘질화물층 (27)위에 포토레지스트층(45)을 코팅한다. 그 다음에, 포토레지스트층(45)을 노광 및 현상하여 띠모양의 어퍼처(45a)를 형성한다. 이어서, 포토레지스트층 즉, 마스크(45) 위로 에칭을 실행하여, 실리콘질화물층(25, 27), 실리콘산화물층(26), 및 게이트절연층(15c)에 개구부를 형성한다. 그 후, 트렌치(28)를 형성하도록 상기층들 위로 개구부를 통하여 P형 실리콘기판(12)을 에칭하여, 도 34와 같이 트렌치(28)의 바닥이 붕소농도의 피크와 일치하게 한다. 상술된 바와 같이 도 15b의 단계에서 붕소농도의 피크는 평탄해야 하고 가능한 한 깊게 연장되어야 한다. 그러므로, 각 트렌치(28)의 바닥부는 트렌치(28)의 깊이가 공정상의 원인으로 부정확하더라도 붕소농도의 피크와 확실히 일치할 수 있다.
지금까지 설명된 과정에 의하여, 도 33을 참조로 설명된 바와 같이, 근저부에 높은 붕소농도를 갖는 각각의 돌기부(13a)가 형성된다. 근저부에서의 불순물농도가 임계전압(Vth)에 큰 영향을 주지만, 각 트렌치(28)의 바닥부가 붕소농도의 피크(108)와 확실히 일치하기 때문에, 임계전압(Vth)이 변화하는 것을 방지한다.
각 트렌치(28)의 크기는 임의로 선택될 수 있으나, 예시적인 실시예에서 트렌치(28)는 대략 380㎚이다. 또한, 이웃한 트렌치(28) 사이의 거리 즉, 돌기부(13a)의 폭은 대략 160㎚이다. 트렌치(28)의 형성 후에, 포토레지스트층(45)이 제거된다.
도 17a에 도시된 바와 같이, 도 16b의 단계 후에 CVD 방법으로 적층체의 전체 노출면상에 대략 20㎚인 실리콘산화물층(29)이 형성된다. 후속하여, 도 17b에 도시된 바와 같이, 실리콘산화물층(29)은 RIE(반응성 이온에칭)에 의하여 두께 방향으로 비등방성에칭이 된다. 그 결과, 돌기부(13a)의 측벽(13b)상에 있는 부분을 제외하고 실리콘산화물층(29)이 제거된다.
실리콘산화물층(29)의 제거 후, 비소이온(As)이 주입되어 트렌치(28)의 바닥부에 비트라인(BL1, BL2)을 형성한다. 이 때, 측벽(13b)에 남아있는 실리콘산화물층(29)으로 인하여 비소이온이 측벽(13b)내에 주입되는 것이 방지된다. 또한, 마스크로서 역할하는 돌기부(13a)는 비트라인(BL1, BL2)이 셀프얼라인먼트공정으로 트렌치(28)의 바닥에 형성되게 한다. 비소이온은 2.0 × 1014cm-2의 도즈로 15keV의 가속에너지를 가지고 주입된다.
비소이온의 주입 후에, 측벽(13b)에 있는 실리콘산화물층(29)은 대략 10㎚로 얇아지도록 에칭된다. 에칭된 실리콘산화물층(29)은 극히 얇아, 이후의 도면에 도시되지 않는다.
도 19a는 도 17b의 단계 후에 실행되는 단계를 도시한다. 도시된 바와 같이, 돌기부(13a)의 측벽(13b)내에 비소이온이 주입되어, 측벽(13b)상에 2도전형의 N형 영역(17)을 형성한다. 기판(12)을 주입방향에 대하여 기울이면 상기 주입을 행할 수 있다. 예시적인 실시예에서, P형 실리콘기판(12)에 직각인 라인(n1)을 주입방향에 대하여 대략 +/-20°로 기울인다. 이 때, 비소이온이 5.0 × 1011cm-2의 도즈로 10keV의 가속에너지를 가지고 주입된다. 도 17b에서, 측벽(13b)에 있는 얇은 실리콘산화물층(29)은 비소이온이 측벽(13b)에 과도하게 주입되는 것을 막는다는 것이 중요하다.
트렌치(28)의 표면층은 디바이스의 채널을 구현할 것이므로, 표면층의 특성은 디바이스특성에 중대한 영향을 준다. 그러므로, 후속 단계에서는 트렌치(28)의 표면을 오염으로부터 보호해야 할 필요가 있다. 이를 위해, 예시적인 실시예에서는 열산화에 의하여 트렌치(28)의 측벽 및 바닥에 대략 4㎚ 두께의 희생실리콘산화물층(31)이 형성된다. 희생실리콘산화물층(31)은 트렌치(28)의 표면을 오염으로부터 성공적으로 보호한다. 더욱이, 상기 층(31)은 특히 트렌치(28)의 표면층에 대한 격자결함을 제거하는 역할을 하여, 디바이스특성이 저하되는 것을 방지한다. 이어서, 두께가 대략 60㎚인 실리콘산화물층 즉, 마스크(30)가 CVD 방법으로 트렌치(28)의 내부를 포함한 적층체의 전체 노출면상에 형성된다.
도 19a에 도시된 바와 같이, 도 18b의 단계 후에, 실리콘질화물층(30)은 기다란 홈(30a)을 형성하기 위하여 두께방향으로 비등방성으로 에칭된다. 후속하여, 희생실리콘산화물층(31) 및 비트라인(BL1, BL2)의 일부는 마스크로 역할하는 실리콘질화물층(30)에 의하여 선택적으로 에칭된다. 그 결과, 비트라인(BL1, BL2)내에는 대략 10㎚의 깊이로 후퇴부(32)가 각각 형성된다.
후퇴부(32)가 형성된 후, 비트라인(BL1, BL2)의 저항을 낮추기 위해서 홈(30a)을 통하여 비트라인(BL1, BL2)내에 비소이온이 주입된다. 이 때, 비소이온은 3.0 × 1015cm-2의 도즈로 30keV의 가속에너지를 가지고 주입된다. 도 19a에서, 비소이온이 주입된 부분 즉, n+영역은 참조부호 33으로 표시되어 있다.
이어서, 도 19b에 도시된 바와 같이, 후퇴부(32)는 마스크로서 역할하는 실리콘질화물층(30)에 의하여 선택적으로 산화되어 선택산화물층(34)을 형성한다. 이 단계 후, 실리콘질화물층(27, 30)이 에칭으로 제거된다. 이 때, 실리콘산화물층(26) 및 희생실리콘산화물층(31)은 에칭스토퍼의 역할을 한다. 이후, 실리콘질화물층(25)을 에칭스토퍼로 하여 에칭함으로써 실리콘산화물층(26)이 제거된다. 실리콘산화물층(26)이 완전히 제거될 정도로 상기 에칭이 수행되나, 선택산화물층(34)은 남아있다.
도 20a는 도 19b의 단계의 후속 단계를 도시한다. 도시된 바와 같이, 트렌치(28)의 바닥 및 측면은 다시 산화되어, 대략 15nm 두께의 터널절연층(15a)을 형성한다. 터널절연층(15a)에는 소정 특성이 제공되어야 하는 것이 바람직한데, 그 이유는 그들의 특성이 디바이스동작에 중대한 영향을 주기 때문이다. 이를 위해, 예시적인 실시예에서는 레디얼라인슬롯(radial line slot) 안테나를 사용하는, 마이크로파 여기된 고밀도플라즈마장치를 사용하여, 플라즈마장치내에 크립톤(Kr)과 산소(O2)의 혼합가스를 도입하여 구현되는 플라즈마 산화를 이용하여 터널절연층(15a)이 형성된다.
상기 언급된 플라즈마장치에서, 마이크로파에 의하여 여기된 Kr은 O2와 부딪혀, 다량의 원자상태산소(O*)를 발생시킨다. 원자상태산소(O*)는 트렌치(28)의 표면층으로 쉽게 들어가, 평면방향에 상관없이 실질적으로 같은 속도로 트렌치(28)의 바닥 및 측면을 산화시킨다. 따라서, 원 안에 확대 도시된 바와 같이, 트렌치(28)의 코너부에 균일한 두께를 갖는 터널절연층(15a)이 형성된다. 플라즈마산화에 대한 보다 상세한 사항에 대하여는 예를 들어, 논문 제 29P-YC-4호, The 48th Joint Meeting of Engineers of Applied Physics 및 일본 특개평 제 2001-160555호를 참조할 수 있다.
도 20b는 도 19b의 후속 단계를 도시한다. 도시된 바와 같이, 터널절연층(15a) 및 실리콘질화물층(25)상에 두께가 대략 50㎚인 다결정실리콘층, 즉 도전층(34)이 형성된다. 다결정실리콘층(34)은 사전에 인시튜 공정에 의하여 인(P)으로 도핑되어 있다.
다음, 도 21a에 도시된 바와 같이 다결정실리콘층(34)은 두께방향으로 비등방성으로 에칭된다. 그 결과, 터널절연층(15a)상의 다결정실리콘층(34)은 제거되지만 트렌치(28)의 측면상의 터널절연체(15a)에는 남아 있다. 트렌치(28)의 측면상의 다결정실리콘층(34)은 플로팅게이트(FG1, FG2)를 구성한다. 그 후, 실리콘질화물층(25)은 에칭에 의하여 제거된다.
후속하여, 도 21b에 도시된 바와 같이, 포토레지스트층(35)이 적층체의 전면에 코팅된 후, 노광 및 현상되어 CMOS 트랜지스터부내에 어퍼처(35a)를 형성한다. 그 후, 포토레지스트층(35)을 마스크로 하여 CMOS 트랜지스터부내의 게이트절연층(15c)이 에칭되어, N형 웰(21) 및 P형 웰(23)의 표면을 외부에 노출시키게 된다.
도 22a에 도시된 바와 같이, 포토레지스트층(35)이 제거된 후 적층체의 전체 노출면은 상술된 플라즈마산화에 의하여 산화된다. 이는 게이트절연층(15c) 밑의 실리콘을 산화시켜 상기 층(15c)의 두께를 증가시킨다. 동시에, 플로팅게이트(FG1, FG2)의 표면은 두께가 각각 대략 8㎚인 인터폴리절연층(15b)을 형성하도록 산화된다.
플로팅게이트(FG1, FG2)는 다결정실리콘으로 형성되므로, 플로팅게이트(FG1,FG2)의 표면상에는 평면방향으로 상이한 수많은 결정입자가 형성된다. 하지만, 상술된 바와 같이 플라즈마산화는 실리콘산화물층이 평면방향에 관계없이 균일하게 형성되게 한다. 이로 인해, 인터폴리절연층(15b)이 국부적으로 얇아지고, 얇아진 부분에서 절연특성이 열화되는 것을 방지한다. 다결정실리콘을 인으로 도핑할 때에도 본 장점을 얻을 수 있다.
도 22b는 도 22a의 단계 후에 수행되는 단계를 도시한다. 도시된 바와 같이, 적층체의 전체 노출면상에 콘트롤게이트(CG)를 구성할 다결정실리콘층이 형성된다. 다결정실리콘층은 사전에 인시튜공정에 의하여 인으로 도핑된다. 그 다음, 다결정실리콘층상에 WSi층(36)이 형성된다. 또한, WSi층(36)상에는 실리콘산화물층으로 구현된 캡층(38)이 형성된다. 그 후, 차곡이 쌓인 이러한 층들을 패터닝하여 도 22b에 도시된 구조체를 생성한다.
도 22b의 단계에 의하여, 복수의 콘트롤게이트(CG)가 행방향으로 서로 일체로 형성된다. 동시에, P형 웰(23) 및 N형 웰(21) 위에 각각 게이트전극(41)이 형성되며, 상기 전극은 CMOS 트랜지스터부내에 포함된다. 각각의 게이트전극(41)은 주로 다결정실리콘층(37)으로 구현되며, WSi층(36)에 의하여 낮아진 저항을 갖는다. 또한, 각각의 콘트롤게이트(CG)내에 있는 WSi층(36)은 콘트롤게이트(CG)의 저항도 낮춘다.
도 23a에 도시된 바와 같이, 도 22b의 단계 후에 적층체의 전면에 포토레지스트층(39)이 코팅된 후, 노광 및 현상되어 인접한 콘트롤게이트(CG) 사이에 어퍼처(39a)를 형성한다. 다음, 도 23b에 도시된 바와 같이 콘트롤게이트(CG)로 덮히지 않은 인터폴리절연층(15b)의 부분은 포토레지스트층(39)을 마스크로 하여 에칭되어 제거된다. 이 때, 콘트롤게이트(CG)간의 게이트절연층(15c)이 약간 에칭된다. 그 후, 콘트롤게이트(CG)로 덮히지 않은 플로팅게이트(FG1, FG2)의 부분은 상이한 에천트(etchant)를 사용하여 에칭함으로써 제거된다. 그 결과, 터널절연층(15a)은 인접한 콘트롤게이트(CG) 사이에서 외부로 노출된다.
마지막으로, 도 24에 도시된 바와 같이, 콘트롤게이트(CG)로 덮이지 않은 각 돌기부(13a)의 측벽(13b) 및 최상부(13c)상에 아이솔레이션영역(40)이 형성된다. 측벽(13b) 및 최상부(13c)가 관련된 콘트롤게이트(CG)의 아래에 채널을 형성하는 한편, 아이솔레이션영역(40)은 이웃하는 콘트롤게이트(CG) 아래에 이러한 채널을 전기적으로 격리시킨다. 아이솔레이션영역(40)을 형성하기 위해서, 포토레지스트층 즉, 마스크(39) 위로 붕소이온이 주입된다. 이 때, 아이솔레이션영역(40)이 돌기부(13a)의 측벽(13b)에 형성되도록 주입방향에 대하여 기판(12)을 기울인다. 예시적인 실시예에서, 상술된 바와 같이 P형 실리콘기판(12)에 법선인 라인(n1)을 주입방향(n0)에 대하여 대략 +/-20°로 기울인다. 더욱 상세하게는, 시드인 BF2를 1.0 × 1013cm-2의 도즈로 20keV의 가속에너지를 가지고 주입한다.
이어서, 포토레지스트층(39)을 제거하여 도 1에 도시된 반도체메모리(10)를 완성한다. CMOS 부분은 소정 위치에 소스/드레인영역을 형성하여 완성된다.
상술한 바와 같이, 예시적인 실시예는 종래의 다중비트 트랜지스터보다 낮은 기록전압으로 동작할 수 있는 다중비트 트랜지스터, 그것을 사용한 반도체메모리및 다중비트 트랜지스터를 구동하는 방법을 구현한다.
도 31 및 32를 참조로, 정전하형(constant-charge type) 기록시스템을 사용하는 본 발명의 대안 실시예를 서술한다. 정전하형 기록시스템은 대향하는 소스/드레인영역의 어느 한 쪽에 연결된 커패시터를 구비한다. 커패시터가 소정량의 전하를 저장 또는 방전할 때까지 기록전류가 소스/드레인영역의 사이를 흐르게 되어, 전하는 2개의 플로팅게이트중 적어도 하나에 탄동적으로 주입된다. 도 31에 도시된 예시적인 실시예는 커패시터가 소정량의 전하를 방전할 때까지 기록전류를 흐르게 하도록 구성되어 있다.
보다 상세하게, 예시적인 실시예에서 비트라인(BL1, BL2)은 각각 셀트랜지스터(TC5)의 소스 및 드레인 전극에 연결되어, 전자는 트랜지스터(TC5)의 드레인 전극 즉, 비트라인(BL2)에 연결된 플로팅게이트(FG)에 저장된다. 커패시터(51b)는 스위치부(53b)를 거쳐 비트라인(BL1)에 연결된다. 열 디코더(42)는 비트라인(BL2)에 예를 들어, 5V를 기록전압으로 인가한다. 커페시터(51b)는 비트라인(BL1)에 접속할 수 없는, 그것의 대향하는 접지된 단자들 중 하나를 가진다. 기록시퀀스를 시작하기 전에, 커패시터(51b)의 대향하는 단자들은 접지되어 커패시터(51b)를 비운다. 예시적인 실시예에서, 커패시터(51b) 및 기타 커패시터(51a, 51c, 51d)는 그들 각각이 복수의 열에 할당될 수 있더라도 각각은 특정한 열에 할당된다.
기록시퀀스를 시작할 때, 기록전류를 형성하는 전자는 커패시터(51b)로부터 트랜지스터(TC5)의 소스 전극을 거쳐 셀 트랜지스터(TC5)의 드레인 전극으로 흐른다. 그 결과, 드레인 전극 즉, 비트라인(BL2)에 연결된 셀 트랜지스터(TC5)의 플로팅게이트(FG)에는 전자가 저장되는 한편, 커패시터(51b)에는 양전하가 저장된다. 소정의 시간이 지나면, 셀 트랜지스터(TC5)의 소스와 드레인 전극간의 전위차가 초기의 5V에서 대략 3.5V로 낮아짐에 따라 그 결과로, 커패시터(51b)의 대향하는 단자들간의 전위차가 대략 1.5V로 변한다. 따라서 기록전류는 흐름을 멈춰 즉, 기록시퀀스가 끝난다.
이하에 예시적인 실시예를 더욱 상세히 서술한다. 우선, 스위치부(53b)의 구성을 구체적으로 서술한다. 나머지 스위치부(53a, 53c, 53d)는 스위치부(53b)와 구성상 동일하다. 스위치부(53b)는 각각 비트라인(BL1, BL2), 접지 및 커패시터(51b)의 하나의 단말에 연결된 단자(54, 58, 56, 60)를 가진다. 커패시터(51b)의 다른 단자는 접지된다. 이 방식의 연결은 나머지 스위치부(53a, 53c, 53d) 및 나머지 커패시터(51a, 51c, 51d)에도 대등하게 적용된다. 커패시터 제어신호(62a, 62b, 62c, 62d)는 각각 스위치부(53a, 53b, 53c, 53d)에 연결되고 이것은 각각 관련된 단자(60)가 선택적으로 단자(54, 56, 58) 중 하나에 연결되게 한다.
이하에 커패시터 제어신호(62a 내지 62d)의 기능을 서술한다. 기록을 시작하기 전에, 커패시터 제어신호(62a 내지 62d)는 스위치부(53a 내지 53d)의 단자(60)를 단자(56)에 연결된 상태로 유지시킨다. 이 상태에서, 각 커패시터(51a 내지 51d)의 대향하는 단자들간의 전위차는 0V 즉, 모든 커패시터는 비워져 있다.
기록모드에서 셀 트랜지스터(TC5)가 선택되고 상기 트랜지스터(TC5)의 비트라인(BL1)은 커패시터(51b)에 연결된다고 가정한다. 그러면, 커패시터제어신호(62b)는 스위치부(53b)의 단자(60)가 관련 단자(54)에 연결되게 하지만, 다른 커패시터 제어신호(62a, 62c, 62d)는 스위치부(53a, 53c, 53d)의 단자(60)를 단자(56)에 연결된 상태로 유지시킨다. 소정 주기의 시간이 지난 후 기록이 끝나면, 커패시터 제어신호(62b)는 스위치부(53b)의 단자(60)를 단자(56)에 연결시킨다.
커패시터 제어신호(62a 내지 62d)는 상술한 열 디코드 신호(CDC)에 응답하여 커패시터 제어기(64)에 의하여 생성된다.
도 32a 및 32b는 각각 기록모드에서 셀 트랜지스터(TC5)의 소스와 드레인 전극간의 전류 및 커패시터(51b)의 대향하는 단자들간에 나타나는 전압을 도시한 곡선 도표이다. 도 32a에서 세로좌표 및 가로좌표는 각각 전류 및, 기록 동작을 시작한 때부터 경과한 시간 주기 예를 들어, 시간 t1이 100nsec인 시간을 표시한다. 도시된 바와 같이, 기록 동작의 시작시 전류는 대략 100nA인 최대값을 가지며 그후 시간의 경과에 따라 점차 감소한다. 기록 동작은 시간 t1전에 끝난다.
도 32b에서, 세로좌표 및 가로좌표는 각각 전압 및, 기록 동작을 시작한 때부터 경과한 시간 주기 예를 들어, 시간 t1이 100nsec인 시간을 표시한다. 도시된 바와 같이, 기록 동작의 시작시 전압은 대략 0V이며 그후 시간의 경과에 따라 예시적인 실시예에서 1.5V이하까지 안정될 때까지 점차 증가한다. 셀 트랜지스터 (TC5)의 드레인 전극에 5V의 전압이 인가되므로, 트랜지스터(TC5)의 소스 및 드레인 전극간에는 3.5V 이상의 전압이 인가된다.
터널절연층(15a)이 실리콘산화물로 형성되는 경우 상기 층(15a)의 전위장벽은 3.2V이다. 따라서, 셀 트랜지스터(TC5)의 소스와 드레인 전극간의 3.5V의 전압은 전위장벽보다 높다. 또한 도 32b에 표시되어 있듯이, 3.5V 이상의 전압이 계속해서 전체 기록 주기에 걸쳐 인가된다. 소스와 드레인 전극간에 인가된 3.5V 이상의 전압은 전자가 효과적으로 플로팅게이트로 주입되게 하고 필요한 기록전류를 낮추게 된다. 결과로, 동시에 복수의 셀 트랜지스터에 데이터를 기록할 수 있고 따라서 전체적으로 속도가 빠르다.
상술한 정전하형 기록시스템은 다음과 같은 점에서 정전압형 기록시스템보다 유리하다. 정전압형 기록시스템은 소스와 드레인 전극간에 정전압을 인가하고 따라서 기록전류의 값을 제어하지 않으므로, 때로는 기록전류가 100iA 이상으로 증가한다. 100iA의 전류는 기록전류로서 너무 크며 복수의 셀 트랜지스터에 동시에 병행하여 데이터를 기록하는 것을 방해한다.
정전류형 기록시스템은 소스와 드레인 전극간에 소정값보다 작은 정전류를 흐르게 하도록 수정될 수 있어 개선된 정전압형 기록시스템을 구현한다. 하지만, 정전류형 기록시스템에서는 드레인 전극에 인가된 전압이 시간 경과에 따라 순차적으로 초기 전압 이상으로 예를 들어, 5V 이상으로, 예를 들어, 대략 8V로 증가되지 않으면 기록 주기 내내 대략 100nA의 일정 전류가 연속으로 흐를 수 없다. 기록동작을 시작할 때부터 플로팅게이트에 축적되어 온 전하가 소스와 드레인 전극간의 전압을 3.2V 혹은 그 이상으로 유지시키려면 즉, 효과적으로 전자를 주입하려면 드레인 전극에 인가되는 전압이 증가되어야 하기 때문에, 정전류형 기록시스템에서는대략 8V의 전압이 필요하다.
반대로, 정전하형 기록시스템에서는 드레인전압이 예를 들어, 5V로 일정하더라도, 커패시터의 대향하는 단자들간의 전압은 도 32a 및 32b에 도시된 바와 같이 기록의 초기 단계에서 0V 만큼 낮다. 이 전압은 기록의 최종 단계에서도 대략 1.5V로 낮게 유지하여 효과적인 기록을 보장한다.
도 31을 참조로 한 설명은 전자가 비트라인(BL2)에 연결된 트랜지스터(TC5)의 플로팅게이트(FG)에 저장되는 경우에 대하여 집중적으로 다루어졌다. 비트라인 (BL1)에 연결된 다른 플로팅게이트(FG)에 전자를 저장하기 위해서는 단자(60)가 단자(58)에만 연결되어야 한다.
또한 도 31에서, 셀 트랜지스터(TC5)의 드레인 전극에 예를 들어, 5V의 양 전압이 인가된다. 대안으로, 기록을 시작하기 전 소스 전극에 연결될 커패시터(51b)에 전자가 저장되어 이에 따라 커패시터(51b)의 전위를 음으로 만들고, 그런 다음 커패시터(51b)가 기록을 시작하면 소스 전극에 연결되어 소스로부터 드레인 전극으로 전자를 흘려보내는 구성방식을 만들 수 있다. 이것도 비트라인(BL2)에 연결된 셀 트랜지스터(TC5)의 플로팅게이트에 성공적으로 전자를 저장한다.
또한 도 31에서, 드레인 전극에 연결된 플로팅게이트(FG)에 전자를 저장하기 위해서 커패시터(51b)는 소스 전극에 연결된다. 대안으로, 드레인 전극에 연결된 플로팅게이트(FG)에 전자를 저장하도록 커패시터(51b)가 드레인 전극에 연결될 수도 있다. 이것은 커패시터(51b)에 양전하가 저장되고 그런 다음 커패시터(51b) 및소스 전극이 각각 드레인 전극 및 접지에 연결되는 경우 행해질 수 있다. 이 경우에도, 전자는 소스 전극 즉, 비트라인(BL1)으로부터 드레인 전극 즉, 비트라인(BL2)으로 흐르며, 따라서 드레인 전극에 연결된 플로팅게이트(FG)에 저장된다.
예시적인 실시예에서 P형 및 N형을 각각 1도전형 및 2도전형으로 칭하였으나, N형 및 P형을 각각 1도전형 및 2도전형으로 칭할 수 있음은 물론이다.
상술한 바와 같이, 예시적인 실시예는 기록모드에서 콘트롤게이트에 기록전압을 인가하면서 셀 트랜지스터의 소스/드레인영역간에 기록모드용 전위차를 설정한다. 그 결과, 돌기부의 대향하는 측벽의 표면 및 최상부 위에 채널이 형성되고 돌기부의 최상부상에 흐르는 캐리어가 전혀 조향됨이 없이 곧바로 플로팅게이트 안으로 주입되게 한다. 이것은 요구되는 기록전압을 성공적으로 낮춘다. 또한, 정전하형 기록시스템을 적용함으로써, 예시적인 실시예는 효율적으로 즉, 최소의 기록전류로 데이터를 기록할 수 있다.
한편 판독모드에서는, 콘트롤게이트에 판독전압을 인가하면서 트랜지스터의 소스/드레인영역간에 판독모드용 전위차가 설정되어, 제1드레인전류(Id1)가 흐르게 한다. 다음에, 판독모드용 전위차는 제2드레인전류(Id2)가 흐르게 하도록 반전된다. 플로팅게이트와 소스/드레인영역간의 커패시턴스 및 플로팅게이트와 콘트롤게이트간의 커패시턴스로 인하여, 플로팅게이트의 전위가 소스/드레인영역 및 콘트롤게이트의 전위 쪽으로 당겨진다. 따라서, 드레인전류(Id1, Id2)를 소정값으로 증가또는 감소시켜 전류 윈도를 확장할 수 있다.
2001년 11월 22일 및 2002년 11월 1일에 각각 출원된 일본 특허출원 제 2001-358308호 및 제 2002-319835호의 명세서, 청구항, 첨부한 도면 및 요약서를 포함한 전 내용은 전부 본 명세서에서 참조로 인용되고 있다.
본 발명은 특정한 예시적인 실시예를 참조로 서술되었지만, 상기 예시적인 실시예로 제한되지 아니한다. 당업자는 본 발명의 범위 및 기술적 사상을 벗어나지 않으면서 실시예의 변경 또는 수정이 가능함을 이해하여야 한다.
상술한 바와 같이, 본 발명의 예시적인 실시예는 종래의 다중비트 트랜지스터보다 낮은 기록전압으로 동작할 수 있는 다중비트 트랜지스터, 그것을 사용한 반도체메모리 및 다중비트 트랜지스터를 구동하는 방법을 구현한다.

Claims (16)

  1. 서로 마주하는 1쌍의 측벽(13b)을 갖는 돌기부(13a)가 형성된 1도전형 반도체기판(12);
    상기 돌기부(13a)의 최상부(13c)에 형성된 제1절연층(15c);
    상기 돌기부(13a)의 양쪽에서 상기 반도체기판(12)의 표면상에 형성된 1쌍의 2도전형 소스/드레인영역(BL1, BL2);
    상기 돌기부(13a)의 상기 쌍의 측벽(13b) 중 하나 및 상기 측벽(13b)에 인접한 상기 쌍의 소스/드레인영역(BL1, BL2) 중의 하나를 각각 덮는 제2절연층(15a);
    상기 돌기부(13a)의 상기 쌍의 측벽(13b)에 각각 형성되고 각각의 제2절연층(15a)을 개재하여 상기 쌍의 측벽(13b) 및 상기 쌍의 소스/드레인영역 (BL1, BL2)과 마주하는 1쌍의 플로우팅게이트(FG1, FG2);
    상기 쌍의 플로우팅게이트(FG1, FG2) 중 하나에 각각 형성된 제3절연층(15b); 및
    상기 제3절연층(15b)을 개재하여 상기 쌍의 플로우팅게이트(FG1, FG2)와 마주하고 상기 제1절연층(15c)을 개재하여 상기 돌기부(13a)의 최상부(13c)와 마주하는 콘트롤게이트(CG)를 포함하며,
    상기 콘트롤게이트(CG)에 기록전압이 인가되면서 상기 쌍의 소스/드레인영역 (BL1, BL2)간에 기록용 전위차가 설정되어, 이에 따라 상기 쌍의 플로팅게이트 (FG1, FG2) 중 적어도 하나에 전하가 탄동적으로(ballistically) 주입되게 하는 것을 특징으로 하는 트랜지스터.
  2. 서로 마주하는 1쌍의 측벽(13b)을 갖는 돌기부(13a)가 형성된 1도전형 반도체기판(12);
    상기 돌기부(13a)의 최상부(13c)에 형성된 제1절연층(15c);
    상기 돌기부(13a)의 양쪽에서 상기 반도체기판(12)의 표면상에 형성된 1쌍의 2도전형의 소스/드레인영역(BL1, BL2);
    상기 돌기부(13a)의 상기 쌍의 측벽(13b) 중 하나 및 상기 측벽(13b)에 인접한 상기 쌍의 소스/드레인영역(BL1, BL2) 중의 하나를 각각 덮는 제2절연층(15a);
    상기 돌기부(13a)의 상기 쌍의 측벽(13b)에 각각 형성되고 각각의 제2절연층(15a)을 개재하여 상기 쌍의 측벽(13b) 및 상기 쌍의 소스/드레인영역 (BL1, BL2)과 마주하는 1쌍의 플로우팅게이트(FG1, FG2);
    상기 쌍의 플로우팅게이트(FG1, FG2) 중 하나에 각각 형성된 제3절연층(15b);
    상기 제3절연층(15b)을 개재하여 상기 쌍의 플로우팅게이트(FG1, FG2)와 마주하고 상기 제1절연층(15c)을 개재하여 상기 돌기부(13a)의 최상부(13c)와 마주하는 콘트롤게이트(CG); 및
    상기 쌍의 소스/드레인영역(BL1, BL2) 중 어느 하나에 선택적으로 접속 가능한 커패시터(51)를 포함하며,
    소정량의 전하가 상기 커패시터(51)에 저장되거나 그로부터 방출될 때까지상기 쌍의 소스/드레인영역(BL1, BL2)간에 기록전류가 연속으로 흐르게 하여, 이에 따라 상기 쌍의 플로팅게이트 (FG1, FG2) 중 적어도 하나에 전하가 탄동적으로 주입되게 하는 것을 특징으로 하는 트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 돌기부(13a)는 상기 쌍의 소스/드레인영역(BL1, BL2)을 가상으로 연결하는 직선으로 한정되는 근저부를 가지며, 상기 근저부는 돌기부(13a)의 나머지 부분보다 1도전형 불순물의 농도가 높은 것을 특징으로 하는 트랜지스터.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 소스/드레인영역(BL1, BL2)간에 흐르는 전하는 전자로 이루어지며,
    상기 전자는 상기 제2절연층(15a)의 전위장벽보다 더 큰 에너지를 얻어 상기 플로팅게이트 (FG1, FG2) 중 적어도 하나에 탄동적으로 주입되는 것을 특징으로 하는 트랜지스터.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    각각의 제2절연층(15a)을 개재하여 각각 돌기부(13a)의 측벽(13b) 중 하나 및 상기 소스/드레인영역(BL1, BL2) 중 하나와 마주하는 상기 플로팅게이트(FG1, FL2)에 의하여 제1커패시턴스가 형성되고, 상기 제1절연층(15c)을 개재하여 돌기부(13a)의 최상부(13c)와 마주하는 상기 콘트롤게이트(CG)에 의하여 제2커패시턴스가 형성되며, 상기 제1커패시턴스는 상기 제2커패시턴스보다 큰 것을 특징으로 하는 트랜지스터.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제3절연층(15b)중 하나를 개재하여 상기 콘트롤게이트(CG)와 마주하는 상기 각각의 플로팅게이트(FG1, FG2)에 의하여 제3커패시턴스가 형성되고, 제1커패시턴스는 제3커패시턴스에 용량성 결합되며 제2커패시턴스가 커지는 것을 특징으로 하는 트랜지스터.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 돌기부(13a)의 측벽(13b) 중 하나에 상기 측벽과 인접하는 소스/드레인영역(BL1, BL1)과 접촉하여 각각 2도전형영역(17)이 형성되는 것을 특징으로 하는 트랜지스터.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 각각의 플로팅게이트(FG1, FG2)는 적어도 부분적으로는 상기 돌기부(13a)의 최상부(13c)보다 위로 돌출되는 것을 특징으로 하는 트랜지스터.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 플로우팅게이트(FG1, FG2)는 상기 플로팅게이트(FG1, FG2)가 상기 돌기부(13a)의 상기 최상부(13c)를 덮지 않도록 구성되는 것을 특징으로 하는 트랜지스터.
  10. 행방향과 열방향으로 배치된 복수의 셀 트랜지스터(TC)를 포함하는 반도체메모리에 있어서,
    상기 복수의 셀 트랜지스터(TC)의 각각은,
    서로 마주하는 1쌍의 측벽(13b)을 갖는 돌기부(13a)가 형성된 1도전형 반도체기판(12);
    상기 돌기부(13a)의 최상부(13c)에 형성된 제1절연층(15c);
    상기 돌기부(13a)의 양쪽에서 상기 반도체기판(12)의 표면상에 형성된 1쌍의 2도전형 소스/드레인영역(BL1, BL2);
    상기 돌기부(13a)의 상기 쌍의 측벽(13b) 중 하나 및 상기 측벽(13b)에 인접한 상기 쌍의 소스/드레인영역(BL1, BL2) 중의 하나를 각각 덮는 제2절연층(15a);
    상기 돌기부(13a)의 상기 쌍의 측벽(13b)에 각각 형성되고 각각의 제2절연층(15a)을 개재하여 상기 측벽(13b) 및 상기 쌍의 소스/드레인영역(BL1, BL2)과 마주하는 1쌍의 플로우팅게이트(FG1, FG2);
    상기 쌍의 플로우팅게이트(FG1, FG2) 중 하나에 각각 형성된 제3절연층(15b); 및
    상기 제3절연층(15b)을 개재하여 상기 쌍의 플로우팅게이트(FG1, FG2)와 마주하고 상기 제1절연층(15c)을 개재하여 상기 돌기부(13a)의 최상부(13c)와 마주하는 콘트롤게이트(CG)를 포함하며,
    상기 콘트롤게이트(CG)에 기록전압이 인가되면서 상기 쌍의 소스/드레인영역 (BL1, BL2)간에 기록용 전위차가 설정되어, 이에 따라 상기 쌍의 플로팅게이트 (FG1, FG2) 중 적어도 하나에 전하가 탄동적으로 주입되게 하는 것을 특징으로 하는 반도체메모리.
  11. 행방향과 열방향으로 배치된 복수의 셀 트랜지스터(TC)를 포함하는 반도체메모리에 있어서,
    상기 복수의 셀 트랜지스터(TC)의 각각은,
    서로 마주하는 1쌍의 측벽(13b)을 갖는 돌기부(13a)가 형성된 1도전형 반도체기판(12);
    상기 돌기부(13a)의 최상부(13c)에 형성된 제1절연층(15c);
    상기 돌기부(13a)의 양쪽에서 상기 반도체기판(12)의 표면상에 형성된 1쌍의 2도전형 소스/드레인영역(BL1, BL2);
    상기 돌기부(13a)의 상기 쌍의 측벽(13b) 중 하나 및 상기 측벽(13b)에 인접한 상기 쌍의 소스/드레인영역(BL1, BL2) 중의 하나를 각각 덮는 제2절연층(15a);
    상기 돌기부(13a)의 상기 쌍의 측벽(13b)에 각각 형성되고 각각의 제2절연층(15a)을 개재하여 상기 측벽(13b) 및 상기 쌍의 소스/드레인영역(BL1, BL2)과 마주하는 1쌍의 플로우팅게이트(FG1, FG2);
    상기 쌍의 플로우팅게이트(FG1, FG2) 중 하나에 각각 형성된제3절연층(15b);
    상기 제3절연층(15b)을 개재하여 상기 쌍의 플로우팅게이트(FG1, FG2)와 마주하고 상기 제1절연층(15c)을 개재하여 상기 돌기부(13a)의 최상부(13c)와 마주하는 콘트롤게이트(CG); 및
    상기 쌍의 소스/드레인영역(BL1, BL2) 중 어느 하나에 선택적으로 접속 가능한 커패시터(51)를 포함하며,
    소정량의 전하가 상기 커패시터(51)에 저장되거나 그로부터 방출될 때까지 상기 쌍의 소스/드레인영역(BL1, BL2)간에 기록전류가 연속으로 흐르게 하여, 이에 따라 상기 쌍의 플로팅게이트 (FG1, FG2) 중 적어도 하나에 전하가 탄동적으로 주입되게 하는 것을 특징으로 하는 반도체메모리.
  12. 제10항 또는 제11항에 있어서,
    상기 돌기부(13a)는 상기 쌍의 소스/드레인영역(BL1, BL2)을 가상으로 연결하는 직선으로 한정되는 근저부를 가지며, 상기 근저부는 돌기부(13a)의 나머지 부분보다 1도전형 불순물의 농도가 높은 것을 특징으로 하는 반도체메모리.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 복수의 셀 트랜지스터(TC) 중 열방향으로 서로 인접한 것들은 단일 소스/드레인영역(BL1, BL2)을 공유하고,
    상기 복수의 셀 트랜지스터(TC) 중 행방향으로 서로 인접한 것들은 상기 셀트랜지스들(TC) 사이의 단일 콘트롤게이트(CG) 및 소스/드레인영역(BL1, BL2)을 공유하는 것을 특징으로 하는 반도체메모리.
  14. 서로 마주하는 1쌍의 측벽(13b)을 갖는 돌기부(13a)가 형성된 1도전형 반도체기판(12);
    상기 돌기부(13a)의 최상부(13c)에 형성된 제1절연층(15c);
    상기 돌기부(13a)의 양쪽에서 상기 반도체기판(12)의 표면상에 형성된 1쌍의 2도전형 소스/드레인영역(BL1, BL2);
    상기 돌기부(13a)의 상기 쌍의 측벽(13b) 중 하나 및 상기 측벽(13b)에 인접한 상기 소스/드레인영역(BL1, BL2) 중의 하나를 각각 덮는 제2절연층(15a);
    상기 돌기부(13a)의 상기 쌍의 측벽(13b)에 각각 형성되고 각각의 제2절연층(15a)을 개재하여 상기 측벽(13b) 및 상기 쌍의 소스/드레인영역(BL1, BL2)과 마주하는 1쌍의 플로우팅게이트(FG1, FG2);
    상기 쌍의 플로우팅게이트(FG1, FG2) 중 하나에 각각 형성된 제3절연층(15b); 및
    상기 제3절연층(15b)을 개재하여 상기 쌍의 플로우팅게이트(FG1, FG2)와 마주하고 상기 제1절연층(15c)을 개재하여 상기 돌기부(13a)의 최상부(13c)와 마주하는 콘트롤게이트(CG)를 포함하는 트랜지스터를 준비하는 단계;
    상기 쌍의 소스/드레인영역(BL1, BL2)간에 기록용 전위차를 설정하는 단계;
    상기 콘트롤게이트(CG)에 기록전압을 인가하는 단계; 및
    상기 쌍의 플로팅게이트(FG1, FG2) 중 적어도 하나에 탄동적으로 전하를 주입하여 이에 따라 상기 적어도 하나의 플로팅게이트(FG1, FG2)에 데이터를 기록하는 단계를 포함하는 것을 특징으로 하는 트랜지스터를 구동하는 방법.
  15. 제14항에 있어서,
    상기 쌍의 소스/드레인영역(BL1, BL2)을 가상으로 연결하는 직선으로 한정되는 상기 돌기부(13a)의 근저부는 돌기부(13a)의 나머지 부분보다 1도전형 불순물의 농도가 높은 것을 특징으로 하는 트랜지스터를 구동하는 방법.
  16. 제14항 또는 제15항에 있어서,
    제1드레인전류가 흐르도록 상기 소스/드레인영역(BL1, BL2)간에 판독용 전위차를 설정하고 상기 콘트롤게이트(CG)에 판독전압을 인가하는 단계;
    제2드레인전류가 흐르도록 상기 판독용 전위차를 반전시키고 상기 콘트롤게이트(CG)에 판독전압을 인가하는 단계; 및
    제1드레인전류의 값 및 제2드레인전류의 값을 기초로 하여 상기 플로팅게이트(FG1, FG2)에 저장된 전하를 구별하는 단계를 더욱 포함하는 것을 특징으로 하는 트랜지스터를 구동하는 방법.
KR1020020072685A 2001-11-22 2002-11-21 다중비트를 저장하는 기억소자를 구비한 반도체 메모리 및그것을 구동하는 방법 KR20030042422A (ko)

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