DE60037786T2

DE60037786T2 - Nichtflüchtiger Halbleiterspeicher mit Zwei-Bitzellen

Info

Publication number: DE60037786T2
Application number: DE60037786T
Authority: DE
Inventors: Mitsuteru Kawasaki-shi Iijima
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-11-25
Filing date: 2000-11-24
Publication date: 2009-01-22
Anticipated expiration: 2020-11-25
Also published as: JP2001156272A; EP1103980A3; KR100702922B1; KR20010051927A; JP4697993B2; EP1103980A2; EP1103980B1; US6324099B1; TW473989B; DE60037786D1

Description

Die vorliegende Erfindung bezieht sich auf einen nichtflüchtigen Halbleiterspeicher und seine Steuerverfahren, wobei der Speicher die Daten auf einem Isolierfilm speichert, der eine Trägerhaftschicht aufweist.
Ein Feldeffekttransistor des Isolierschichttyps weist eine isolierte Gate-Elektrode auf einem Gate-Isolierfilm, der auf der Oberfläche eines Durchgangsbereichs in einem Halbleitersubstrat ausgebildet ist, und ein Paar Source-/Drain-Bereiche auf, die in dem Halbleitersubstrat auf beiden Seiten der Gate-Elektrode ausgebildet sind. Ein Ein-/Aus-Zustand des Feldeffekttransistors des Isolierschichttyps wird durch eine Spannung der Gate-Elektrode relativ zu einem der Source-/Drain-Bereiche bestimmt.
Ein nichtflüchtiger Speicher, der in der Lage ist, seinen Ein-/Aus-Zustand mit der gleichen Gate-Spannung mit einem Vorandensein/Nichtvorhandensein von Ladungsträgern in dem Gate-Isolierfilm zu verändern, kann realisiert werden, indem der Gate-Isolierfilm mit der Struktur bereitgestellt wird, die in der Lage ist, Ladungsträger zu speichern. Die Ladungsträger-Speicherstruktur kann durch eine potenzialfreie Gate-Elektrode und einen Siliziumnitridfilm und dergleichen ausgebildet werden. Eine dielektrische Trägerhaftstruktur, die einen Siliziumnitridfilm aufweist, der zwischen Siliziumoxidfilmen eingefügt ist, ist als ein Oxid-Nitrid-Oxid-Film (ONO) bekannt.
Ein zuvor betrachtetes Verfahren zum Schreiben/Löschen von Ladungen in dem Nitridfilm eines ONO-Films beinhaltet, eine ausreichend hohe Spannung über die Gate-Elektrode und den Durchgangsbereich anzulegen und die Ladungsträger von dem Durchgangsbereich in den Nitridfilm oder in einer umgekehrten Richtung von dem Nitridfilm in den Durchgangsbereich tunneln zu lassen.
Ein nichtflüchtiger Halbleiterspeicher, der einen p-Typ-Durchgangsbereich, n-Typ-Source-/Drain-Bereiche, einen Gate-Isolierfilm mit einer Trägerspeicherfunktion aufweist, und eine Gate-Elektrode auf dem Gate-Isolierfilm werden beschrieben, wobei der Speicher dieses Typs nur zum Zweck der Veranschaulichung verwendet wird.
JP-B-5-326884 schlägt einen Halbleiterspeicher vor. Gemäß diesem Speicher wird eine p-Typ-Taschenschicht, die einen n-Typ-Drain-Bereich umgibt, ausgebildet. Beim Schreiben von Daten werden heiße Elektronen in den Nitridfilm eingespritzt, indem eine hohe Spannung (etwa 7 V) an den Drain-Bereich und eine Schreibspannung an die Gate-Elektrode angelegt werden. Beim Löschen von Daten wird eine Löschprogrammierspannung an den Drain-Bereich angelegt, um einen Interband-Tunneleffekt nahe der Abgrenzung zwischen dem Drain-Bereich und der Taschenschicht zu erzeugen und einige heiße Löcher in den Nitridfilm einzuspritzen.
USP 5.768.192 schlägt ein Verfahren zum wahlweisen Einspritzen heißer Elektronen entweder in einen Bereich oder in den anderen Bereich eines Nitridfilms vor, indem Programmierstrom zwischen einem (ersten Bereich) der Source-/Drain-Bereiche und dem anderen (zweiten Bereich) entweder in einer Richtung oder in der entgegengesetzten Richtung geleitet wird.
Wenn Elektronen von dem ersten Bereich zu dem zweiten Bereich geleitet werden, werden diese Elektronen zu heißen Elektronen und in den Nitridfilm nahe dem zweiten Bereich eingespritzt. Wenn Elektronen von dem zweiten Bereich zu dem ersten Bereich geleitet werden, werden diese Elektronen zu heißen Elektronen und in den Nitridfilm nahe dem ersten Bereich eingespritzt.
In dem Leseprozess wird Lese-Elektronenstrom, der von dem zweiten Bereich zu dem ersten Bereich geleitet wurde, stark beeinflusst durch die gespeicherten Ladungen nahe dem zweiten Bereich, aber geringer beeinflusst von gespeicherten Ladungen nahe dem ersten Bereich. Lese-Elektronenstrom, der von dem ersten Bereich zu dem zweiten Bereich geleitet wird, wird stark beeinflusst durch gespeicherte Ladungen nahe dem ersten Bereich, aber geringer beeinflusst durch gespeicherte Ladungen nahe dem zweiten Bereich.
Nichtflüchtige Speicher eines 2-Bit-/1-Zellen-Typs wurden wie oben beschrieben vorgeschlagen. Eine Speicherzelle eines 2-Bit-/1-Zellen-Typs, die eine ähnliche Struktur wie eine herkömmliche Speicherzelle aufweist, kann eine zweifache Speicherkapazität bereitstellen.
USP 5.768.192 macht keine Aussagen über das Löschverfahren, obwohl das Programmier- und das Leseverfahren offengelegt werden.
WO-A-9907000 legt einen nichtflüchtigen Halbleiterspeicher und ein Steuerverfahren offen, auf dem der Oberbegriff der unabhängigen Ansprüche basiert. Hier werden eingefangene Elektronen aus dem Haftbereich entfernt, um Daten zu löschen.
Es ist wünschenswert, einen nichtflüchtigen Halbleiterspeicher bereitzustellen, der in der Lage ist, eine Vielzahl von Daten pro einzelne Zelle zu speichern, der einfach herzustellen ist und hohe Zuverlässigkeit aufweist.
Es ist außerdem wünschenswert, ein neuartiges Steuerverfahren für einen nichtflüchtigen Halbleiterspeicher bereitzustellen, der in der Lage ist, eine Vielzahl an Daten pro einzelne Zelle zu speichern.
Die Erfindung wird in den unabhängigen Ansprüchen definiert, auf die nun Bezug genommen werden soll. Vorteilhafte Ausführungsformen sind in den Unteransprüchen dargelegt.
Wie oben beschrieben, wird ein nichtflüchtiger Halbleiterspeicher bereitgestellt, der die Erfindung verkörpert, der einfach herzustellen ist und eine hohe Zuverlässigkeit aufweist.
Ein Halbleiterspeicher wird bereitgestellt, der die Erfindung verkörpert, der zwei Bits pro einzelne Zelle speichern kann, der einfach herzustellen ist und eine hohe Zuverlässigkeit aufweist.
Ein neuartiges Steuerverfahren für solch einen nichtflüchtigen Halbleiterspeicher, das die Erfindung verkörpert, wird ebenfalls bereitgestellt.
Diese Anmeldung basiert auf japanischer Patentanmeldung hei 11-334916 , eingereicht am 25. November 1999.
Es wird nun auf die beigefügten Zeichnungen, die als Beispiele dienen, Bezug genommen, in denen gilt:
1A bis 1G zeigen ein Schaltbild und schematische Querschnittsansichten, die einen nichtflüchtigen Halbleiterspeicher und seine Funktion nach einer Ausführungsform der Erfindung darstellen.
2A und 2B zeigen eine Querschnittsansicht und ein Potenzialdiagramm, die die Funktion der Speicherzelle, gezeigt in 1A bis 1G, darstellen.
3A, 3B und 3C zeigen Schaltbilder, die in Kürze einen Block-Löschvorgang der in 1A bis 1G gezeigten Ausführungsform darstellen.
4A, 4B und 4C zeigen schematische Querschnittsansichten und ein Potenzialdiagramm, die einen Löschvorgang nach einer anderen Ausführungsform der Erfindung darstellen.
5A, 5B und 5C zeigen eine schematische Querschnittsansicht eines nichtflüchtigen Speichers, der in der Lage ist, zwei Bits pro einzelne Zelle gemäß herkömmlichen Techniken zu speichern, und ein Potenzialdiagramm und ein Schaltbild stellen seinen Löschvorgang dar, wie er durch den Erfinder der Erfindung analysiert wurde.
6A und 6B zeigen eine schematische Querschnittsansicht und ein Potenzialdiagramm, die ein Problem im Zusammenhang mit dem nichtflüchtigen Halbleiterspeicher, wie in 5A gezeigt, darstellen, wenn dieser Speicher so gestaltet ist, dass er einen kurzen Durchgang aufweist.
Bevor die Ausführungsformen beschrieben werden, soll ein nichtflüchtiger Halbleiterspeicher beschrieben werden, der in der Lage ist, zwei Bits pro einzelne Zelle zu speichern, wie mit USP 5.768.192 vorgeschlagen.
5A ist eine schematische Querschnittsansicht eines nichtflüchtigen Halbleiterspeichers, der in der Lage ist, zwei Bits pro einzelne Zelle zu speichern. Ein p-Typ-Halbleitersubstrat 101 weist auf seiner Oberfläche einen Gate-Isolierfilm 108 auf, der aus einer Lamination eines Siliziumoxidfilms 105, eines Siliziumnitridfilms 106 und eines Siliziumoxidfilms 107 gestaltet ist. Eine Gate-Elektrode 109 ist auf diesem Gate-Isolierfilm 108 ausgebildet. In einer Oberflächenschicht des Halbleitersubstrats werden n-Typ-Diffusionsbereiche 103 und 104 auf beiden Seiten der Gate-Elektrode 109 ausgebildet, um eine Feldeffekttransistor-Struktur des lsolierschichttyps festzulegen.
Der Siliziumnitridfilm 106, der zwischen den Siliziumoxidfilmen 106 und 107 des Gate-Isolierfilms 108 eingefügt ist, weist eine Funktion zum Einfangen eingespritzter Ladungen auf. Der Siliziumnitridfilm weist eine Anzahl an Trägerhaftebenen auf, so dass Ladungen, sobald sie eingespritzt sind, an jeweiligen Positionen festgehalten werden.
Heiße Elektronen, die eingespritzt werden, indem der n-Typ-Bereich 103 geerdet wird und indem positive Potenziale an den n-Typ-Bereich 104 und Gate-Elektrode 109 angelegt werden, werden in dem Siliziumnitridfilm 106 an einer Speicherposition Mb nahe dem n-Typ-Bereich 104 festgehalten. Heiße Elektronen, die eingespritzt werden, indem der n-Typ-Berelch 104 geerdet wird und indem positive Potenziale an den n-Typ-Bereich 103 und Gate-Elektrode 109 angelegt werden, werden in dem Siliziumnitridfilm 106 an einer Speicherposition Ma nahe dem n-Typ-Bereich 103 festgehalten.
Indem die Schreibstromrichtung wie in der obigen Weise umgekehrt wird, können Ladungen wahlweise entweder an Position Ma oder Mb unter der gleichen Gate-Elektrode 109 gespeichert werden.
Wenn beim Lesen von Daten Elektronenstrom von dem n-Typ-Bereich 103 in Richtung des n-Typ-Bereichs 104 geleitet wird, beeinflussen die Ladungen an der Speicherposition Ma stark die Bildung des Durchgangsstroms, aber die Ladungen an der Speicherposition Mb beeinflussen die Bildung des Durchgangsstroms weniger. Wenn die Richtung des Durchgangsstroms umgekehrt wird, wird der Einfluss der Ladungen an der Speicherposition Mb stärker, wogegen der Einfluss der Ladungen an der Speicherposition Ma geringer wird. Die Einflüsse der gespeicherten Ladungen an den beiden Speicherpositionen Ma und Mb können deshalb unabhängig gelesen werden.
Wenn eine umgekehrte Vorspannung zwischen der Gate-Elektrode und dem n-Typ-Source-/Drain-Bereich angelegt ist, fließt Strom zwischen der Gate-Elektrode und dem n-TypSource-/Drain-Bereich. Es ist bekannt, dass als dieser Strom Fowler-Nordheim (FN)-Tunnelstrom und heißer Träger-Einspritzstrom durch Spannungsdurchbruch vorhanden sind.
5A zeigt auch die Gestaltung der Sperrschichten, die ausgebildet werden, wenn die umgekehrte Vorspannung angelegt wird. Gestrichelte Linien DP1 und DP2 auf beiden Seiten des p-n-Übergangs des n-Typ-Bereichs 103 zeigen annähernd die Ränder der Sperrschicht. In ähnlicher Weise zeigen die gestrichelten Linien DP3 und DP4 auf beiden Seiten des p-n-Übergangs des n-Typ-Bereichs 104 annähernd die Ränder der Sperrschicht.
Unter den gegenüberliegenden Endabschnitten der Gate-Elektrode 109 werden auch die Endabschnitte Ex gezeigt, die durch eine an die Gate-Elektrode angelegte Spannung erschöpft sind. In diesem Endbereich Ex der Sperrschicht wird wahrscheinlich ein Spannungsdurchbruch auftreten.
Wenn der Siliziumoxidfilm 105 dick ist, zum Beispiel 20 nm oder dicker, kann ein FN-Tunnelstrom nur schwer fließen, es sei denn, dass die Spannung zwischen der Gate-Elektrode 109 und dem n-Typ-Bereich 103 oder 104 hoch wird. Deshalb vergrößert sich der Potenzialunterschied zwischen dem n-Typ-Bereich 103 oder 104 und dem Durchgangsbereich früher als zwischen dem n-Typ-Bereich 103 oder 104 und der Gate-Elektrode 109, und ein Spannungsdurchbruch tritt an dem Endabschnitt des n-Typ-Bereichs 103 oder 104 auf.
Die durch den Spannungsdurchbruch erzeugten heißen Löcher werden durch das elektrische Feld in der Sperrschicht beschleunigt. Wenn die heißen Löcher eine ausreichend hohe Energie erzielt haben, werden sie in Richtung der Gate-Elektrode 109 eingespritzt, die auf dem niedrigen Potenzial gehalten wird, und in dem dazwischenliegenden Siliziumnitridfilm 106 festgehalten. Da Elektronen zuvor in dem Siliziumnitridfilm 106 festgehalten wurden, werden Elektronen und Löcher neu kombiniert, um die gespeicherten Daten zu löschen.
5B ist eine Grafik, die eine Potenzialverteilung entlang einer virtuellen Linie darstellt, die sich von dem n-Typ-Bereich 103 zum n-Typ-Bereich 104 erstreckt, wenn eine umgekehrte Vorspannung angelegt ist. In 5B stellt VB den Energiepegel eines Valenzbandes in dem Halbleiter dar, und CB stellt dies von einem Leitungsband dar. Es besteht dort ein Potenzialunterschied ΔV zwischen dem nicht erschöpften Durchgangsbereich ND und den gegenüberliegenden n-Typ-Bereichen 103 und 104, wobei der Potenzialunterschied dazwischen durch die Sperrschichten 113 und 114 ausgebildet wird. Die Sperrschichten 113 und 114 erzeugen elektrische Felder E1 und E2. Nahe dem n-Typ-Bereich 103, 104 erzeugte Löcher werden durch das elektronische Feld E1, E2 beschleunigt, um in einen hohen Energiezustand einzutreten.
5C ist ein Schaltbild, das schematisch die Struktur eines nichtflüchtigen Halbleiterspeichers darstellt. Eine Wort-Leitung WL1 ist mit den Gate-Elektroden einer Vielzahl an Speichertransistoren T₁₁, T₁₂, ... verbunden. Die n-Typ-Bereiche des jeweiligen Speichertransistors T₁₁, T₁₂, ... sind mit Bit-Leitungen BL1, BL2, BL3, ... verbunden. Wie in 5C gezeigt, sind der n-Typ-Bereich 104 von einem von zwei angrenzenden Speichertransistoren T₁₁ und T₁₂ und der n-Typ-Bereich 103 des anderen im Allgemeinen miteinander vereint und zu einer gemeinsamen Bit-Leitung BL2 verbunden, um die Speicherzellengröße zu verringern. Weitere Transistoren sind ebenfalls in der gleichen Weise miteinander verbunden. Die äußeren n-Typ-Bereiche der Transistoren an den gegenüberliegenden Enden jeder Reihe sind einzeln mit der entsprechenden Bit-Leitung verbunden.
Speicherpositionen Ma und Mb werden dargestellt durch Ma₁₁, Mb₁₁, Ma₁₂ und Mb₁₂, indem sie Suffixe aufweisen, die denen ihrer Transistoren T₁₁ und T₁₂ entsprechen.
Beim Löschen von Daten an der Speicherposition Mb₁₂ wird eine Spannung mit niedrigem Pegel an die Wort-Leitung WL1 angelegt, und eine Spannung mit hohem Pegel wird an die Bit-Leitung BL3 angelegt. In diesem Fall übernehmen die Speicherpositionen Mb₁₂ und Ma₁₃ die gleichen Vorspannungsbedingungen, so dass Daten an der Speicherposition Ma₁₃ ebenfalls gelöscht werden. Um die Daten an der Speicherposition Ma₁₃ wiederherzustellen, wird ein zusätzlicher Schreibvorgang notwendig. Der Löschprozess wird kompliziert.
Um die Speicherkapazität eines Halbleiterspeichers zu steigern, ist es notwendig, die Größe einer Speicherzelle zu verringern.
6A und 6B sind eine schematische Querschnittsansicht und ein Potenzialdiagramm, die ein Problem in Zusammenhang mit einer Speicherzelle mit einem kurzen Durchgang veranschaulichen. Wie in 6A gezeigt, sind die Längen in einer Stromfließrichtung einer Gate-Elektrode 109 und eines Gate-Isolierfilms 108 gekürzt. Indem in einem Daten-Löschvorgang eine umgekehrte Vorspannung zwischen der Gate-Elektrode 109 und n-Typ-Bereichen 103 und 104 angelegt wird, erzeugt die umgekehrte Vorspannung die Sperrschichten DP. DP1 bis DP4 stellen die Ränder der Sperrschichten dar.
Wegen eines kurzen Durchgangs überlappen die Ränder DP2 und DP4 der Sperrschichten unter der Gate-Elektrode.
6B ist ein schematisches Diagramm, das die Potenzialverteilung in der in 6A gezeigten Speicherzelle darstellt. Weil die Sperrschichten unter der Gate-Elektrode überlappen, verringert sich ein Potenzialunterschied zwischen dem Leitungsband CB und dem Valenzband VB auf ΔVa. Da der Potenzialunterschied in den Sperrschichten sinkt, sind die von den elektrischen Feldern E1a und E2a erzeugten Intensitäten ebenfalls geringer. Daraus resultierend wird es schwierig, Elektronen in dem Siliziumnitridfilm 106 zu neutralisieren, sogar wenn Löcher durch einen Spannungsdurchbruch an den Endabschnitten der n-Typ-Bereiche 103 und 104 erzeugt werden.
Ein nichtflüchtiger Halbleiterspeicher, der in der Lage ist, solch ein Problem zu lösen, wird nun beschrieben.
1A ist ein schematisches Schaltbild eines nichtflüchtigen Halbleiterspeichers. Eine Vielzahl an Wort-Leitungen WL und Bit-Leitungen BL, die einander überkreuzen, sind auf einem Halbleitersubstrat angeordnet. Diese Bit-Leitungen BL sind mit einem Bit-Leitungstreiber BD verbunden, der auf dem gleichen Substrat ausgebildet ist, um wahlweise durch eine Antriebsspannung angetrieben zu werden. Die Wort-Leitungen WL sind mit einem Wort-Leitungstreiber WD verbunden, der auf dem gleichen Substrat ausgebildet ist, um wahlweise durch eine Prüfspannung angetrieben zu werden.
Ein Speichertransistor T ist mit jedem Kreuzungspunkt zwischen den Wort-Leitungen WL und Bit-Leitungen BL verbunden. Zwischen anstoßenden zwei Bit-Leitungen, zum Beispiel Bit-Leitungen BL1 und BL2, sind zwei n-Typ-Bereiche des Speichertransistors T₁₁ verbunden. Jeder Speichertransistor weist zwei Speicherpositionen Ma und Mb auf. Ein zwischen der i-ten Bit-Leitung und (i + 1)-ten Bit-Leitung verbundener Transistor wird durch T_ij dargestellt, die Gate-Elektrode davon ist mit der j-ten Wort-Leitung WL_j verbunden.
1B ist eine schematische Querschnittsansicht, die die Struktur eines Speichertransistors T zeigt und einen Schreibvorgang für den Speichertransistor T veranschaulicht. Ein p-Typ-Halbleitersubstrat 1 weist auf seiner Oberfläche einen Gate-Isolierfilm 8 auf, der aus einer Lamination eines Siliziumoxidfilms 5, eines Siliziumnitridfilms 6 und eines Siliziumoxidfilms 7 gefertigt ist. Eine Gate-Elektrode 9 aus Polysilizium ist auf dem Gate-Isolierfilm 8 ausgebildet. Der Siliziumoxidfilm 7 kann weggelassen werden. Andere Isolierfilme, die eine Trägerhaftfunktion aufweisen, können ebenfalls als der Gate-Isolierfilm verwendet werden.
Zum Beispiel wird als der Siliziumoxidfilm 5 ein Siliziumoxidfilm verwendet, der eine durch thermische Oxidation ausgebildete Dicke von 10 nm aufweist. Auf dem Siliziumoxidfilm 5 wird ein Siliziumnitridfilm durch ein CVD-Verfahren auf eine Dicke von zum Beispiel 15 nm vergrößert, und die Oberfläche des Siliziumnitridfilms wird bei einer hohen Temperatur oxidiert, um einen Siliziumoxidfilm auszubilden, der eine Dicke von etwa 10 nm aufweist. Die Dicke des linken Siliziumnitridfilms 6 wird um eine Größenordnung verdünnt, die der Wachstumsmenge des Siliziumoxidfilms 7 entspricht.
Die Gate-Elektrode 9 wird zum Beispiel ausgebildet, indem eine Polysiliziumschicht, die Phosphor enthält, durch CVD von etwa 2 bis 6 × 10²⁰/cm³ auf eine Dicke von etwa 300 nm vergrößert wird und indem die Polysiliziumschicht durch bekannte mikrofeine Musterverfahren gemustert wird, um eine Gate-Länge von etwa 0,2 bis 0,5 μm aufzuweisen.
Nachdem die isolierte Gate-Elektrode ausgebildet ist, werden Arsen-Ionen in das p-Typ-Halbleitersubstrat 1 eingebracht, indem die isolierte Gate-Elektrode als eine Maske verwendet wird, und zwar unter den Bedinungen einer Beschleunigungsenergie von 50 bis 100 keV und einer Dosis von etwa 5 × 10¹⁵ bis 5 × 10¹⁶ cm^–2, um dadurch n-Typ-Bereiche 3 und 4 auszubilden. Nach diesem Einbringen der Ionen wird das Substrat bei 850°C bis 950°C für etwa 30 bis 60 Minuten in einem bekannten thermischen Diffusionsverfahren gebrannt, um die eingebrachten Arsen-Ionen zu aktivieren und sie auch in Bereiche unter der Gate-Elektrode 9 zu verteilen.
Anschließend wird eine Zwischenlage Isolierfilm 10 aus Siliziumoxid oder dergleichen ausgebildet. Kontaktlöcher werden durch die Zwischenlage Isolierfilm 10 ausgebildet, und metallene Verbindungsleitungen P1, P2, P_G und dergleichen werden ausgebildet, um den Halbleiterspeicher zu vervollständigen.
Beim Schreiben von Daten wird ein Potenzial mit niedrigem Pegel, zum Beispiel ein Grundpotenzial, an die Verbindungsleitung P1 angelegt, die mit dem n-Typ-Bereich 3 verbunden ist, ein positives Potenzial mit hohem Pegel, zum Beispiel 12 V, wird an die Verbindungsleitung PG angelegt, die mit der Gate-Elektrode 9 verbunden ist, und ein positives Potenzial, das niedriger als 12 V ist, zum Beispiel 6 V, wird an die Verbindungsleitung P2 angelegt, die mit dem n-Typ-Bereich 4 verbunden ist. Da das positive Potenzial an die Gate-Elektrode 9 angelegt ist, wird die Oberfläche des p-Typ-Halbleitersubstrats 1 in n-Typ umgekehrt, so dass von dem n-Typ-Bereich 3 in Richtung des n-Typ-Bereichs 4 fließende Elektronen im positiven Potenzial gehalten werden. Diese Elektronen werden in der Sperrschicht nahe dem n-Typ-Bereich 4 beschleunigt und werden zu heißen Elektronen, die den Siliziumoxidfilm 5 durchströmen und in den Siliziumnitridfilm 6 an einer Speicherposition Mb eingespritzt werden. Auf diese Weise werden Daten in den Siliziumnitridfilm 6 an der Speicherposition Mb nahe dem n-Typ-Bereich 4 geschrieben.
Wenn, wie in 1C gezeigt, die auf die n-Typ-Bereiche 3 und 4 angelegten Spannungen ausgetauscht werden, werden die von dem n-Typ-Bereich 4 fließenden Elektronen in den Siliziumnitridfilm 6 an der Speicherposition Ma nahe dem n-Typ-Bereich 3 eingespritzt, so dass die Daten an der Speicherposition Ma gespeichert werden. Auf diese Weise können Daten in den Siliziumnitridfilm 6 wahlweise an zwei Speicherpositionen Ma und Mb geschrieben werden.
1D veranschaulicht den Vorgang des Lesens von Daten, die nahe dem n-Typ-Bereich 4 geschrieben sind. Eine Source-Spannung V_S (Grundpotenzial) wird auf den n-Typ-Bereich 4 angelegt, der als eine Source dient, und eine Drain-Spannung V_D, zum Beispiel 2 V, wird an den n-Typ-Bereich 3 angelegt, der als ein Drain dient, und eine Ein-Spannung +V_G, zum Beispiel 3 V, wird an die Gate-Elektrode 9 angelegt. Da Elektronen in dem Siliziumnitridfilm 6 an der Speicherposition Mb nahe dem n-Typ-Bereich 4 gespeichert sind, wird, sogar wenn die Gate-Ein-Spannung +V_G (3 V) angelegt ist, der Durchgangsbereich unter der gespeicherten Ladung nicht umgekehrt, und es wird kein Durchgangsstrom fließen.
Wenn Ladungen nicht an der Speicherposition Mb gespeichert sind, wird der Durchgangsbereich umgekehrt und Drain-Strom fließt. Auf diese Weise können die gespeicherten Daten gelesen werden. Der Vorgang zum Lesen von Ladungen, die nahe dem n-Typ-Bereich 3 geschrieben sind, kann in einer ähnlichen Weise ausgeführt werden, indem der n-Typ-Bereich 3 als die Source und der n-Typ-Bereich 4 als der Drain verwendet werden.
1E ist eine schematische Querschnittsansicht, die veranschaulicht, dass Daten, die an zwei Positionen über dem gleichen Durchgang geschrieben sind, unabhängig gelesen werden können. In 1E werden Daten in dem Siliziumnitridfilm 6 an der Speicherposition Ma nahe dem n-Typ-Bereich 3 gelesen. Es wird angenommen, dass keine Elektronen an der Speicherposition Ma nahe dem n-Typ-Bereich 3 gespeichert sind und Elektronen an der Speicherposition Mb nahe dem n-Typ-Bereich 4 gespeichert sind.
Eine Source-Spannung V_S von 0 V ist an den n-Typ-Bereich 3 angelegt, eine Drain-Spannung VD von 2 V ist an den n-Typ-Bereich 4 angelegt, und eine Ein-Spannung V_G, die um 3 V größer ist als die Grenzwertspannung, wird an die Gate-Elektrode 9 angelegt. Da keine Elektronen an der Speicherposition Ma nahe dem n-Typ-Bereich 3 gespeichert sind, wird der Durchgang induziert und Elektronen fließen von dem n-Typ-Bereich 3 in Richtung des n-Typ-Bereichs 4.
Obwohl Elektronen an der Speicherposition Mb nahe dem n-Typ-Bereich 4 gespeichert sind, entwickelt sich die Sperrschicht, um ein elektrisches Feld einzurichten, so dass Elektronenbeförderung nicht wesentlich beeinträchtigt wird. Resultierend daraus kann ein Lesestrom, der durch einen Pfeil bezeichnet ist, nur durch ein Vorhandensein/ Nichtvorhandensein von Ladungen an der Speicherposition Ma nahe dem n-Typ-Bereich 3 gesteuert werden.
1F veranschaulicht einen Löschvorgang. Es wird angenommen, dass Elektronen, die an der Speicherposition Mb nahe dem n-Typ-Bereich 4 gespeichert sind, zu löschen sind. Eine Spannung mit niedrigem Pegel von 0 V ist an den n-Typ-Bereich 3 angelegt, eine Positionsspannung mit hohem Pegel, zum Beispiel +6 V, ist an den n-Typ-Bereich 4 angelegt, und eine Spannung mit niedrigem Pegel oder eine Spannung mit entgegengesetzter Polarität, zum Beispiel –5 V, ist an die Gate-Elektrode 9 angelegt.
2A ist ein schematisches Diagramm, das die Formen der Sperrschichten zeigt, die in dem Halbleitersubstrat während des Löschvorgangs ausgebildet werden. Da der n-Typ-Bereich 3 bei 0 V gehalten wird, ist die Breite der Sperrschicht DP, ausgebildet nahe ihrem p-n-Übergang, so schmal wie (DP1–DP2). Da eine relativ hohe positive Spannung von +6 V an den n-Typ-Bereich 4 angelegt ist, ist die Breite der Sperrschicht, ausgebildet nahe ihrem p-n-Übergang, so breit wie (DP3–DP4).
Wenn die gleiche Spannung von +6 V auch an den n-Typ-Bereich 3 angelegt ist, wird die Sperrschicht DP(DP1–DP2) erweitert, und die Ränder DP2 und DP4 der Sperrschicht kommen in Berührung. Da jedoch die Vorspannung des n-Typ-Bereichs 3 klein gemacht ist und die Breite der Sperrschicht DP(DP1–DP2) schmal gemacht ist, werden die Speerschichten nicht überlappen.
2B ist ein schematisches Diagramm, das eine Potenzialverteilung entlang einer virtuellen Linie zeigt, die sich von dem n-Typ-Bereich 3 zu dem n-Typ-Bereich 4 erstreckt. Relativ zu dem Bereich ND des nicht erschöpften Durchgangsbereichs weist der n-Typ-Bereich 3 einen Potenzialunterschied von ΔV3 auf, wobei der n-Typ-Bereich 4 einen Potenzialunterschied von ΔV4 aufweist. Da der Potenzialunterschied ΔV3 klein ist, ist die Sperrschicht an dem n-Typ-Bereich 3 schmal, und die Intensität eines elektrischen Feldes ist gering. Auf der anderen Seite entwickelt sich die Sperrschicht an dem n-Typ-Bereich 4 ausreichend, und die Intensität des elektrischen Feldes E4, das durch den Potenzialunterschied ΔV4 ausgebildet wird, ist ausreichend stark. Entsprechend können Löcher, die durch einen Spannungsdurchbruch durch den Interband-Tunneleffekt erzeugt wurden, ausreichend beschleunigt werden, um heiße Löcher zu werden, die in das Siliziumnitrid an der Speicherposition Mb eingespritzt werden und Elektronen neutralisieren, die an der Speicherposition Mb gespeichert sind.
Mit Bezug auf das in 1A gezeigte Schaltbild, wenn Elektronen an der Speicherposition Mb des Transistors T₁₃ zu löschen sind, werden oben beschriebene Spannungen an die Wort-Leitung WL1 und Bit-Leitung BL4 angelegt. Dort besteht deshalb die Möglichkeit, dass Löcher in den Siliziumnitridfilm an der Speicherposition Ma des angrenzenden Speichertransistors T₁₄ eingespritzt werden.
1G veranschaulicht ein Verfahren, das davor schützt, dass Löcher in den Transistor T₁₄ eingespritzt werden. Die gleiche Spannung wird an beide n-Typ-Bereiche 3 und 4 des Transistors, dessen Daten nicht zu löschen sind, angelegt. Eine Spannung von etwa +6 V wird an den n-Typ-Bereich 3 des Transistors T₁₄ angelegt, und eine positive Spannung mit hohem Pegel von + 6 V wird ebenso an den n-Typ-Bereich 4 angelegt. Indem diese Spannungen angelegt werden, überlappen die Sperrschichten der n-Typ-Bereiche 3 und 4 wie in 6B gezeigt, und ein elektrisches Feld wird eingeschlossen. Daraus resultiert, dass Löcher keine ausreichend hohe Energie erzielen können, und es kann verhindert werden, dass Löcher an der Speicherposition eingespritzt werden.
Statt eine Spannung mit hohem Pegel, zum Beispiel +6 V, an den n-Typ-Bereich 4 anzulegen, kann der n-Typ-Bereich 4 in einen potenzialfreien Zustand gesetzt werden. In diesem Fall erreicht die Sperrschicht des n-Typ-Bereichs 3, an den eine Spannung mit hohem Pegel angelegt wurde, den n-Typ-Bereich 4. Elektronen in dem n-Typ-Bereich 4 fließen deshalb in Richtung des n-Typ-Bereichs 3, auf den eine Spannung mit hohem Pegel angelegt wurde, so dass das Potenzial an dem n-Typ-Bereich 4 in ein Potenzial umgewandelt wird, das annähernd gleich ist zu dem des n-Typ-Bereichs 3. Der Löschvorgang wird nicht in ähnlicher Weise ausgeführt wie in dem Fall, in dem die Spannung mit hohem Pegel an den n-Typ-Bereich 3 angelegt ist.
Mit anderen Worten, wenn eine Spannung mit niedrigem Pegel oder entgegengesetzter Polarität an das Gate eines Speichertransistors angelegt wird und eine Spannung mit hohem Pegel an einen der Diffusionsbereiche angelegt wird und wenn Daten an einer Speicherposition nahe dem einen Diffusionsbereich zu löschen ist, wird eine Spannung mit niedrigem Pegel an den anderen Diffusionsbereich angelegt. Wobei, wenn die Daten nicht zu löschen sind, eine Spannung mit niedrigem Pegel an den anderen Diffusionsbereich angelegt wird oder dieser Bereich in einen potenzialfreien Zustand gesetzt wird. Die Vorspannungseinstellung ist ebenso auf die folgende Ausführungsform anwendbar.
Es gibt einen Fall, in dem es gewünscht wird, dass alle gegenwärtig gespeicherten Daten gelöscht werden, wenn der Speicherzustand eines nichtflüchtigen Halbleiterspeichers aktualisiert werden soll.
3A, 3B und 3C veranschaulichen, wie Daten in allen Transistoren in einem Block gelöscht werden. Eine Anzahl an Transistoren T ist in einer Matrixform in einem Block angeordnet, und die Gate-Elektroden aller Reihen sind mit entsprechenden Wort-Leitungen WL1, WL2, WL3, ... verbunden.
Angrenzende n-Typ-Bereiche angrenzender Transistoren sind miteinander verbunden, und gemeinsam verbundene n-Typ-Bereiche aller Spalten sind mit entsprechenden Bit-Leitungen BL1, BL2, BL3, ... verbunden. Die Wort-Leitungen WL sind mit einem Wort-Leitungstreiber WD verbunden, und die Bit-Leitungen BL sind mit einem Bit-Leitungstreiber BD verbunden.
Beim Löschen von Daten aller Transistoren werden erste Elektronen an allen Speicherpositionen gespeichert.
3A zeigt den Zustand, dass Elektronen an allen Speicherpositionen gespeichert sind. Als Nächstes wird ein vorgegebenes negatives Potenzial, zum Beispiel –5 V, an alle Wort-Leitungen WL1, WL2, WL3, ... angelegt, und ein vorgegebenes positives Potenzial, zum Beispiel +6 V, ist an jede zweite Bit-Leitung angelegt, zum Beispiel geradzahlige Bit-Leitungen BL2, BL4, ..., und ein Grundpotenzial ist an ungeradzahlige Bit-Leitungen BL1, BL3, ... angelegt.
Indem diese Vorspannungspotenziale angelegt werden, werden Löcher an Speicherpositionen nahe den Source-/Drain-Bereichen eingespritzt, die mit den Bit-Leitungen BL2, BL4, ... verbunden sind, an die hohes Potenzial angelegt wurde, und gespeicherte Elektronen werden neutralisiert.
3B zeigt den Zustand, in dem alle Daten an Speicherpositionen nahe den geradzahligen Bit-Leitungen gelöscht wurden. Als Nächstes wird ein vorgegebenes positives Potenzial, zum Beispiel +6 V, an die ungeradzahligen Bit-Leitungen BL1, BL3, ... angelegt, und ein Grundpotenzial wird an die geradzahligen Bit-Leitungen BL2, BL4, ... angelegt. An die Wort-Leitungen WL wird ein vorgegebenes negatives Potenzial, zum Beispiel –5 V, angelegt. Indem diese Vorspannungspotenziale angelegt wenden, werden Löcher an Speicherpositionen nahe den Source-/Drain-Bereichen eingespritzt, die mit den ungeradzahligen Bit-Leitungen BL1, BL3, ... verbunden sind, und gespeicherte Elektronen werden neutralisiert.
3C zeigt den Zustand, in dem alle Daten an Speicherpositionen nahe den ungeradzahligen Bit-Leitungen gelöscht wurden. Mit dem Löschvorgang, wie in zwei obigen Abschnitten beschrieben, werden Daten an allen Speicherpositionen in dem Block gelöscht und voreingestellt.
Die Schreib-Programmierspannung und Lösch-Programmierspannungen werden so ausgewählt, dass Elektronen und Löcher an der gleichen Speicherposition eingespritzt werden. Jedoch können eingespritzte Elektronen durch danach erzeugte thermische Belastung weiterbewegt werden. Darüber hinaus kann eine eingespitzte Position durch eine Schwankung der Programmierspannung weiterbewegt werden.
4A zeigt den Zustand, in dem Elektronen auch an einer Position gespeichert werden, die sich von einer Ziel-Speicherposition unterscheidet. Mb kennzeichnet die Ziel-Speicherposition, und Mbb nahe Mb kennzeichnet die Position der aus verschiedenen Gründen weiterbewegten Elektronen. Wenn sich gespeicherte Elektronen zu einer Position absetzen, die sich von der Ziel-Speicherposition unterscheidet, können die Elektronen an der veränderten Speicherposition Mbb nicht durch einen gebräuchlichen Löschvorgang gelöscht werden.
In dem in 4B gezeigten Zustand ist ein Grundpegel auf den n-Typ-Bereich 3 angelegt, eine vorgegebene negative Spannung ist an die Gate-Elektrode 9 angelegt, und eine an den n-Typ-Bereich 4 angelegte positive Spannung ist verändert. Wenn eine vorgegebene Lösch-Programmierspannung an den n-Typ-Bereich 4 angelegt ist, wird eine Sperrschicht (DP3a–DP4a) um den p-n-Übergang des n-Typ-Bereichs 4 herum ausgebildet. Zu dieser Zeit werden Löcher an der vorgegebenen Speicherposition Mb eingespritzt, um Elektronen an dieser Speicherposition Mb zu neutralisieren. Jedoch können Elektronen an der veränderten Speicherposition Mbb nicht durch diesen Löschvorgang neutralisiert werden.
Die positive Spannung, die an den n-Typ-Bereich 4 angelegt ist, wird gesteigert. Diese gesteigerte positive Spannung, die an den n-Typ-Bereich 4 angelegt ist, verbreitert die Sperrschicht zu einer Sperrschicht (DP3b–DP4b). Weil sich die Sperrschicht verbreitert, bewegt sich die Position des eingespritzten Lochs in Richtung des zentralen Durchgangsbereichs. Löcher werden dadurch an der veränderten Speicherposition Mbb eingespritzt und neutralisieren Elektronen an der Speicherposition Mbb.
4C ist ein schematisches Diagramm, das die Potenzialverteilung des in 4B gezeigten Halbleitersubstrats darstellt. Ein Leitungsbandpotenzial CB und ein Valenzbandpotenzial VB, an, werden durch gestrichelte Linien angezeigt, wenn die vorgegebene Löschprogrammierspannung angelegt ist, und die Potenziale sind durch durchgezogene Linien angezeigt, wenn das erhöhte positive Potenzial an den n-Typ-Bereich angelegt ist. Wenn die angelegte Spannung gesteigert ist, verbreitert sich die Sperrschicht nahe dem n-Typ-Bereich 4, und die Intensität der erzeugten elektrischen Feldes E4 steigt.
Wenn sich gespeicherte Ladungen zu einer Position verteilen, die sich von einer Zielposition unterscheidet, unterscheiden sich die elektrischen Merkmale des Transistors nach dem Löschvorgang von den vorgesehenen Merkmalen, sogar wenn ein gebräuchlicher Löschvorgang ausgeführt wird. Wenn solche Abweichung festgestellt wird, wird ein modifizierter, oben beschriebener Löschvorgang ausgeführt, um Ladungen, die an der veränderten Speicherposition eingespritzt sind, zu löschen. Wenn die Position eingespitzter Ladungen sich in Richtung des n-Typ-Bereichs 3 oder 4 bewegt (zu der äußeren Seite), wird die Ausbildung des Durchgangs für den Lesevorgang nicht beeinflusst und es entsteht kein Problem.
Die vorliegende Erfindung wurde in Verbindung mit den bevorzugten Ausführungsformen beschrieben. Die Erfindung ist nicht nur auf die obigen Ausführungsformen beschränkt. Kennern der Technik wird offensichtlich, dass verschiedene Modifikationen, Verbesserungen, Kombinationen und dergleichen ausgeführt werden können.

Claims

Nichtflüchtiger Halbleiterspeicher, der eine Anzahl nichtflüchtiger Halbleiter-Speicherzellen aufweist, die in m Reihen und n Spalten angeordnet sind; wobei der nichtflüchtige Halbleiter umfasst: ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps; wobei jede in einer Oberflächenschicht des Halbleitersubstrats ausgebildete nichtflüchtige Halbleiter-Speicherzelle umfasst: erste (3) und zweite (4) Diffusionsbereiche eines zweiten Leitfähigkeitstyps, die in der Oberflächenschicht des Halbleitersubstrats ausgebildet, um dazwischen einen Durchgangsbereich zu definieren; einen auf dem Durchgangsbereich ausgebildeten Gate-Isolierfilm (8), wobei der Gate-Isolierfilm eine Trägerhaftschicht enthält, die im Stande ist, Ladungsträger einzufangen; und eine Gate-Elektrode (9), die auf dem Gate-Isolierfilm ausgebildet ist; wobei der nichtflüchtigen Speicher, der m Wort-Leitungen aufweist, um die Gate-Elektroden von nichtflüchtigen Speicherzellen einer gleichen Reihe zu verbinden, und (n + 1) Bit-Leitungen, um erste oder zweite Diffusionsbereiche von nichtflüchtigen Halbleiter-Speicherzellen der gleichen Spalte zu verbinden; und falls an den ersten und zweiten Diffusionsbereichen der gleichen Spalte eine angrenzende Spalte vorhanden ist, um zweite oder erste Diffusionsbereiche von nichtflüchtigen Halbleiter-Speicherzellen der angrenzenden Spalte zu verbinden; und einen Steuerkreis, der eingerichtet ist zum Steuern: in einem Daten-Schreib-Modus, indem eine Spannung mit hohem Pegel an die Gate-Elektrode, eine Spannung mit niedrigem Pegel an einen der ersten (3) oder zweiten (4) Diffusionsbereiche, und eine Spannung mit hohem Pegel auf die anderen der ersten (3) und zweiten (4) Diffusionsbereiche angelegt wird, um heiße Ladungsträger des zweiten Leitfähigkeitstyps in die Trägerhaftschicht in der Nähe des Diffusionsbereichs, an den die Spannung mit hohem Pegel angelegt ist, einzuspritzen; in einem Daten-Lese-Modus, indem Träger des zweiten Leitfähigkeitstyps in dem Durchgangsbereich entlang einer Richtung fließen, die entgegengesetzt zu einer Richtung in dem Daten-Schreib-Modus ist; dadurch gekennzeichnet, dass der Steuerkreis auch eingerichtet ist zum Steuern: in einem Daten-Lösch-Modus, wenn Träger des zweiten Leitfähigkeitstyps, die in einer fiten Reihe, j-ten Spalte einer nichtflüchtigen Halbleiter-Speicherzelle nahe des Diffusionsbereichs geschrieben sind, der mit einer (j + 1)-ten Bit-Leitung verbunden ist, zu löschen sind, indem eine Spannung mit niedrigem Pegel oder eine Spannung mit entgegengesetzter Polarität an eine i-te Wort-Leitung angelegt wird, indem eine Spannung mit niedrigem Pegel an die erste bis (j – 1)-te Bit-Leitung angelegt wird oder indem die erste bis (j – 1)-te Bit-Leitung in einen potentialfreien Zustand eingestellt wird, indem eine Spannung mit niedrigem Pegel an eine j-te Bit-Leitung angelegt wird, indem eine Spannung mit hohem Pegel an die (j + 1)-te Bit-Leitung angelegt wird, und indem ein Signal mit hohem Pegel an (j + 2)-te und nachfolgende Bit-Leitungen angelegt wird oder indem die (j + 2)-te und nachfolgende Bit-Leitungen in einen potentialfreien Zustand eingestellt werden; um Träger des ersten Leitfähigkeitstyps, die durch einen sich von Rand zu Rand erstreckenden Tunneleffekt erzeugt wurden, in die Halbleiter-Speicherzelle einzuspritzen, die nahe des Diffusionsbereichs liegt, der mit der (j + 1)-ten Bit-Leitung verbunden ist.
Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, wobei der Steuerkreis eingerichtet ist zum Steuern: indem Daten an eine Speicherposition einer i-ten Reihe, j-ten Spalte einer nichtflüchtigen Halbleiter-Speicherzelle nur an einer (j + 1)-ten Bit-Leitungsseite geschrieben werden, indem eine Spannung mit hohem Pegel an eine i-te Wort-Leitung, eine Spannung mit niedrigem Pegel an eine j-te Bit-Leitung und eine Spannung mit hohem Pegel an die (j + 1)-te Bit-Leitung angelegt wird, um Ladungsträger des zweiten Leitfähigkeitstyps in die Trägerhaftschicht nahe des Diffusionsbereichs einzuspritzen, der mit der (j + 1)-ten Bit-Leitung der Halbleiter-Speicherzelle verbunden ist.
Steuerverfahren für einen nichtflüchtigen Halbleiterspeicher, der eine Anzahl nichtflüchtiger Halbleiter-Speicherzellen aufweist, die auf einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps ausgebildet und in m-Reihen und n-Spalten angeordnet sind, wobei die Speicherzellen in einer Reihenanordnung seriell verbunden sind und wobei jede Speicherzelle einen Gate-Isolierfilm enthält, der auf einer Fläche des Halbleitersubstrats ausgebildet ist, und eine Trägerhaftschicht enthält, die im Stande ist, Ladungsträger einzufangen, eine Gate-Elektrode, die auf dem Gate-Isolierfilm ausgebildet ist, und erste (3) und zweite (4) Diffusionsbereiche eines zweiten Leitfähigkeitstyps, der in dem Halbleitersubstrat auf beiden Seiten der Gate-Elektrode ausgebildet ist und den nichtflüchtigen Speicher, der m-Wort-Leitungen aufweist, um die Gate-Elektroden der nichtflüchtigen Speicherzellen in einer gleichen Reihe zu verbinden, und (n + 1) Bit-Leitungen, um erste oder zweite Diffusionsbereiche von nichtflüchtigen Halbleiter-Speicherzellen in einer gleichen Spalte zu verbinden, und wenn dort eine an die ersten oder zweiten Diffusionsbereiche angrenzende Spalte vorhanden ist, um zweite oder erste Diffusionsbereiche von nichtflüchtigen Halbleiter-Speicherzellen der angrenzenden Spalte zu verbinden, wird das Steuerverfahren gekennzeichnet durch einen Löschschritt, wenn Träger des zweiten Leitfähigkeitstyps, geschrieben in einer fiten Reihe, j-ten Spalte einer nichtflüchtigen Halbleiter-Speicherzelle nahe dem Diffusionsbereich, der mit einer (j + 1)-ten Bit-Leitung verbunden ist, zu löschen sind, indem eine Spannung mit niedrigem Pegel oder eine Spannung mit entgegengesetzter Polarität an eine i-te Wort-Leitung angelegt wird, indem eine Spannung mit niedrigem Pegel an die erste bis (j – 1)-te Bit-Leitung angelegt oder indem die erste bis (j – 1)-te Bit-Leitung in einen potentialfreien Zustand eingestellt wird, indem eine Spannung mit niedrigem Pegel an eine j-te Bit-Leitung angelegt wird, indem eine Spannung mit hohem Pegel an die (j + 1)-te Bit-Leitung angelegt wird, und indem ein Signal mit hohem Pegel an (j + 2)-te und nachfolgende Bit-Leitungen angelegt wird oder indem die (j + 2)-te und nachfolgenden Bit-Leitungen in einen potentialfreien Zustand eingestellt werden, um Träger des ersten Leitfähigkeitstyps, die durch einen sich von Rand zu Rand erstreckenden Tunneleffekt erzeugt wurden, in die Halbleiter-Speicherzelle nahe dem Diffusionsbereich, der mit der (j + 1)-ten Bit-Leitung verbunden ist, einzuspritzen.
Steuerverfahren für einen nichtflüchtigen Halbleiterspeicher nach Anspruch 3, wobei Spannungen, die durch den Löschschritt verwendet werden, und eine Größe und Störstellenkonzentration jeder Halbleiter-Speicherzelle so ausgewählt sind, dass Sperrschichten um die ersten und zweiten Diffusionsbereiche nicht an einer zu löschenden Halbleiter-Speicherzelle überlappt werden, und an einer zu löschenden Halbleiter-Speicherzelle überlappt werden.
Steuerverfahren für einen nichtflüchtigen Halbleiterspeicher nach Anspruch 4, wobei der Schritt zum Löschen aller Daten der Halbleiter-Speicherzellen so aufgebaut ist, dass er die Unterschritte zum Schreiben jedes Bits von jeder der Speicherzellen; Löschen jedes Bits, das mit geraden Bit-Leitungen verbunden ist; und Löschen jedes Bits, das mit ungeraden Bit-Leitungen verbunden ist; einschließt.
Steuerverfahren nach Anspruch 3, wobei das Steuerverfahren die folgenden Schritte umfasst: selektives Schreiben von Daten an einer Speicherposition nahe dem ersten (3) oder zweiten (4) Diffusionsbereich durch Einspritzen von heißen Ladungsträgern eines zweiten Leitfähigkeitstyps, indem eine erste Spannung mit hohem Pegel an den ersten oder zweiten Diffusionsbereich, eine zweite Spannung, die niedriger als die erste Spannung ist, an den zweiten oder ersten Diffusionsbereich und eine dritte Spannung, die höher als die zweite Spannung ist, an die Gate-Elektrode (9) angelegt wird, wobei: der Schritt zum selektiven Schreiben von Daten im Stande ist, zwei Bits pro Halbleiter-Speicherzelle zu schreiben, der Schritt zum selektiven Schreiben von Daten die Daten schreibt, indem eine Spannung mit niedrigem Pegel an einen der ersten oder zweiten Diffusionsbereiche jeder Halbleiter-Speicherzelle, eine Spannung mit hohem Pegel an die anderen der ersten und zweiten Diffusionsbereiche und eine Spannung mit hohem Pegel an die Gate-Elektrode angelegt wird, um Ladungsträger der zweiten Leitfähigkeit in der Trägerhaftschicht nahe den anderen der ersten und zweiten Diffusionsbereiche einzufangen.