KR20100028955A - 상변화 기억 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 주변 지역 트랜지스터의 특성 열화를 방지함과 아울러 프로그래밍 전류 분포를 작게 할 수 있는 상변화 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 상변화 기억 소자는, 셀 지역 및 주변 지역을 갖는 실리콘 기판; 상기 실리콘 기판의 셀 지역 상에 형성되며, 제1홀을 갖는 제1절연막; 상기 제1홀 내에 형성된 셀 스위칭 소자; 상기 셀 스위칭 상에 형성된 히터; 상기 실리콘 기판의 주변 지역에 형성되며, 게이트절연막, 제1도전막, 제2도전막 및 하드마스크막의 적층 구조를 가지고, 단면상으로 볼 때 상기 셀 지역의 셀 스위칭 소자 보다 높게 형성된 게이트; 상기 셀 지역의 히터를 노출시키는 제2홀을 구비함과 아울러 상기 주변 지역 게이트의 하드마스크막을 노출시키도록 형성된 제2절연막; 상기 제2홀 측벽 및 제2절연막 상에 형성된 차단막; 상기 차단막이 형성된 제2홀 상에 형성된 상변화막; 및 상기 상변화막 상에 형성된 상부전극;을 포함한다.

Description

상변화 기억 소자 및 그의 제조방법{Phase change memory device and method for manufacturing the same}
본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 주변 지역 트랜지스터의 특성 열화를 방지함과 아울러 프로그래밍 전류 분포를 작게 할 수 있는 상변화 기억 소자 및 그의 제조방법에 관한 것이다.
메모리 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램 및 에스램을 들 수 있으며, 상기 비휘발성의 롬 소자로는 이이피롬(EEPROM)과 같은 플래쉬 메모리를 들 수 있다.
그런데, 상기 디램은 우수한 메모리 소자임에도 불구하고 높은 전하 저장 능력이 요구되는 것과 관련해서 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 상기 플래쉬 메모리 또한 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되어 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 메모리 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 메모리 소자를 개발하기 위한 많은 연구들이 진행되고 있다. 그 한 예로서, 최근 상변화 기억 소자가 제안되었다. 상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름에 따라 상기 전극들 사이에 개재된 상변화막이 결정질 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 상기 결정질 상태의 상변화막과 비정질 상태의 상변화막간 저항 차이를 이용하여 셀에 저장된 정보를 판별한다.
이와 같은 상변화 기억 소자의 개발시 고려되어야 할 중요한 사항 중의 하나는 프로그래밍 전류를 낮추는 것이다. 따라서, 최근의 상변화 기억 소자는 셀 스위칭 소자로서 NMOS 트랜지스터 대신에 전류 흐름이 높은 수직형 PN 다이오드를 이용하고 있다. 상기 수직형 PN 다이오드는 전류 흐름이 높을 뿐만 아니라 셀 크기를 작게 할 수 있기 때문에 고집적 상변화 기억 소자 구현을 가능하게 할 수 있다.
한편, 도시하고 설명하지는 않았지만, 셀 스위칭 소자로서 수직형 PN 다이오드를 이용하는 상변화 기억 소자는 주변 지역에 게이트를 형성한 후 셀 지역에 수직형 PN 다이오드를 형성하기 때문에 상기 수직형 PN 다이오드는 게이트 보다 높게 형성될 수밖에 없으며, 이에 따라, 주변 지역 트랜지스터에 결함이 발생하게 된다.
구체적으로, 상기 수직형 PN 다이오드를 형성하기 위해, 종래에는 절연막에 홀을 형성한 후, 상기 홀 내에 선택적에피택셜성장(Selective Epitaxial Growth)를 통해 실리콘 에피층을 형성하고, 그리고, N형 및 P형 불순물을 이온주입하고 있다. 그런데, 주변 지역의 게이트 보다 높게 실리콘 에피층을 형성하기 때문에 고온 공 정인 SEG 공정으로 인해 주변 지역 트랜지스터의 소오스/드레인 영역에 이온주입되어 있는 불순물이 확산되는 현상이 일어나게 된다. 이 결과, 주변 지역 트랜지스터의 특성이 열화되는 문제가 발생된다.
또한, 상변화 기억 소자의 프로그래밍 전류를 낮추기 위해서는 히터와 상변화막간 접촉 계면을 작게 할 필요가 있다. 이는 히터 크기를 감소시키는 것에 의해 달성될 수 있다. 그런데, 노광 공정의 한계로 인해 상기 히터가 형성될 홀의 크기 분포가 넓기 때문에 프로그래밍 전류 분포 또한 넓게 되고, 이 결과, 상변화 기억 소자의 특성이 확보되지 못한다.
게다가, 상변화 기억 소자는 셀 스위칭 소자로부터의 전류 흐름이 히터를 통해 상변화막에 전달되도록 하고 있다. 그런데, 상변화 기억 소자의 프로그래밍 전류를 낮추고자 상기 히터 크기를 줄이게 되면, 리세트 프로그래밍 시, 즉, 상변화막이 용융된 후에 급랭(quenching)될 때, 히터로의 열전달이 빠르게 일어나지 못함으로써 상변화막 내에서 핵생성이 일어나서 리세트 저항을 높게 형성하지 못하는 현상이 발생하게 된다. 그 결과, 리세스 저항과 세트 저항 간 차이가 크지 않게 됨으로써 센싱 마진이 낮아지고 내구성 특성이 저하되는 문제가 발생된다.
본 발명의 실시예들은 수직형 PN 다이오드 형성으로 인한 주변 지역 트랜지스터의 특성 열화를 방지할 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
또한, 본 발명의 실시예들은 프로그래밍 전류 분포를 작게 할 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
게다가, 본 발명의 실시예들은 센싱 마진 및 내구성을 확보할 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
일 견지에서, 본 발명에 따른 상변화 기억 소자는, 셀 지역 및 주변 지역을 갖는 실리콘 기판; 상기 실리콘 기판의 셀 지역 상에 형성되며, 제1홀을 갖는 제1절연막; 상기 제1홀 내에 형성된 셀 스위칭 소자; 상기 셀 스위칭 상에 형성된 히터; 상기 실리콘 기판의 주변 지역에 형성되며, 게이트절연막, 제1도전막, 제2도전막 및 하드마스크막의 적층 구조를 가지고, 단면상으로 볼 때 상기 셀 지역의 셀 스위칭 소자 보다 높게 형성된 게이트; 상기 셀 지역의 히터를 노출시키는 제2홀을 구비함과 아울러 상기 주변 지역 게이트의 하드마스크막을 노출시키도록 형성된 제2절연막; 상기 제2홀 측벽 및 제2절연막 상에 형성된 차단막; 상기 차단막이 형성된 제2홀 상에 형성된 상변화막; 및 상기 상변화막 상에 형성된 상부전극;을 포함한다.
본 발명에 따른 상변화 기억 소자는, 상기 셀 지역의 실리콘 기판 표면 내에 형성된 N+ 베이스 영역을 더 포함한다.
상기 셀 스위칭 소자는 N형 실리콘막과 P형 실리콘막이 적층된 구조를 갖는 수직형 PN 다이오드로 이루어진다.
상기 N형 실리콘막은 1ⅹ1018∼1ⅹ1020 이온/㎤의 도핑 농도를 갖는다.
상기 P형 실리콘막은 1ⅹ1020∼1ⅹ1022 이온/㎤의 도핑 농도를 갖는다.
상기 셀 스위칭 소자와 상기 게이트절연막을 포함한 제1도전막은 단면상으로 볼 때 동일 높이를 갖는다.
상기 제1도전막은 폴리실리콘으로 이루어진다.
상기 히터와 상기 제2도전막은 단면상으로 볼 때 동일 높이를 갖는다.
상기 히터와 상기 제2도전막은 W, Cu, Al 및 WSi 중 어느 하나로 이루어진다.
또한, 본 발명에 따른 상변화 기억 소자는, 상기 게이트의 양측벽에 형성된 게이트 스페이서를 더 포함한다.
상기 제2홀은 10∼100㎚ 크기를 갖는다.
상기 차단막은, 상기 제2홀의 측벽 상에 잔류된 상기 하드마스크막 물질과 상기 제2절연막 상에 형성된 제3절연막으로 이루어진다.
상기 하드마스크막 물질 및 상기 제3절연막은 질화막으로 이루어진다.
게다가, 본 발명에 따른 상변화 기억 소자는, 상기 제2홀 측벽의 차단막과 상기 상변화막 사이에 개재된 스페이서를 더 포함한다.
상기 스페이서는 질화막 또는 산화막 중 적어도 어느 하나 이상으로 이루어진다.
상기 상변화막은 상기 제2홀 및 상기 제2절연막 상에 형성된다.
상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 이루어진다.
상기 상변화막은 산소, 질소 및 실리콘 중 적어도 어느 하나 이상이 이온주입된다.
상기 상부전극은 TiN, TiW, TiAlN 및 WN 중 어느 하나로 이루어진다.
상기 상변화막과 상부전극은 라인 타입으로 이루어진다.
다른 견지에서, 본 발명에 따른 상변화 기억 소자의 제조방법은, 셀 지역 및 주변 지역을 갖는 실리콘 기판의 상기 셀 지역 상에 제1홀을 갖는 제1절연막을 형성하는 단계; 상기 제1절연막과 동일 높이가 되도록 상기 실리콘 기판의 주변 지역 상에 게이트절연막과 제1도전막을 차례로 형성하는 단계; 상기 셀 지역의 제1홀 내에 셀 스위칭 소자를 형성하는 단계; 상기 셀 스위칭 소자를 포함한 제1절연막 및 상기 제1도전막 상에 제2도전막과 하드마스크막을 차례로 형성하는 단계; 상기 주변 지역에 형성된 하드마스크막, 제2도전막, 제1도전막 및 게이트절연막을 식각하여 게이트를 형성하는 단계; 상기 셀 지역의 하드마스크막 및 제2도전막을 식각하여 상기 셀 스위칭 소자 상에 상기 제2도전막으로 이루어진 히터를 형성하는 단계; 상기 히터 상의 하드마스크막 및 상기 게이트의 하드마스크막이 노출되도록 상기 제1절연막과 주변 지역의 실리콘 기판 상에 제2절연막을 형성하는 단계; 상기 제2절연막 상에 제3절연막을 형성하는 단계; 상기 제3절연막 및 상기 히터 상의 하드마스크막을 식각하여 상기 히터를 노출시키는 제2홀을 형성함과 아울러 상기 제2홀 측벽 및 제2절연막 상에 차단막을 형성하는 단계; 상기 제2홀을 포함한 제3절연막 상에 상변화막과 상부전극의 적층 패턴을 형성하는 단계;를 포함한다.
또한, 본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 제1절연막을 형성하는 단계 전, 상기 셀 지역의 실리콘 기판 표면 내에 N+ 베이스 영역을 형성하는 단계를 더 포함한다.
상기 셀 스위칭 소자는 수직형 PN 다이오드로 형성한다.
상기 제1홀 내에 셀 스위칭 소자를 형성하는 단계는, 상기 제1홀 내에 N형 실리콘막을 형성하는 단계; 및 상기 N형 실리콘막의 상측부에 P형 불순물을 이온주입해서 P형 실리콘막을 형성하는 단계;를 포함한다.
상기 N형 실리콘막을 형성하는 단계는 선택적 에피택셜 성장 공정으로 수행한다.
상기 N형 실리콘막은 1ⅹ1018∼1ⅹ1020 이온/㎤의 도핑 농도를 갖도록 형성한다.
상기 P형 실리콘막은 P형 불순물을 10∼100keV의 에너지로 1ⅹ1020∼1ⅹ1022 이온/㎤의 도핑 농도를 갖도록 이온주입해서 형성한다.
상기 제1도전막은 폴리실리콘막으로 형성한다.
게다가, 본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 게이트를 형성하는 단계 후, 그리고, 상기 히터를 형성하는 단계 전, 상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계를 더 포함한다.
상기 히터를 포함한 제2도전막은 W, Cu, Al 및 WSi 중 어느 하나로 형성한 다.
상기 하드마스크막은 질화막으로 형성한다.
상기 제2홀은 10∼100㎚의 크기로 형성한다.
상기 제3절연막은 질화막으로 형성한다.
아울러, 본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 차단막을 형성하는 단계 후, 그리고, 상기 상변화막과 상부전극의 적층 패턴을 형성하는 단계 전, 상기 제2홀 측벽의 차단막 부분 상에 스페이서를 형성하는 단계를 더 포함한다.
상기 스페이서는 질화막 및 산화막 중 적어도 어느 하나 이상으로 형성한다.
상기 상변화막 및 상부전극의 적층 패턴을 형성하는 단계는, 상기 제2홀을 포함한 차단막 상에 상변화 물질막을 형성하는 단계; 상기 상변화 물질막 상에 상부전극용 도전막을 형성하는 단계; 및 상기 상부전극용 도전막과 상변화 물질막을 식각하는 단계;를 포함한다.
상기 상변화막은 상기 제2홀 및 상기 제2절연막 상에 형성한다.
상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 형성한다.
상기 상변화막은 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 이온주입하여 형성한다.
상기 상부전극은 TiW, TiAlN, TiN 및 WN 중 어느 하나로 형성한다.
상기 상변화막과 상부전극의 적층 패턴은 라인 타입으로 형성한다.
본 발명은 셀 지역에 수직형 PN 다이오드를 형성한 후에 주변 지역에 게이트를 포함한 트랜지스터를 형성하기 때문에 상기 수직형 PN 다이오드의 형성에 기인하는 주변 지역 트랜지스터의 특성 열화를 방지할 수 있다.
또한, 본 발명은 히터를 게이트 형성 단계에서 함께 형성함으로써 그 크기를 종래 보다 크게 할 수 있으며, 이에 따라, 상변화막으로부터 히터로의 열전달이 빠르게 이루어지도록 할 수 있어서 비정질의 리세트 저항이 낮아지는 것을 방지할 수 있고, 그래서, 비정질의 리세트 저항과 결정질의 세트 저항 차이를 크게 유지시킬 수 있는 바, 센싱 마진 및 내구성을 확보할 수 있다.
게다가, 본 발명은 상변화막을 제2홀 내에 형성하여 포어(pore) 구조를 갖도록 함으로써 히터와의 접촉 계면 특성을 개선시킬 수 있으며, 이에 따라, 프로그래밍 전류를 낮출 수 있을 뿐만 아니라 노광 공정의 한계에 기인하는 프로그래밍 전류 분포를 증가를 방지할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 다수의 셀 영역들을 포함하는 셀 지역 및 구동회로가 형성될 주변 지역으로 구획된 실리콘 기판(100)이 마련되어 있다. 상기 실리콘 기 판(100)의 셀 지역 표면 내에 N+ 베이스 영역(102)이 형성되어 있다. 상기 N+ 베이스 영역(102)은 셀 지역에서 소자분리막에 의해 한정된 각 활성영역의 표면내에 형성된 것으로 이해될 수 있으며, 셀 스위칭 소자인 수직형 PN 다이오드(110)와 워드라인(도시안됨)간을 전기적으로 연결시키기 위해서 형성된다.
상기 N+ 베이스 영역(102)을 포함한 실리콘 기판(100)의 셀 지역 상에 제1절연막(104)이 형성되어 있다. 상기 제1절연막(104)의 각 셀 영역 대응하는 부분들 내에 각각 셀 스위칭 소자인 수직형 PN 다이오드(110)가 형성되어 있다. 상기 수직형 PN 다이오드(110)는 N형 실리콘막(110a)과 P형 실리콘막(110b)의 적층 구조를 갖는다. 상기 각 수직형 PN 다이오드(110) 상에 히터(114a)가 형성되어 있다. 상기 히터(114a)는 노멀 스택 구조의 상변화 기억 소자와 비교해서 넓게 형성된다. 상기 히터(114a)는 상변화막으로부터의 열전달이 빠르게 이루어질 수 있도록 열전달이 우수한 금속 물질, 예를 들어, W, Cu Al 및 WSi 중 어느 하나로 이루어진다.
상기 실리콘 기판(100)의 주변 지역 상에 구동 회로로서 게이트(120) 및 접합영역(도시안됨)을 포함하는 트랜지스터가 형성되어 있다. 상기 게이트(120)는 게이트절연막(106), 제1도전막(108), 제2도전막(114) 및 하드마스크막(116)의 적층 구조로 이루어진다. 여기서, 상기 제1도전막(108)은 폴리실리콘으로 이루어지며, 상기 게이트절연막(106)을 포함하여 단면상으로 볼 때 상기 셀 지역의 제1절연막(104)과 동일 높이를 갖는다. 상기 제2도전막(114)은 셀 지역의 히터(114a)와 동일 레벨로 형성된 것이며, W, Cu Al 및 WSi 중 어느 하나로 이루어진다. 상기 하드마스크막(116)은 질화막으로 이루어진다. 이와 같은 게이트(120)는 상기 셀 지역에 형성된 셀 스위칭 소자인 수직형 PN 다이오드(110) 보다 높은 높이를 갖도록 형성되며, 상기 수직형 PN 다이오드(110) 보다 나중에 형성된다. 상기 게이트(120)의 양측벽에 게이트 스페이서(122)가 형성되어 있다.
상기 히터(114a)가 형성된 셀 지역 및 상기 게이트(120)가 형성된 주변 지역을 포함하는 실리콘 기판(100)의 전면 상에 제2절연막(124)이 형성되어 있다. 상기 제2절연막(124)은 셀 지역의 히터(114a)를 노출시키는 제2홀(H2)을 구비하며, 또한, 상기 주변 지역 게이트(120)의 하드마스크막(116)을 노출시키도록 형성된다. 상기 제2홀(H2)은 100㎚ 이하의 크기, 바람직하게, 10∼100㎚의 크기를 갖는다.
상기 제2홀(H2)의 측벽 및 상기 제2절연막(124) 상에 차단막(126)이 형성되어 있다. 상기 차단막(126)은 히터(114a)로부터 상변화막에 전달되는 주울열이 발산되지 않도록 함은 물론 후속하는 CMP 공정에서 주변 지역 게이트(120)의 하드마스크막(116)이 얇아지는 것을 방지하도록 역할한다. 상기 차단막(126)은 상기 게이트(120)의 하드마스크막(116)과 동일 레벨의 막이며, 상기 제2홀(H2)의 측벽 상에 형성된 하드마스크막(116)과 상기 제2절연막(124) 상에 형성된 제3절연막(126)을 포함한다. 상기 제3절연막(126)은, 예를 들어, 질화막으로 이루어진다.
상기 차단막(128)이 형성된 제2홀(H2)을 매립하도록 상변화막(130)이 형성되어 있고, 상기 상변화막(130) 상에 상부전극(132)이 형성되어 있다. 상기 상변화막(130)은 제2홀(H2) 내에서 히터(114a)와 접촉하는 포어(pore) 구조를 가지며, 또한, 제2홀(H2)로부터 돌출되어 차단막(128)을 포함한 제2절연막(124) 보다 높게 배치되도록 형성되어 있다. 상기 상변화막(130)과 상부전극(132)의 적층 패턴은, 예 를 들어, N+ 베이스 영역(102)의 연장 방향과 수직하는 방향을 따라 라인 형태로 형성된다.
한편, 도시되지 않았으나, 상기 상변화막(130)과 상부전극(132)의 적층 패턴을 포함한 차단막(128) 상에는 제4절연막이 형성되어 있으며, 상기 제4절연막 상에는 상부전극 콘택을 통해 상기 상부전극(132)과 연결되게 비트라인이 형성되어 있고, 상기 비트라인을 덮도록 상기 제4절연막 상에는 제5절연막이 형성되어 있으며, 상기 제5절연막 상에는 콘택을 통해 상기 N+ 베이스 영역(102)과 전기적으로 연결되게 워드라인이 형성되어 있다.
이와 같은 본 발명의 일 실시예에 따른 상변화 기억 소자는 셀 지역 수직형 PN 다이오드가 주변 지역 트랜지스터의 게이트 보다 낮게 형성되어 있고, 아울러, 먼저 형성되므로, 상기 주변 지역 트랜지스터의 특성 열화를 줄일 수 있다.
또한, 본 발명의 일 실시예에 따른 상변화 기억 소자는 상변화막이 제2홀 내에서 히터와 접촉하는 포어 구조를 갖도록 형성되기 때문에 프로그래밍 전류를 낮출 수 있음은 물론 전류 분포 또한 감소시킬 수 있다. 아울러, 상변화막이 급랭 될 때 열전달이 히터 영역으로 빠르게 이루어지도록 할 수 있으므로, 상변화막의 비정질 상을 안정적으로 형성할 수 있는 바, 리세스 저항과 세트 저항의 차이를 크게 할 수 있고, 이에 따라, 센싱 마진 및 내구성을 향상시킬 수 있다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 셀 지역 및 주변 지역을 갖는 실리콘 기판(100)에 각 지 역에서의 활성영역들을 한정하는 소자분리막을 형성한다. 상기 셀 지역의 활성영역 표면 내에 N형 불순물을 이온주입해서 N+ 베이스 영역(102)을 형성한다. 상기 N+ 베이스 영역(102)을 포함한 실리콘 기판(100)의 전면 상에 제1절연막(104)을 형성한 후, 공지의 공정에 따라 주변 지역에 형성된 제1절연막(104) 부분을 제거한다.
도 2b를 참조하면, 제1절연막(104)이 제거되어 노출된 실리콘 기판(100)의 주변 지역에, 예를 들어, 열산화 공정을 통해 게이트절연막(106)을 형성한다. 그런 다음, 상기 게이트절연막(106) 및 제1절연막(104) 상에 폴리실리콘으로 이루어진 제1도전막(108)을 증착한 후, 상기 제1절연막(104)이 노출되도록 CMP(Chemical Mechanical Polishing) 공정으로 상기 제1도전막(108)을 연마한다. 상기 셀 지역에 형성된 제1절연막(104)을 식각하여 다수의 제1홀(H1)을 형성한다. 상기 제1홀(H1)들 각각은 셀 지역에서의 각 상변화 셀 영역에 대응하는 위치에 배치되도록 형성한다.
도 2c를 참조하면, 선택적 에피텍셜 성장(Selective Epitaxial Growth) 공정을 통해 각 제1홀(H1)들 내에 N형 실리콘막(110a)을 성장시킨다. 그런 다음, 상기 제1절연막(104)의 상부까지 성장된 N형 실리콘막(110a) 부분을 CMP 공정으로 제거한다. 상기 N형 실리콘막(110a)은 P 또는 As와 같은 N형 불순물이 1ⅹ1018∼1ⅹ1020 이온/㎤의 도핑 농도를 갖도록 형성한다.
도 2d를 참조하면, 주변 지역의 제1도전막(108) 상에, 예를 들어, 감광막 패턴으로 이루어진 이온주입 마스크(112)를 형성한다. 상기 이온주입 마스크(120)로 부터 노출된 제1홀(H1) 내에 형성된 N형 실리콘막(110a)의 상측부에 P형 불순물을 이온주입해서 P형 실리콘막(110b)을 형성하고, 이를 통해, 상기 제1홀(H1) 내에 셀 스위칭 소자로서 N형 실리콘막(110a)과 P형 실리콘막(110b)의 적층 구조로 이루어진 수직형 PN 다이오드(110)를 형성한다. 상기 P형 실리콘막(110b)은 B 또는 BF2 이온을 10∼100keV의 에너지로 1ⅹ1020∼1ⅹ1022 이온/㎤의 도핑 농도를 갖도록 이온주입해서 형성한다.
도 2e를 참조하면, 공지의 공정에 따라 이온주입 마스크를 제거한다. 그런 다음, 셀 지역의 수직형 PN 다이오드(110)를 포함한 제1절연막(104)과 주변 지역의 제1도전막(108) 상에 제2도전막(114)과 하드마스크막(116)을 차례로 형성한다. 상기 제2도전막(114)은 W, Cu, Al 및 WSi 중 어느 하나로 형성하며, 상기 하드마스크막(116)은 질화막으로 형성한다.
주변 지역에 형성된 하드마스크막(116), 제2도전막(114), 제1도전막(108) 및 게이트절연막(106)을 식각하여 게이트(120)를 형성한 후, 상기 게이트(120)의 양측벽에 산화막 또는 질화막 중 적어도 어느 하나로 이루어진 게이트 스페이서(122)를 형성한다. 상기 게이트 스페이서(122)를 포함한 게이트(120) 양측의 실리콘 기판(100) 부분에 접합영역(도시안됨)을 형성하고, 이를 통해, 상기 주변 지역에 구동회로로서 트랜지스터를 형성한다.
도 2f를 참조하면, 셀 지역에 잔류되어 있는 하드마스크막(116)과 제2도전막을 식각하여 상기 셀 지역의 각 수직형 PN 다이오드(110) 상에 동축(on-axis)으로 상기 제2도전막으로 이루어진 히터(114a)를 형성한다. 상기 히터(114a)는 제2도전막 물질인 W, Cu, Al 및 WSi 중 어느 하나로 형성된다. 상기 히터(114a) 상에는 하드마스크막(116)이 잔류된다.
상기 히터(114a)가 형성된 셀 지역 및 상기 게이트(120)가 형성된 주변 지역을 포함한 실리콘 기판(100)의 전면 상에 제2절연막(124)을 형성한다. 그런 다음, 상기 제2절연막(124)을 상기 히터(114a) 상의 하드마스크막(116) 및 상기 게이트(120)의 하드마스크막(116)이 노출되도록 CMP 공정으로 연마한다.
도 2g를 참조하면, 노출된 하드마스크막(116)을 포함하여 제2절연막(124) 상에 제3절연막(126)을 형성한다. 상기 제3절연막(126)은, 예를 들어, 질화막으로 형성한다. 상기 제3절연막(126)과 상기 히터(114a) 상의 하드마스크막(116)을 식각하여 상기 히터(114a)를 노출시키는 제2홀(H2)을 형성하고, 아울러, 상기 하드마스크막(116)과 제3절연막(126)으로 이루어진 차단막(128)을 형성한다. 여기서, 상기 차단막(128)은 상기 히터(114a)로부터 이후에 형성되는 상변화막에 전달되는 주울열이 외부로 발산되지 않도록 하기 위해 형성해준 것이다. 상기 제2홀(H2)은 상기 히터(114a)와 이후에 형성될 상변화막 간의 접촉 계면을 작게 하기 위해서 100㎚ 이하, 바람직하게, 10∼100㎚의 크기로 형성한다.
도 2h를 참조하면, 상기 제2홀(H2)을 매립하도록 차단막(128) 상에 두껍게 상변화 물질막을 증착한 후, 상기 상변화 물질막 상에 상부전극용 도전막을 증착한다. 그런 다음, 상기 상부전극용 도전막과 상변화 물질막을 식각해서 상변화막(130)과 상부전극(132)의 적층 패턴을 형성한다. 상기 상변화막(130)과 상부전 극(132)의 적층 패턴은 N+ 베이스 영역(102)의 연장 방향과 수직하는 방향을 따라 연장하는 라인 형태로 형성한다. 상기 상변화막(130)은 제2홀(H2)을 매립함은 물론 상기 차단막(128)을 포함한 제2절연막(124)으로부터 돌출되게 형성한다.
이와 같은 상변화막(130)은 상기 제2홀(H2) 내에 매립되어 포어(pore) 구조를 갖기 때문에, 히터(114a)로부터 전달된 전류 흐름에 의해서 상기 제2홀(H2)의 중간 부분에서 상변화가 일어나게 되고, 이에 따라, 부피 변화(volume change)에 의한 효과가 작기 때문에 상기 히터(114a)의 접촉 계면 특성이 개선된다. 특히, 상기 상변화막(130)이 포어 구조를 갖기 때문에, 히터(114a)로부터 전달된 주울열이 발산되는 것을 줄일 수 있어서 프로그래밍 전류를 낮출 수 있고, 이에 따라, 상기 제2홀(H2)을 노광 한계 내의 크기로 형성하지 않아도 되므로, 공정 마진을 크게 할 수 있다.
상기 상변화막(130)은 캘코제나이드(Chalcogenide) 물질인 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 형성한다. 또한, 상변화막(132)은 상기의 화합물에 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 불순물로 도핑시켜 형성한다. 상기 상부전극(132)은 TiW, TiAlN, TiN 및 WN 중 어느 하나로 형성한다.
이후, 도시하지는 않았으나, 상기 상변화막(130)과 상부전극(132)의 적층 패턴을 덮도록 제4절연막을 형성한 후, 상기 제4절연막 상에 상기 상부전극(132)과 연결되는 비트라인을 형성한다. 그런 다음, 상기 비트라인을 덮도록 제5절연막을 형성한 후, 상기 제5절연막 상에 N+ 베이스 영역(102)과 전기적으로 연결되는 워드 라인을 형성한다. 그리고나서, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명의 실시예에 따른 상변화막 기억 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 수직형 PN 다이오드로 이루어진 셀 스위칭 소자를 주변 지역 게이트 보다 먼저 형성함으로써 상기 수직형 PN 다이오드를 형성하는 과정에서 주변 지역 트랜지스터의 특성이 열화되는 것을 방지할 수 있다.
또한, 본 발명은 히터를 게이트 물질로 형성함으로써 상기 히터 영역을 넓게 할 수 있으며, 이에 따라, 히터로의 열전달이 신속하게 이루어지도록 할 수 있기 때문에 상변화막 내에서 핵생성이 일어나는 것을 방지할 수 있어서, 고저항의 리세트 상태를 형성할 수 있다.
게다가, 본 발명은 상변화막을 홀 내에 매립되는 포어 구조로 형성함으로써 히터와 상변화막 간의 접촉 계면 특성을 개선시킬 수 있으며, 이에 따라, 히터로부터 전달된 주울열이 외부로 발산되는 것을 방지할 수 있어서 프로그래밍 전류를 낮출 수 있고, 특히, 상변화막의 안정적인 비정질상을 형성할 수 있어서 고저항의 리세트 상태를 구현할 수 있고, 이 결과, 리세트 저항과 세트 저항 간 큰 차이를 갖도록 하는 것에 의해 센싱 마진을 높일 수 있음은 물론 상변화 기억 소자의 내구성을 향상시킬 수 있다.
도 3은 본 발명의 다른 실시예에 따른 상변화 기억 소자를 도시한 단면도이다.
도시된 바와 같이, 이 실시예의 상변화 기억 소자는 히터(114a)와 상변화막(130) 간의 접촉 계면이 더욱 작아지도록 상기 차단막이 형성된 제2홀(H2)의 측 벽 상에 스페이서(134)가 더 형성된다. 상기 스페이서(134)는 산화막 또는 질화막으로 형성한다.
본 발명의 다른 실시예에 있어서, 상기 스페이서(134)의 형성 이외에 다른 구성들은 이전 실시예와 동일하며, 그 구체적인 설명은 생략하도록 한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.

Claims (41)

  1. 셀 지역 및 주변 지역을 갖는 실리콘 기판;
    상기 실리콘 기판의 셀 지역 상에 형성되며, 제1홀을 갖는 제1절연막;
    상기 제1홀 내에 형성된 셀 스위칭 소자;
    상기 셀 스위칭 상에 형성된 히터;
    상기 실리콘 기판의 주변 지역에 형성되며, 게이트절연막, 제1도전막, 제2도전막 및 하드마스크막의 적층 구조를 가지고, 단면상으로 볼 때 상기 셀 지역의 셀 스위칭 소자 보다 높게 형성된 게이트;
    상기 셀 지역의 히터를 노출시키는 제2홀을 구비함과 아울러 상기 주변 지역 게이트의 하드마스크막을 노출시키도록 형성된 제2절연막;
    상기 제2홀 측벽 및 제2절연막 상에 형성된 차단막;
    상기 차단막이 형성된 제2홀 상에 형성된 상변화막; 및
    상기 상변화막 상에 형성된 상부전극;
    을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  2. 제 1 항에 있어서,
    상기 셀 지역의 실리콘 기판 표면 내에 형성된 N+ 베이스 영역을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  3. 제 1 항에 있어서,
    상기 셀 스위칭 소자는 N형 실리콘막과 P형 실리콘막이 적층된 구조를 갖는 수직형 PN 다이오드로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  4. 제 3 항에 있어서,
    상기 N형 실리콘막은 1ⅹ1018∼1ⅹ1020 이온/㎤의 도핑 농도를 갖는 것을 특징으로 하는 상변화 기억 소자.
  5. 제 4 항에 있어서,
    상기 P형 실리콘막은 1ⅹ1020∼1ⅹ1022 이온/㎤의 도핑 농도를 갖는 것을 특징으로 하는 상변화 기억 소자.
  6. 제 1 항에 있어서,
    상기 셀 스위칭 소자와 상기 게이트절연막을 포함한 제1도전막은 단면상으로 볼 때 동일 높이를 갖는 것을 특징으로 하는 상변화 기억 소자.
  7. 제 1 항에 있어서,
    상기 제1도전막은 폴리실리콘으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  8. 제 1 항에 있어서,
    상기 히터와 상기 제2도전막은 단면상으로 볼 때 동일 높이를 갖는 것을 특징으로 하는 상변화 기억 소자.
  9. 제 1 항에 있어서,
    상기 히터와 상기 제2도전막은 W, Cu, Al 및 WSi 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  10. 제 1 항에 있어서,
    상기 게이트의 양측벽에 형성된 게이트 스페이서를 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  11. 제 1 항에 있어서,
    상기 제2홀은 10∼100㎚ 크기를 갖는 것을 특징으로 하는 상변화 기억 소자.
  12. 제 1 항에 있어서,
    상기 차단막은
    상기 제2홀의 측벽 상에 잔류된 상기 하드마스크막 물질과 상기 제2절연막 상에 형성된 제3절연막으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  13. 제 12 항에 있어서,
    상기 하드마스크막 물질 및 상기 제3절연막은 질화막으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  14. 제 1 항에 있어서,
    상기 제2홀 측벽의 차단막과 상기 상변화막 사이에 개재된 스페이서를 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  15. 제 14 항에 있어서,
    상기 스페이서는 질화막 또는 산화막 중 적어도 어느 하나 이상으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  16. 제 1 항에 있어서,
    상기 상변화막은 상기 제2홀 및 상기 제2절연막 상에 형성된 것을 특징으로 하는 상변화 기억 소자.
  17. 제 1 항에 있어서,
    상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  18. 제 17 항에 있어서,
    상기 상변화막은 산소, 질소 및 실리콘 중 적어도 어느 하나 이상이 이온주입된 것을 특징으로 하는 상변화 기억 소자.
  19. 제 1 항에 있어서,
    상기 상부전극은 TiN, TiW, TiAlN 및 WN 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  20. 제 1 항에 있어서,
    상기 상변화막과 상부전극은 라인 타입으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  21. 셀 지역 및 주변 지역을 갖는 실리콘 기판의 상기 셀 지역 상에 제1홀을 갖는 제1절연막을 형성하는 단계;
    상기 제1절연막과 동일 높이가 되도록 상기 실리콘 기판의 주변 지역 상에 게이트절연막과 제1도전막을 차례로 형성하는 단계;
    상기 셀 지역의 제1홀 내에 셀 스위칭 소자를 형성하는 단계;
    상기 셀 스위칭 소자를 포함한 제1절연막 및 상기 제1도전막 상에 제2도전막과 하드마스크막을 차례로 형성하는 단계;
    상기 주변 지역에 형성된 하드마스크막, 제2도전막, 제1도전막 및 게이트절연막을 식각하여 게이트를 형성하는 단계;
    상기 셀 지역의 하드마스크막 및 제2도전막을 식각하여 상기 셀 스위칭 소자 상에 상기 제2도전막으로 이루어진 히터를 형성하는 단계;
    상기 히터 상의 하드마스크막 및 상기 게이트의 하드마스크막이 노출되도록 상기 제1절연막과 주변 지역의 실리콘 기판 상에 제2절연막을 형성하는 단계;
    상기 제2절연막 상에 제3절연막을 형성하는 단계;
    상기 제3절연막 및 상기 히터 상의 하드마스크막을 식각하여 상기 히터를 노출시키는 제2홀을 형성함과 아울러 상기 제2홀 측벽 및 제2절연막 상에 차단막을 형성하는 단계;
    상기 제2홀을 포함한 제3절연막 상에 상변화막과 상부전극의 적층 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 제1절연막을 형성하는 단계 전, 상기 셀 지역의 실리콘 기판 표면 내에 N+ 베이스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  23. 제 21 항에 있어서,
    상기 셀 스위칭 소자는 수직형 PN 다이오드로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  24. 제 21 항에 있어서,
    상기 제1홀 내에 셀 스위칭 소자를 형성하는 단계는,
    상기 제1홀 내에 N형 실리콘막을 형성하는 단계;
    상기 N형 실리콘막의 상측부에 P형 불순물을 이온주입해서 P형 실리콘막을 형성하는 단계;
    를 포함하여 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 N형 실리콘막을 형성하는 단계는 선택적 에피택셜 성장 공정으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  26. 제 24 항에 있어서,
    상기 N형 실리콘막은 1ⅹ1018∼1ⅹ1020 이온/㎤의 도핑 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  27. 제 24 항에 있어서,
    상기 P형 실리콘막은 P형 불순물을 10∼100keV의 에너지로 1ⅹ1020∼1ⅹ1022 이온/㎤의 도핑 농도를 갖도록 이온주입해서 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  28. 제 21 항에 있어서,
    상기 제1도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  29. 제 21 항에 있어서,
    상기 게이트를 형성하는 단계 후, 그리고, 상기 히터를 형성하는 단계 전,
    상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  30. 제 21 항에 있어서,
    상기 히터를 포함한 제2도전막은 W, Cu, Al 및 WSi 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  31. 제 21 항에 있어서,
    상기 하드마스크막은 질화막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  32. 제 21 항에 있어서,
    상기 제2홀은 10∼100㎚의 크기로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  33. 제 21 항에 있어서,
    상기 제3절연막은 질화막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  34. 제 21 항에 있어서,
    상기 차단막을 형성하는 단계 후, 그리고, 상기 상변화막과 상부전극의 적층 패턴을 형성하는 단계 전,
    상기 제2홀 측벽의 차단막 부분 상에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  35. 제 34 항에 있어서,
    상기 스페이서는 질화막 및 산화막 중 적어도 어느 하나 이상으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  36. 제 21 항에 있어서,
    상기 상변화막 및 상부전극의 적층 패턴을 형성하는 단계는,
    상기 제2홀을 포함한 차단막 상에 상변화 물질막을 형성하는 단계;
    상기 상변화 물질막 상에 상부전극용 도전막을 형성하는 단계; 및
    상기 상부전극용 도전막과 상변화 물질막을 식각하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  37. 제 21 항에 있어서,
    상기 상변화막은 상기 제2홀 및 상기 제2절연막 상에 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  38. 제 21 항에 있어서,
    상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  39. 제 38 항에 있어서,
    상기 상변화막은 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 이온주입해서 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  40. 제 21 항에 있어서, 상기 상부전극은 TiW, TiAlN, TiN 및 WN 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  41. 제 21 항에 있어서,
    상기 상변화막과 상부전극의 적층 패턴은 라인 타입으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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