CN105742169A - Ldmos装置中的锥形栅极氧化物 - Google Patents

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Abstract

本发明涉及一种LDMOS装置中的锥形栅极氧化物。本发明提供用于LDMOS装置的方法。一种形成半导体结构的方法包括：形成栅极介电质，该栅极介电质包括具有第一均匀厚度的第一部分、具有不同于该第一均匀厚度的第二均匀厚度的第二部分、以及具有自该第一部分延伸至该第二部分的锥形表面的过渡部分。该栅极介电质形成于衬底的平坦的上表面上。该锥形表面相对于该衬底的该上表面呈锐角。

Description

LDMOS装置中的锥形栅极氧化物
技术领域
本发明涉及半导体结构，尤其涉及具有锥形栅极氧化物的横向扩散金属氧化物半导体(laterallydiffusedmetaloxidesemiconductor；LDMOS)装置以及制造方法。
背景技术
横向扩散金属氧化物半导体(laterallydiffusedmetaloxidesemiconductor；LDMOS)场效应晶体管(fieldeffecttransistor；FET)作为一种晶体管，在栅极与漏区之间具有漂移区，以避免漏结处(也就是基体与漏区之间的p-n结处)的高电场。LDMOS装置通常用于涉及约5V至约200V范围内的电压的高电压功率应用，电压施加于漏区及源区。高电压的相当大一部分可消耗于LDMOS装置中的漂移区内，以使在栅极介电质上产生的电场不会引起栅极介电质的击穿。
电压击穿及热载流子迁移可发生于高电压装置例如高电压LDMOS装置内的不同位置。这些机制由高电场、高电流密度以及二者之间的交互驱动。高电场主要发生于高电压装置的结构中的p-n结以及尖角位置处。
由栅极氧化物及多晶硅组成的场板常被用来降低漂移区中的电场。不过，场板在其漏极边缘处的装置中引入额外的不连续性。为增强场板的作用并在漏极提供改善的击穿电压裕度，有时使用阶梯氧化物配置。在阶梯氧化物配置中，在具有第一厚度的栅极氧化物的第一区域与具有第二厚度的该栅极氧化物的第二区域之间的过渡点处具有急剧的垂直不连续性(也就是阶梯)。该急剧的不连续性导致大电场，其处于可促使热载流子退化以及电压击穿的电流路径中。
发明内容
在本发明的第一态样中，提供一种形成半导体结构的方法。该方法包括形成栅极介电质，该栅极介电质包括具有第一均匀厚度的第一部分、具有不同于该第一均匀厚度的第二均匀厚度的第二部分、以及具有自该第一部分延伸至该第二部分的锥形表面的过渡部分。该栅极介电质形成于衬底的平坦的上表面上。该锥形表面相对于该衬底的该上表面呈锐角。
在本发明的另一态样中，提供一种形成半导体结构的方法。该方法包括：在衬底中形成第一阱，以及在该衬底中邻接该第一阱形成第二阱，其中，该第一阱的上表面及该第二阱的上表面与该衬底的上表面共平面。该方法还包括形成栅极介电质，该栅极介电质包括在该第一阱的该上表面上的薄部分、在该第二阱的该上表面上的厚部分、以及具有自该薄部分延伸至该厚部分的锥形表面的过渡部分。该方法还包括：在该栅极介电质上形成栅极导体；邻接该第一阱形成源区；以及邻接该第二阱形成漏区。
在本发明的另一态样中，提供一种包括栅极介电质的半导体结构。该栅极介电质包括：具有第一平坦上表面及第一均匀厚度的第一部分；具有第二平坦上表面以及不同于该第一均匀厚度的第二均匀厚度的第二部分；以及具有自该第一部分延伸至该第二部分的锥形表面的过渡部分。该栅极介电质在衬底的平坦的上表面上。该锥形表面相对于该衬底的该上表面呈锐角。
在本发明的另一态样中，提供一种半导体结构，包括：在衬底的第一阱中的沟道区；在该衬底的第二阱中的漂移区；在该衬底中并邻接该沟道区的源区；以及在该衬底中并邻接该漂移区的漏区。该结构包括栅极介电质，该栅极介电质包括：在该沟道区上的薄部分；在该漂移区上的厚部分；以及具有自该薄部分延伸至该厚部分的锥形表面的过渡部分。该栅极介电质在该衬底的平坦的上表面上。该锥形表面相对于该衬底的该上表面呈锐角。
附图说明
通过参照以本发明的示例实施例的非限制性示例方式表示的多个附图，在下面的具体实施方式中说明本发明。
图1及2显示LDMOS装置；
图3至11显示依据本发明的态样的结构以及各制程步骤；
图12显示依据本发明的态样制造的装置的性能图表；
图13A至C显示依据本发明的态样的替代结构及各制程步骤；
图14显示依据本发明的态样的替代结构及各制程步骤；以及
图15至18显示依据本发明的态样的替代结构及各制程步骤。
具体实施方式
本发明涉及半导体结构，尤其涉及具有锥形栅极氧化物的横向扩散金属氧化物半导体(LDMOS)装置以及制造方法。依据本发明的态样，LDMOS装置设有栅极氧化物，该栅极氧化物具有厚区、薄区以及在该厚区与该薄区之间的锥形区。在实施例中，通过蚀刻制程参数来控制该锥形区的上表面的角度，以获得想要的角度。以这种方式，本发明的实施提供具有锥形栅极氧化物的LDMOS装置。
依据本发明的态样，通过使一段横向距离内的栅极氧化物的厚度的过渡形成锥形，来降低薄栅极氧化物区与厚栅极氧化物区之间的过渡区的电场。所述形成锥形降低电场在横向距离上分布时电场中的不连续性。电场中的该降低随着锥形的角度自90度降低而变化。最大效益发生于自90度开始降低时以及在角度接近0度时趋于零。有益的锥形量受栅极的漏端处的最终氧化物厚度的限制。依据漂移区掺杂分布，具有一个最大锥形，超出该最大锥形时，由于靠近栅极的漏端的氧化物变薄而使装置的电压击穿开始下降。如这里所述的控制锥形角度提供改进的热载流子可靠性，同时仍保持装置的击穿电压(breakdownvoltage；VBD)。
依据本发明的态样，提供一种装置(例如高电压LDMOS装置)，该装置包括：形成于衬底的平坦表面上的栅极氧化物，该栅极氧化物具有第一厚度及第二厚度；以及在该第一厚度与该第二厚度之间的过渡区，该过渡区包括小于90度的斜面(与垂直阶梯相对)。在实施例中，通过氧化物蚀刻(例如湿式蚀刻)调整该斜面，以依据装置的漂移区掺杂分布获得预定的栅极氧化物击穿电压。在实施例中，该第一厚度大于该第二厚度，其中，该第一厚度形成于LDMOS的漂移区上方，且该第二厚度形成于沟道区上方。在实施例中，该第一厚度及该第二厚度在该过渡区之外分别具有均匀的厚度(而不是在第一厚度及第二厚度区域中逐渐增加或逐渐降低的厚度)。本发明的态样还包括制造此类装置的方法。
本发明的结构可实施于半导体结构中，该半导体结构可通过若干不同的工具以若干方式制造。不过，一般来说，该些方法及工具用来形成尺寸在微米及纳米级的半导体装置。用于制造半导体装置的方法(也就是技术)采用集成电路(IC)技术。例如，半导体装置建于晶圆上并以通过在晶圆的顶部上执行光刻制程而图案化的材料膜实现。详而言之，半导体装置的制造使用三个基本构建块：(i)在衬底上沉积和/或生长材料薄膜，(ii)通过光刻成像在该些膜的顶部施加图案化掩膜，以及(iii)相对该掩膜选择性蚀刻该些膜。
图1显示LDMOS装置5，其包括半导体衬底10，第一阱15以及第二阱20形成在半导体衬底10中。包括栅极介电质25及栅极导体30的栅极形成横跨第一阱15与第二阱20之间的界面。源区35形成在第一阱15中，且漏区40形成在第二阱20中。当使用p型杂质掺杂第一阱15、使用n型杂质掺杂第二阱20、且使用n型杂质(例如N+)重掺杂源区35及漏区40时，LDMOS装置5可包括n型场效应晶体管(n-typefieldeffecttransistor；NFET)。
如图1所示，对于整个栅极结构，栅极介电质25具有实质上均匀的厚度。在该装置的漏侧上的栅极介电质25的边缘处的尖角45导致高电场发生，该高电场可负面影响装置5中的击穿电压以及热载流子迁移。
图2显示与图1的装置类似的包括第一阱15、第二阱20、栅极导体30、源区35以及漏区40的LDMOS装置5’。在图2的装置5’中，栅极介电质25’包括在漏侧的厚区50以及在源侧的薄区55。在厚区50向薄区55的过渡处存在阶梯60，也就是实质上垂直的墙。薄栅极介电质较佳在栅极电极的源侧上，以施加强电场来引发电流流动，而厚栅极介电质较佳在该栅极电极的漏侧上，以防止过度(excessive)电场穿过LDMOS装置中的栅极氧化物上。不过，在阶梯60处的尖锐过渡(也就是角)导致高电场发生，该高电场可负面影响装置5’中的击穿电压及热载流子迁移。
图3至11显示依据本发明的态样的结构及各制程步骤。详而言之，图3显示半导体结构105，其包括衬底区110，在该衬底区110中形成第一阱115以及第二阱120。使用第一导电类型杂质掺杂第一阱115，且使用第二导电类型杂质掺杂第二阱120。例如，为形成NFETLDMOS装置，衬底110可为P型衬底，可以p型掺杂来掺杂第一阱115，并以n型掺杂来掺杂第二阱120。衬底110可为块体半导体材料衬底，例如块体硅衬底。或者，如图14所述，可使用块体硅的替代物例如绝缘体上硅(silicon-on-insulator；SOI)、蓝宝石上硅、氮化镓以及氮化硅衬底来实施本发明的态样。
第一阱115及第二阱120可使用传统的半导体制程例如掩膜及离子注入来形成。第一阱115可具有从约1.0×1016/cm3至约3.0×1019/cm3的掺杂物浓度，通常具有从约3.0×1016/cm3至约1.0×1019/cm3的掺杂物浓度，不过这里也可考虑更低及更高的掺杂物浓度。类似地，第二阱120可具有从约1.0×1016/cm3至约3.0×1019/cm3的掺杂物浓度，通常具有从约3.0×1016/cm3至约1.0×1019/cm3的掺杂物浓度，不过这里也可考虑更低及更高的掺杂物浓度。较佳地，第一阱115的掺杂物浓度大于衬底110的掺杂物浓度。第一阱115横向邻接第二阱120。第一阱115的深度可大于第二阱120的深度，或者可与第二阱120的深度基本相同。通常，第一阱115及第二阱120的深度为约100纳米至约1500纳米。
如图4所示，由介电材料构成的第一层125形成在第一阱115及第二阱120的上表面上。第一层125横跨第一阱115与第二阱120之间的界面。在实施例中，第一层125包括热生长和/或沉积的氧化物。例如，第一层125可包括使用传统的热氧化制程生长的SiO2(二氧化硅)。在另一个例子中，第一层125可包括使用低压化学气相沉积(lowpressurechemicalvapordeposition；LPCVD)沉积的四乙氧基硅烷(tetraethoxysilane；TEOS)氧化物。在另一个例子中，第一层125可包括在第一阱115及第二阱120的上表面上形成的由热生长氧化物(SiO2)构成的薄层125a以及在薄层125a的上表面上由沉积氧化物(例如TEOS)构成的厚层125b。
仍请参照图4，第一层125的厚度t1可基于(i)后续用以形成第一层125的斜过渡表面的蚀刻制程与(ii)该过渡表面的想要斜率的组合来选择。对于热生长氧化物，厚度t1可在约15至250埃()的范围内，不过也可使用其它厚度。对于沉积氧化物，厚度t1可在约200至600埃的范围内，不过也可使用其它厚度。
如图5所示，在第一层125的上表面上形成掩膜130。掩膜130可使用传统制程形成，例如：在第一层125上施加光阻材料，将该光阻曝光于想要的辐射图案，以及利用光阻显影剂显影该经曝光的光阻。在实施例中，掩膜130经图案化以使掩膜130的边缘135与第一阱115与第二阱120之间的界面140对齐，不过这里考虑掩膜边缘135相对于界面140具有其它位置。
如图6所示，移除第一层125的一部分并在第一层125的剩余部分上形成锥形表面145。在实施例中，使用蚀刻制程以完全移除不被掩膜130覆盖的第一层125的部分，另外还在掩膜130下方形成底切150，从而形成锥形表面145。锥形表面145相对于第一阱115及第二阱120处的衬底110的水平上平面呈角度α设置。
依据本发明的态样，基于第一层125的厚度t1以及用以移除第一层125的部分的蚀刻制程来控制锥形表面145的角度α。相对于衬底110的平坦上表面，角度α大于0度且小于90度。以此方式，锥形表面145相对于衬底110的平坦上表面呈锐角倾斜。在实施例中，角度α在3至62度范围内变化，较佳在18至21度范围内，更佳为约20度。该蚀刻制程可包括缓冲氢氟酸(bufferedhydrofluoricacid；BHF)蚀刻、化学氧化物去除(chemicaloxideremoval；COR)蚀刻，或两者的组合，其中，该蚀刻的制程参数经配置以完全移除未遮蔽区域中的第一层125并形成具有想要的角度α的锥形表面145。
COR蚀刻制程使用包括HF(氟化氢)及NH3(氨)的气态反应物蚀刻。当该气态反应物接触氧化硅表面时，通过在接近蒸汽压的压力下反应气体在氧化硅表面上的吸附或冷凝而在氧化硅上形成反应产品膜。通过许可反应物蒸汽进入室中而在晶圆上形成膜，COR制程得以自晶圆蚀刻氧化硅。通过控制该膜以及室温来调整蚀刻。在完成蚀刻以后，由此产生的残余物可通过热脱附来移除。COR蚀刻的制程参数(例如膜温度、室温、反应物)可经配置以移除氧化物目标厚度。在实施例中，为形成锥形表面145并控制角度α，通过配置COR蚀刻的制程参数来移除大于第一层125的厚度t1的氧化物目标厚度。在一个例子中，经配置以移除165埃的COR蚀刻被施加于包括具有120埃的厚度t1的热氧化物的第一层125，从而形成具有20度的角度α的锥形表面145。
BHF蚀刻制程为湿式蚀刻制程，其采用缓冲剂例如氟化铵(NH4F)与氢氟酸(HF)的混合物。影响蚀刻速率的BHF蚀刻的制程参数包括例如缓冲剂、缓冲剂与氢氟酸的比例、温度，以及蚀刻时间。在实施例中，BHF蚀刻的制程参数经选择以在锥形表面145获得想要的角度α。在一个例子中，第一层125包括具有134埃的厚度t1的热生长氧化物，施加720秒500:1BHF，从而形成具有16度的角度α的锥形表面145。
表格1显示已发现的用来设置具有如图6所示的角度α的锥形表面145的各种蚀刻制程。左边栏表示厚度t1以及形成第一层125的方法。中间栏表示蚀刻制程。例如，在中间栏中，“COR”表示经配置以移除165埃氧化物的COR蚀刻。右边栏表示如图6所示的角度α。
表格1
使用表格1中的数据或者通过开发类似数据，可为设计而预定义角度α，且可基于第一层125的初始厚度来调整蚀刻制程，以形成预定义角度α。以此方式，角度α可经选择性选择及制造以适合特定的装置设计。
如图7所示，在执行用以在第一层125中形成具有角度α的锥形表面145的蚀刻制程以后，移除掩膜。可使用传统技术例如灰化或剥离来移除掩膜。
如图8所示，由栅极介电材料构成的第二层155形成在第一阱115上方的衬底110的上表面。依据本发明的态样，第二层155由与第一层125相同的材料组成，并使用类似的制程形成，但具有小于厚度t1的厚度t2。例如，在一个实施例中，第一层125及第二层155分别包括热生长氧化物(SiO2)，厚度t1为约120埃，且厚度t2为约35埃。如图8所示，第二层155与锥形表面145相交，以使锥形表面145在第一层125的平坦上表面与第二层155的平坦上表面之间形成过渡表面。
如图9所示，由栅极导体材料构成的层160形成在第一层125及第二层155的上表面上，包括在锥形表面145上。由栅极导体材料构成的层160可使用传统的半导体材料及制程形成。例如，由栅极导体材料构成的层160可包括含硅材料例如多晶硅，其使用化学气相沉积(CVD)制程形成。由栅极导体材料构成的层160的厚度可为约60纳米至约400纳米，较佳为约100纳米至约300纳米。
如图10所示，层160、第一层125以及第二层155经图案化以形成包括栅极介电质170及栅极导体175的栅极165。可使用传统的光刻掩膜及蚀刻制程例如反应离子蚀刻(reactiveionetching；RIE)来执行该图案化。该图案化经控制以使栅极165具有在第一阱115上方的第一侧壁180a以及在第二阱120上方的第二侧壁180b，并使栅极介电质170横跨第一阱115与第二阱120之间的界面。
如图11所示，侧间隙壁185a及185b形成在栅极165的侧壁上。侧间隙壁185a及185b可使用传统的半导体材料及制程形成。例如，可通过共形沉积氮化物层并接着执行非等向性反应离子蚀刻来形成侧间隙壁185a及185b。
另外如图11所示，源区195形成在第一阱115中且漏区200形成在第二阱120中。源区195及漏区200可传统的掩膜及离子注入制程形成。源区195及漏区200具有与第二阱120相同的导电类型，且相对于第二阱120具有较高的掺杂物浓度。例如，第二阱120可具有从约1.0×1016/cm3至约3.0×1019/cm3的掺杂物浓度，源区195及漏区200可具有从约3.0×1017/cm3至约3.0×1021/cm3的掺杂物浓度，不过也可使用其它浓度。
请继续参照图11，最终的结构包括LDMOSFET205，其包括栅极165、源区195、漏区200、第二阱120中的漂移区，以及第一阱115中的沟道区。LDMOSFET205的栅极介电质170包括形成于第二阱120上方具有均匀的第一厚度t1的第一部分211、形成于第一阱115上方具有均匀的第二厚度t2的第二部分212、以及具有用以提供从第一部分211的上表面至第二部分212的上表面的过渡的锥形表面145的过渡部分213。以此方式，将栅极介电质的较厚部分设于该装置的漏侧，并将栅极介电质的较薄部分设于该装置的源侧。在实施例中，第一部分211因其平坦的上表面基本平行于衬底110的上表面而具有均匀的厚度，第二部分212因其平坦的上表面基本平行于衬底110的上表面而具有均匀的厚度，且过渡部分213因其上表面相对于衬底110的上表面呈锐角而具有不均匀的厚度。
在示例实施中，图11的LDMOSFET205为5V装置，意味着例如通过漏极接触(未图示)在漏极200施加10V。在此实施中，厚度t1为约120埃，厚度t2为约35埃，且角度α为约18至21度。以此方式，因第二部分212中的较薄栅极介电质170而可使用约1.8V的栅极电压来开关该装置，同时因第一部分211中的较厚栅极介电质170而可以施加于漏极的5V来操作该装置。
在另一个示例实施中，图11的LDMOSFET205为50V装置，意味着例如通过漏极接触(未图示)在漏极200施加50V。在此实施中，厚度t1为约515埃，厚度t2为约120埃，且角度α为约18至21度。以此方式，因第二部分212中的较薄栅极介电质170而可使用约5V的栅极电压来开关该装置，同时因第一部分211中的较厚栅极介电质170而可以施加于漏极的50V来操作该装置。
仍请参照图11，依据本发明的态样，栅极介电质170形成于衬底110的平坦上表面上，包括第一阱115及第二阱120的共平面的上表面。而且，LDMOSFET205在不具有场氧化物(场板)且不具有氧化物的鸟嘴效应(bird’sbeak)的情况下形成，而这两者会导致相较本发明的实施更大尺寸的装置。更进一步，在实施例中，第一(厚)部分211及第二(薄)部分212由相同的材料(例如热生长SiO2)组成，以避免不同介电材料之间的界面，该界面可能使装置不能有效工作。
依据本发明的态样，使用锥形过渡表面(例如锥形表面145)而不是阶梯过渡(例如图2的阶梯60)，降低装置中所形成的峰值电场，因此提升装置的击穿电压特性。例如，阶梯过渡(例如图2的阶梯60)处的峰值电场在阶梯过渡的尖角处可为约3.3e6V/cm，而具有斜面过渡(例如锥形表面145)的类似装置的峰值电场可为约2.9e6V/cm，这表示峰值电场降低12％。
图12显示依据本发明的态样制造的装置的性能图表。具体地说，图12显示水平轴为击穿电压且垂直轴为电流密度的图表。曲线250表示依据这里的态样制造的装置的性能，例如包括具有厚区、薄区以及在该厚区与该薄区之间的锥形表面的栅极氧化物的LDMOSFET205。曲线255表示在厚栅极氧化物区与薄栅极氧化物区之间具有阶梯过渡的装置的性能(例如如图2的装置)。如图12所示，与具有阶梯过渡的装置(曲线255)相比，依据本发明的态样制造的装置(曲线250)在任意给定的电流密度下都具有较高的击穿电压。因此，本发明的实施提供一种设计，与具有阶梯过渡的类似结构装置相比，该设计提升击穿电压，同时提供相同的导通电阻(Ron)。
图13A至C显示依据本发明的态样的替代结构及各制程步骤。具体地说，图13A至C说明相对于第一阱115与第二阱120的界面，可调整锥形表面145与栅极介电质薄区212的上表面的相交处的空间位置。如图13A所示，装置205经结构设计及布局以使相交处260以“D1”量横向偏离(沿水平方向)界面140，从而使相交处260在第二阱120上方。如图13B中所示，装置205’经结构设计及布局以使相交处260’与界面140对齐。如图13C中所示，装置205”经结构设计及布局以使相交处260”以“D2”量横向偏离界面140，从而使相交处
260”在第一阱115上方。依据本发明的态样，可调整该相交处相对于阱之间的界面的位置，从而调节LDMOS装置的击穿电压。
图14显示依据本发明的态样的替代结构及各制程步骤。具体地说，图14显示装置205”’，其中，第一阱115及第二阱120形成于氧化物埋层270上并与其邻接。在氧化物埋层270上初步形成第一阱115及第二阱120以后，可通过参照图4至11所述的相同制程步骤来形成装置205”’。氧化物埋层270可为例如SOI衬底的绝缘体层、蓝宝石上硅衬底、氮化镓衬底，或氮化硅衬底，从而可通过块体硅衬底的替代物来实施这里所述的态样。
图15显示依据本发明的态样的替代结构及各制程步骤。详而言之，图15显示装置205””，其中，栅极介电质170””具有厚度均匀的三个区以及在这些区之间的两个锥形表面。具体地说，栅极介电质170””包括具有自衬底110的平坦上表面垂直测量的均匀的第一厚度的第一区302。栅极介电质170””还包括具有自衬底110的平坦上表面垂直测量的均匀的第二厚度的第二区304。栅极介电质170””还包括具有自衬底110的平坦上表面垂直测量的均匀的第三厚度的第三区306。
仍请参照图15，所形成的第一区302最靠近漏极200(例如在第二阱120上方)。所形成的第三区306最靠近源极195(例如在第一阱115上方)。第二区304在第一区302与第二区306之间。第一锥形表面308相对于衬底110的平坦上表面以非零角度自第一区302的上表面延伸至第二区304的上表面。第二锥形表面310相对于衬底110的平坦上表面以非零角度自第二区304的上表面延伸至第三区306的上表面。
请继续参照图15，栅极介电质170””可通过这里所述的制程形成。例如，栅极介电质170””可通过如下步骤形成：形成与第一区302的厚度对应的由栅极介电材料构成的第一层；掩蔽并蚀刻该第一层，以设置第一锥形表面308；形成与第二区304的厚度对应的由栅极介电材料构成的第二层；掩蔽该第一层及该第二层并蚀刻该第一层及该第二层，以设置第二锥形表面310；以及形成与第三区306的厚度对应的由栅极介电材料构成的第三层。例如，在特定的示例实施中，栅极介电质170””可通过包括如下的步骤序列形成：45至55埃热氧化；390至410埃LPCVDTEOS氧化物沉积；形成并图案化第一掩膜；先用500:1BHF蚀刻，接着执行125埃COR；剥离该第一掩膜并清洗；105至115埃热氧化；形成并图案化第二掩膜；以150埃COR蚀刻；剥离该第二掩膜并清洗；30至40埃热氧化。其它制程步骤可与参照图3至11所述的制程步骤类似。
在示例实施中，图15的LDMOSFET205””为50V装置，意味着例如通过漏极接触(未图示)在漏极200施加50V。在此实施中，第一区302的厚度为约515埃、第二区304的厚度为约120埃、以及第三区304的厚度为约35埃。第一锥形表面308相对于衬底110的水平上表面的角度在约9至62度之间，且第二锥形表面310相对于衬底110的水平上表面的角度在约3至23度之间。以此方式，因第三区304中的较薄栅极介电质而可使用约1.8V的栅极电压来开关该装置，同时因第一区302的较厚栅极介电质而可以施加于漏极的50V来操作该装置。
图16显示依据本发明的态样的替代结构及各制程步骤。详而言之，图16显示装置205””’，其中，第一阱115’延伸于第二阱120下面，这与图11的装置205相反，在装置205中，第一阱115与第二阱120具有基本相同的深度。
图17显示依据本发明的态样的替代结构及各制程步骤。详而言之，图17显示包括(STI)结构400的装置205”””。在实施例中，第一及第二STI(浅沟槽隔离)结构400邻接第一阱115、第二阱120、源极195及漏极120形成于衬底中。在实施例中，第三STI结构400在第一阱115与第二阱120之间的中心位置及栅极下面，以迫使电流更深地流入衬底中。STI结构400可使用传统的半导体制程及材料形成(例如掩膜、蚀刻、沉积等)。STI结构400可用于这里所述的任意实施例，包括块体硅实施(图11)、SOI实施(图14)、双锥形实施(图15)，以及替代阱实施(图16)。STI结构400可在流程中的任意合适步骤形成，例如在形成第一阱及第二阱之前。
图18显示依据本发明的态样的替代结构及各制程步骤。详而言之，图18显示与图17的装置类似的包括(STI)结构400的装置205”””’。在实施例中，中心STI结构400’在栅极氧化物的较厚部分下方并增加栅极氧化物的较厚部分的厚度。在实施例中，当形成中心STI结构400’时，平坦化步骤可保留延伸于(高出)衬底的上表面上方的中心STI结构400’的部分。中心STI结构400’的此高出部分提高栅极氧化物的较厚部分的厚度，从而增加此区域中栅极氧化物的厚度。
上述方法用于集成电路芯片的制造中。制造者可以原始镜圆形式(也就是作为具有多个未封装芯片的单个晶圆)、作为裸芯片，或者以封装形式分配最终的集成电路芯片。在后一种情况中，芯片设于单个芯片封装中(例如塑料承载件，其具有附着至母板或其它更高层次承载件的引脚)或者多芯片封装中(例如陶瓷承载件，其具有单面或双面互连或嵌埋互连)。在任何情况下，接着将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为(a)中间产品例如母板的部分，或者作为(b)最终产品的部分。最终产品可为包括集成电路芯片的任意产品，涉及范围从玩具及其它低端应用直至具有显示器、键盘或其它输入装置以及中央处理器的先进电脑产品。
对本发明的各种实施例所作的说明是出于示例目的，而非意图详尽无遗或限于所揭露的实施例。许多修改及变更对于本领域的技术人员显而易见，而不背离所述实施例的范围及精神。这里所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解这里所揭露的实施例。

Claims (25)

1.一种形成半导体结构的方法，包括：
形成栅极介电质，该栅极介电质包括具有第一均匀厚度的第一部分、具有不同于该第一均匀厚度的第二均匀厚度的第二部分、以及具有自该第一部分延伸至该第二部分的锥形表面的过渡部分，
其中，该栅极介电质形成于衬底的平坦的上表面上，以及
该锥形表面相对于该衬底的该上表面呈锐角。
2.如权利要求1所述的方法，其中：
该第一均匀厚度大于该第二均匀厚度；以及
所述形成该栅极介电质包括在横向扩散金属氧化物半导体装置的漂移区上方形成该第一部分。
3.如权利要求2所述的方法，其中，所述形成该栅极介电质包括在该横向扩散金属氧化物半导体装置的沟道区上方形成该第二部分。
4.如权利要求3所述的方法，还包括：
在该栅极介电质上形成栅极导体；
邻接该沟道区形成源区；以及
邻接该漂移区形成漏区。
5.如权利要求1所述的方法，其中，所述形成该栅极介电质包括形成具有第一平坦上表面的该第一部分。
6.如权利要求5所述的方法，其中，所述形成该栅极介电质包括形成具有第二平坦上表面的该第二部分。
7.如权利要求1所述的方法，其中，所述形成该栅极介电质包括：
形成在该衬底的该上表面上且具有与该第一厚度相等的厚度的第一介电层；
蚀刻该第一介电层的部分，其中，该蚀刻形成该锥形表面；以及
形成在该衬底的该上表面上且具有与该第二厚度相等的厚度的第二介电层。
8.如权利要求7所述的方法，其中，该锐角为预定义，并且所述方法还包括调整该蚀刻以获得该预定义的锐角。
9.如权利要求1所述的方法，其中：
所述形成该栅极介电质包括形成具有第三均匀厚度的第三部分，以及具有自该第二部分延伸至该第三部分的另一锥形表面的另一过渡部分；
该第二均匀厚度小于该第一均匀厚度；
该第三均匀厚度小于该第二均匀厚度；以及
该另一锥形表面相对于该衬底的该上表面呈另一锐角。
10.一种形成半导体结构的方法，包括：
在衬底中形成第一阱；
在该衬底中邻接该第一阱形成第二阱，其中，该第一阱的上表面及该第二阱的上表面与该衬底的上表面共平面；
形成栅极介电质，该栅极介电质包括在该第一阱的该上表面上的薄部分、在该第二阱的该上表面上的厚部分、以及具有自该薄部分延伸至该厚部分的锥形表面的过渡部分；
在该栅极介电质上形成栅极导体；
邻接该第一阱形成源区；以及
邻接该第二阱形成漏区。
11.如权利要求10所述的方法，其中，所述形成该栅极介电质包括：
在该第一阱的该上表面上及该第二阱的该上表面上形成第一介电层，其中，该第一介电层具有第一厚度；
蚀刻该第一介电层的部分，其中，该蚀刻形成该锥形表面；以及
在该第一阱的该上表面上形成第二介电层，其中，该第二介电层具有小于该第一厚度的第二厚度。
12.如权利要求11所述的方法，其中，该锥形表面相对于该衬底的该上表面呈预定义的锐角，并且所述方法还包括调整该蚀刻以获得该预定义的锐角。
13.如权利要求10所述的方法，其中：
所述形成该栅极介电质包括形成：在该第二阱的该上表面上的另一部分、以及具有自该厚部分延伸至该另一部分的另一锥形表面的另一过渡部分；
该另一部分厚于该厚部分；以及
该另一锥形表面相对于该衬底的该上表面呈另一锐角。
14.一种半导体结构，包括：
栅极介电质，包括：
第一部分，具有第一平坦上表面以及第一均匀厚度；
第二部分，具有第二平坦上表面以及不同于该第一均匀厚度的第二均匀厚度；以及
过渡部分，具有自该第一部分延伸至该第二部分的锥形表面，
其中，该栅极介电质在衬底的平坦的上表面上，以及
该锥形表面相对于该衬底的该上表面呈锐角。
15.如权利要求14所述的结构，其中，该锥形表面自该第一平坦上表面延伸至该第二平坦上表面。
16.如权利要求14所述的结构，其中：
该第一均匀厚度大于该第二均匀厚度；以及
该第一部分是在横向扩散金属氧化物半导体装置的漂移区上。
17.如权利要求16所述的结构，其中，该第二部分在该横向扩散金属氧化物半导体装置的沟道区上，并且所述结构还包括：
在该栅极介电质上的栅极导体；
邻接该沟道区的源区；以及
邻接该漂移区的漏区。
18.如权利要求14所述的结构，其中，该栅极介电质包括：
第三部分，具有第三平坦上表面以及不同于该第一均匀厚度及该第二均匀厚度的第三均匀厚度；以及
另一过渡部分，具有自该第二部分延伸至该第三部分的另一锥形表面。
19.一种半导体结构，包括：
沟道区，在衬底的第一阱中；
漂移区，在该衬底的第二阱中；
源区，在该衬底中并邻接该沟道区；
漏区，在该衬底中并邻接该漂移区；
栅极介电质，包括：
在该沟道区上的薄部分；
在该漂移区上的厚部分；以及
具有自该薄部分延伸至该厚部分的锥形表面的过渡部分，
其中，该栅极介电质在该衬底的平坦的上表面上，以及
该锥形表面相对于该衬底的该上表面呈锐角。
20.如权利要求19所述的结构，其中：
该厚部分具有第一平坦上表面以及第一均匀厚度；以及
该薄部分具有第二平坦上表面以及第二均匀厚度。
21.如权利要求19所述的结构，其中：
该第一阱邻接该第二阱；以及
该第一阱的上表面及该第二阱的上表面与该衬底的该上表面共平面。
22.如权利要求19所述的结构，其中，该栅极介电质包括：
在该漂移区上的另一部分，其中，该另一部分厚于该厚部分；以及
自该厚部分延伸至该另一部分的另一锥形表面。
23.如权利要求19所述的结构，其中，该第一阱延伸于该第二阱下面。
24.如权利要求19所述的结构，其中，该衬底包括块体硅衬底或绝缘体上硅衬底。
25.如权利要求19所述的结构，还包括：
邻接该第一阱及该源区的第一浅沟槽隔离区；以及
邻接该第二阱及该漏区的第二浅沟槽隔离区。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109103106A (zh) * 2018-08-06 2018-12-28 上海华虹宏力半导体制造有限公司 横向扩散金属氧化物半导体的制备方法
CN109256425A (zh) * 2017-07-13 2019-01-22 美格纳半导体有限公司 半导体器件及其制造方法
CN109860281A (zh) * 2017-11-30 2019-06-07 台湾积体电路制造股份有限公司 半导体装置及其制造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9412667B2 (en) 2014-11-25 2016-08-09 International Business Machines Corporation Asymmetric high-k dielectric for reducing gate induced drain leakage
US9583612B1 (en) * 2016-01-21 2017-02-28 Texas Instruments Incorporated Drift region implant self-aligned to field relief oxide with sidewall dielectric
US20170243971A1 (en) * 2016-02-18 2017-08-24 Kabushiki Kaisha Toshiba Semiconductor device
CN107104137B (zh) * 2016-02-22 2021-11-02 联华电子股份有限公司 鳍状晶体管元件
KR102288686B1 (ko) * 2017-07-13 2021-08-10 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
US10424647B2 (en) * 2017-10-19 2019-09-24 Texas Instruments Incorporated Transistors having gates with a lift-up region
WO2019132887A1 (en) * 2017-12-27 2019-07-04 Intel Corporation Reduced electric field by thickening dielectric on the drain side
TWI685918B (zh) * 2018-12-14 2020-02-21 力晶積成電子製造股份有限公司 具有傾斜面之閘介電層及其半導體結構的製造方法
US11552190B2 (en) 2019-12-12 2023-01-10 Analog Devices International Unlimited Company High voltage double-diffused metal oxide semiconductor transistor with isolated parasitic bipolar junction transistor region
US11482543B2 (en) * 2020-05-29 2022-10-25 metaMOS Solutions Inc. Radio frequency (RF) amplifier device on silicon-on-insulator (SOI) and method for fabricating thereof
US11456384B2 (en) 2020-07-06 2022-09-27 Globalfoundries U.S. Inc. Fin-based laterally diffused structure having a gate with two adjacent metal layers and method for manufacturing the same
US11342453B2 (en) 2020-08-18 2022-05-24 Globalfoundries U.S. Inc. Field effect transistor with asymmetric gate structure and method
US11502193B2 (en) 2020-09-14 2022-11-15 Globalfoundries Singapore Pte. Ltd. Extended-drain metal-oxide-semiconductor devices with a multiple-thickness buffer dielectric layer
US11469307B2 (en) * 2020-09-29 2022-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Thicker corner of a gate dielectric structure around a recessed gate electrode for an MV device
CN112216613B (zh) * 2020-11-10 2023-03-24 华虹半导体(无锡)有限公司 Ldmos器件的形成方法
US11791392B2 (en) 2021-06-08 2023-10-17 Globalfoundries Singapore Pte. Ltd. Extended-drain metal-oxide-semiconductor devices with a notched gate electrode
CN113410305B (zh) * 2021-06-15 2023-07-04 西安微电子技术研究所 一种抗辐射加固的ldmos晶体管和制备方法
US11961890B2 (en) * 2021-08-12 2024-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for manufacturing the same
US11942542B2 (en) 2021-09-29 2024-03-26 Vanguard International Semiconductor Corporation Semiconductor device and fabrication method thereof
TWI821798B (zh) * 2021-11-23 2023-11-11 世界先進積體電路股份有限公司 半導體裝置及其製作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740367A (zh) * 2008-11-27 2010-06-16 中芯国际集成电路制造(上海)有限公司 阶梯式栅氧化层的制造方法及半导体器件
CN103035727A (zh) * 2012-11-09 2013-04-10 上海华虹Nec电子有限公司 Rfldmos器件及制造方法
US20130181287A1 (en) * 2012-01-17 2013-07-18 Globalfoundries Singapore Pte. Ltd. High voltage device
CN103489916A (zh) * 2013-09-24 2014-01-01 无锡市晶源微电子有限公司 阶梯栅氧化层有源漂移区结构的n型ldmos及其制作方法
CN103579342A (zh) * 2012-08-06 2014-02-12 美格纳半导体有限公司 半导体装置及其制造方法
US20140231911A1 (en) * 2013-02-18 2014-08-21 Fairchild Semiconductor Corporation Ldmos device with double-sloped field plate
CN104051498A (zh) * 2013-03-14 2014-09-17 台湾积体电路制造股份有限公司 具有阶梯氧化物的金属氧化物半导体场效应晶体管
KR101467703B1 (ko) * 2013-10-10 2014-12-02 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4713681A (en) 1985-05-31 1987-12-15 Harris Corporation Structure for high breakdown PN diode with relatively high surface doping
US5825079A (en) 1997-01-23 1998-10-20 Luminous Intent, Inc. Semiconductor diodes having low forward conduction voltage drop and low reverse current leakage
US6841821B2 (en) * 1999-10-07 2005-01-11 Monolithic System Technology, Inc. Non-volatile memory cell fabricated with slight modification to a conventional logic process and methods of operating same
US6506641B1 (en) 2000-08-17 2003-01-14 Agere Systems Inc. Use of selective oxidation to improve LDMOS power transistors
US20050090073A1 (en) 2000-12-20 2005-04-28 Actel Corporation, A California Corporation MOS transistor having improved total radiation-induced leakage current
US6468870B1 (en) * 2000-12-26 2002-10-22 Taiwan Semiconductor Manufacturing Company Method of fabricating a LDMOS transistor
JP2005507564A (ja) 2001-11-01 2005-03-17 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 薄膜ラテラルｓｏｉパワーデバイス
US6657276B1 (en) * 2001-12-10 2003-12-02 Advanced Micro Devices, Inc. Shallow trench isolation (STI) region with high-K liner and method of formation
KR100859701B1 (ko) * 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US6858532B2 (en) 2002-12-10 2005-02-22 International Business Machines Corporation Low defect pre-emitter and pre-base oxide etch for bipolar transistors and related tooling
US6876035B2 (en) * 2003-05-06 2005-04-05 International Business Machines Corporation High voltage N-LDMOS transistors having shallow trench isolation region
US7531875B2 (en) 2003-05-13 2009-05-12 Cambridge Semiconductor Limited Lateral SOI semiconductor device
US6900101B2 (en) * 2003-06-13 2005-05-31 Texas Instruments Incorporated LDMOS transistors and methods for making the same
WO2005029590A1 (ja) * 2003-09-18 2005-03-31 Shindengen Electric Manufacturing Co., Ltd. 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置
US8692324B2 (en) 2005-07-13 2014-04-08 Ciclon Semiconductor Device Corp. Semiconductor devices having charge balanced structure
DE102006033692B4 (de) 2006-07-20 2011-01-05 Austriamicrosystems Ag Verfahren zur Herstellung eines strukturierten Dielektrikums für einen LDMOS-Transistor
US7554154B2 (en) * 2006-07-28 2009-06-30 Alpha Omega Semiconductor, Ltd. Bottom source LDMOSFET structure and method
TWI365489B (en) 2006-12-20 2012-06-01 Richtek Technology Corp Semiconductor process for butting contact and semiconductor circuit device having a butting contact
US7608513B2 (en) 2007-01-25 2009-10-27 Freescale Semiconductor, Inc. Dual gate LDMOS device fabrication methods
US7683427B2 (en) * 2007-09-18 2010-03-23 United Microelectronics Corp. Laterally diffused metal-oxide-semiconductor device and method of making the same
US7829945B2 (en) 2007-10-26 2010-11-09 International Business Machines Corporation Lateral diffusion field effect transistor with asymmetric gate dielectric profile
KR20090072013A (ko) * 2007-12-28 2009-07-02 주식회사 동부하이텍 수평형 디모스 트랜지스터
US7977715B2 (en) * 2008-03-17 2011-07-12 Fairchild Semiconductor Corporation LDMOS devices with improved architectures
US8114750B2 (en) * 2008-04-17 2012-02-14 International Business Machines Corporation Lateral diffusion field effect transistor with drain region self-aligned to gate electrode
US8174071B2 (en) 2008-05-02 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage LDMOS transistor
EP2321850B1 (en) 2008-07-22 2014-03-19 Nxp B.V. LDMOS having a field plate
US8350327B2 (en) 2008-08-29 2013-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage device with reduced leakage
US9330979B2 (en) * 2008-10-29 2016-05-03 Tower Semiconductor Ltd. LDMOS transistor having elevated field oxide bumps and method of making same
US8101479B2 (en) 2009-03-27 2012-01-24 National Semiconductor Corporation Fabrication of asymmetric field-effect transistors using L-shaped spacers
JP2010278312A (ja) * 2009-05-29 2010-12-09 Sanyo Electric Co Ltd 半導体装置
DE102009051745B4 (de) * 2009-11-03 2017-09-21 Austriamicrosystems Ag Hochvolt-Transistor mit Mehrfach-Dielektrikum und Herstellungsverfahren
KR101128694B1 (ko) * 2009-11-17 2012-03-23 매그나칩 반도체 유한회사 반도체 장치
US9293577B2 (en) * 2010-03-30 2016-03-22 Volterra Semiconductor LLC LDMOS with no reverse recovery
US8674439B2 (en) 2010-08-02 2014-03-18 Microsemi Corporation Low loss SiC MOSFET
US9034711B2 (en) * 2011-03-11 2015-05-19 Globalfoundries Singapore Pte. Ltd. LDMOS with two gate stacks having different work functions for improved breakdown voltage
US9076837B2 (en) * 2012-07-06 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral insulated gate bipolar transistor structure with low parasitic BJT gain and stable threshold voltage
CN103855208A (zh) * 2012-11-28 2014-06-11 北大方正集团有限公司 一种高压ldmos集成器件
US9209298B2 (en) * 2013-03-08 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-oxide-semiconductor field-effect transistor with extended gate dielectric layer
US20140327084A1 (en) * 2013-05-01 2014-11-06 International Business Machines Corporation Dual shallow trench isolation (sti) field effect transistor (fet) and methods of forming
US9059276B2 (en) * 2013-05-24 2015-06-16 International Business Machines Corporation High voltage laterally diffused metal oxide semiconductor
US9240463B2 (en) * 2013-05-24 2016-01-19 Globalfoundries Inc. High voltage laterally diffused metal oxide semiconductor
US8994103B2 (en) * 2013-07-10 2015-03-31 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device and manufacturing method thereof
US8962402B1 (en) * 2013-08-14 2015-02-24 International Business Machines Corporation Lateral diffusion metal oxide semiconductor (LDMOS) device with tapered drift electrode
US9012988B2 (en) * 2013-08-15 2015-04-21 Vanguard International Semiconductor Corporation Semiconductor device with a step gate dielectric structure
US9466715B2 (en) * 2013-08-30 2016-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. MOS transistor having a gate dielectric with multiple thicknesses
US9269765B2 (en) * 2013-10-21 2016-02-23 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device having gate wire disposed on roughened field insulating film
TWI562370B (en) * 2013-11-15 2016-12-11 Richtek Technology Corp Lateral double diffused metal oxide semiconductor device and manufacturing method thereof
US9219146B2 (en) * 2013-12-27 2015-12-22 Monolithic Power Systems, Inc. High voltage PMOS and the method for forming thereof
US9245996B2 (en) * 2014-01-02 2016-01-26 United Microelectronics Corp. Lateral double-diffused metal-oxide-semiconudctor transistor device and layout pattern for LDMOS transistor device
US9318366B2 (en) * 2014-01-06 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming integrated circuit having modified isolation structure
US9306034B2 (en) * 2014-02-24 2016-04-05 Vanguard International Semiconductor Corporation Method and apparatus for power device with multiple doped regions
JP6299390B2 (ja) * 2014-04-25 2018-03-28 富士電機株式会社 半導体装置
US9337310B2 (en) * 2014-05-05 2016-05-10 Globalfoundries Inc. Low leakage, high frequency devices
US9537001B2 (en) * 2014-07-30 2017-01-03 Fairchild Semiconductor Corporation Reduction of degradation due to hot carrier injection
US9331196B2 (en) * 2014-10-02 2016-05-03 Nuvoton Technology Corporation Semiconductor device
JP6427388B2 (ja) * 2014-11-04 2018-11-21 エイブリック株式会社 半導体装置
US10629726B2 (en) * 2014-12-16 2020-04-21 Vanguard International Semiconductor Corporation High-voltage semiconductor device and method for manufacturing the same
TWI605586B (zh) * 2015-08-18 2017-11-11 立錡科技股份有限公司 橫向雙擴散金屬氧化物半導體元件及其製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740367A (zh) * 2008-11-27 2010-06-16 中芯国际集成电路制造(上海)有限公司 阶梯式栅氧化层的制造方法及半导体器件
US20130181287A1 (en) * 2012-01-17 2013-07-18 Globalfoundries Singapore Pte. Ltd. High voltage device
US8822291B2 (en) * 2012-01-17 2014-09-02 Globalfoundries Singapore Pte. Ltd. High voltage device
CN103579342A (zh) * 2012-08-06 2014-02-12 美格纳半导体有限公司 半导体装置及其制造方法
CN103035727A (zh) * 2012-11-09 2013-04-10 上海华虹Nec电子有限公司 Rfldmos器件及制造方法
US20140231911A1 (en) * 2013-02-18 2014-08-21 Fairchild Semiconductor Corporation Ldmos device with double-sloped field plate
CN104051498A (zh) * 2013-03-14 2014-09-17 台湾积体电路制造股份有限公司 具有阶梯氧化物的金属氧化物半导体场效应晶体管
CN103489916A (zh) * 2013-09-24 2014-01-01 无锡市晶源微电子有限公司 阶梯栅氧化层有源漂移区结构的n型ldmos及其制作方法
KR101467703B1 (ko) * 2013-10-10 2014-12-02 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109256425A (zh) * 2017-07-13 2019-01-22 美格纳半导体有限公司 半导体器件及其制造方法
CN109860281A (zh) * 2017-11-30 2019-06-07 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN109860281B (zh) * 2017-11-30 2022-03-01 台湾积体电路制造股份有限公司 半导体装置及其制造方法
US11923427B2 (en) 2017-11-30 2024-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
CN109103106A (zh) * 2018-08-06 2018-12-28 上海华虹宏力半导体制造有限公司 横向扩散金属氧化物半导体的制备方法
CN109103106B (zh) * 2018-08-06 2021-08-20 上海华虹宏力半导体制造有限公司 横向扩散金属氧化物半导体的制备方法

Also Published As

Publication number Publication date
TW201631634A (zh) 2016-09-01
US20160190269A1 (en) 2016-06-30
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