CN104051498A - 具有阶梯氧化物的金属氧化物半导体场效应晶体管 - Google Patents

具有阶梯氧化物的金属氧化物半导体场效应晶体管 Download PDF

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Abstract

本发明涉及一种具有阶梯氧化物的金属氧化物半导体场效应晶体管以及形成超高压UHV器件的方法，其将组合阶梯氧化物用作栅极氧化物以实现栅极和源极侧间隔件与漏极区的隔离。阶梯氧化物的厚度提高了器件击穿电压，并且使漏极自对准于栅极，从而减小器件漂移区并提高器件导通电阻。组合隔离层包括通过包括热氧化和化学汽相沉积的一系列沉积和蚀刻步骤形成的两个或两个以上的介电层。然后，可以蚀刻组合隔离层以形成自对准结构，其将间隔件用作硬掩模以相对于一些现有方法实现器件间距的减小。位于一个或两个间隔件下方的较厚栅极氧化物可以提高UHV器件的产量和高温工作寿命(HTOL)。

Description

具有阶梯氧化物的金属氧化物半导体场效应晶体管
相关申请的交叉参考
本申请是要求Po-Yu Chen等人于2013年3月14日提交的标题为“MOSwith Step Oxide”的临时专利申请第61/781,775号的优先权的非临时申请，并且其内容结合于此作为参考。
技术领域
本发明总的来说涉及集成电路领域，更具体地，涉及具有阶梯氧化物的金属氧化物半导体场效应晶体管。
背景技术
在集成电路(IC)中，超高压(UHV)金属氧化物半导体场效应晶体管(MOSFET)器件由于其相对于其他功率半导体器件(诸如绝缘栅双极型晶体管或晶闸管)的高效率而主要用于开关应用。由于在UHV MOSFET两端施加的电压增大，所以使用厚度增加的栅极氧化物以维持栅极和沟道之间的升高电场。
发明内容
根据本发明的一个方面，提供了一种功率器件，包括设置在衬底上方并通过组合隔离层与衬底隔离的栅极材料，组合隔离层包括：具有第一厚度的第一隔离层，设置在栅极的漏极侧下方；具有第二厚度的第二隔离层，设置在第一隔离层上方；具有第三厚度的第三隔离层，设置在栅极的源极侧下方；其中，组合隔离层还包括位于栅极下方且位于第一隔离层和第二隔离层与第三隔离层的邻接区域之间的阶梯状轮廓，阶梯状轮廓的阶梯尺寸约等于第一厚度和第二厚度的总和减去第三厚度。
优选地，该功率器件还包括具有第四厚度的第四隔离层，第四隔离层设置在栅极上方、栅极和漏极之间的第二隔离层上方以及栅极和源极之间的第三隔离层上方。
优选地，第二隔离层和第四隔离层包含二氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)或它们的组合。
优选地，第二隔离层和第四隔离层包含氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化铪铝(HfAlO)或它们的组合。
优选地，该功率器件还包括：漏极侧间隔件，设置在栅极和漏极之间的第四隔离层上方并以约等于第一厚度、第二厚度和第四厚度的总和的距离与漏极垂直分离；以及源极侧间隔件，设置在栅极和源极之间的第四隔离层上方并以约等于第三厚度和第四厚度的总和的距离与源极垂直分离。
优选地，漏极自对准于漏极侧间隔件。
优选地，该功率器件还包括横向漏极延伸金属氧化物半导体场效应晶体管(LDMOS)功率器件。
优选地，组合隔离层位于N阱的表面上，N阱被注入包括p型衬底的衬底内，漏极位于N阱内，并且源极位于p+主体区内。
优选地，第一隔离层和第三隔离层包含二氧化硅(SiO2)。
根据本发明的另一方面，提供了一种功率器件，包括：栅极材料，设置在衬底上方并通过组合隔离层与衬底隔离，组合隔离层包括：具有第一厚度、设置在栅极下方的第一隔离层和具有第二厚度、设置在栅极材料和第一隔离层上方的第二隔离层；源极侧间隔件和漏极侧间隔件，位于栅极材料的两侧且位于组合隔离层上方；以及漏极的双扩散注入区，包括自对准于漏极侧间隔件的第一离子化注入区。
优选地，该功率器件还包括源极，源极包括自对准于源极侧间隔件的第二离子化注入区。
优选地，该功率器件还包括双扩散漏极金属氧化物半导体场效应晶体管(DDDMOS)。
根据本发明的又一方面，提供了一种形成功率器的方法，包括：在衬底上方设置具有第一厚度的第一隔离层；在第一隔离层上方设置具有第二厚度的第二隔离层；去除位于衬底的源极区和主体区上方的第一隔离层和第二隔离层；在衬底的源极区和主体区上方设置具有第三厚度的第三隔离层；以及在第二隔离层和第三隔离层上方形成栅极。
优选地，该方法还包括：在栅极上方、栅极和漏极之间的第二隔离层上方、以及栅极和源极之间的第三隔离层上方设置具有第四厚度的第四隔离层；在栅极和漏极之间的第四隔离层上方设置漏极侧间隔件；以及在栅极和源极之间的第四隔离层上方设置源极侧间隔件。
优选地，该方法还包括：对栅极的漏极侧上的第一隔离层、第二隔离层和第四隔离层执行各向异性蚀刻，其中将漏极侧间隔件用作硬掩模以防止蚀刻栅极；同时对栅极的源极侧上的第三隔离层和第四隔离层执行各向异性蚀刻，其中将源极侧间隔件用作硬掩模以防止蚀刻栅极；以及注入源极区和主体区以形成源极，并且注入位于栅极的漏极侧上的漏极区以形成漏极，其中，漏极自对准于漏极侧间隔件。
优选地，各向异性蚀刻还包括含氟蚀刻气体的湿蚀刻。
优选地，设置第一隔离层包括氧化衬底的表面。
优选地，设置第二隔离层包括化学汽相沉积第一隔离层的表面。
优选地，去除衬底的源极区和主体区上方的第一隔离层和第二隔离层包括各向同性湿蚀刻第一隔离层和第二隔离层。
优选地，设置第三隔离层包括氧化衬底的表面。
附图说明
图1A至图1R示出了形成具有阶梯氧化物和自对准漏极-间隔件几何结构的横向漏极延伸金属氧化物半导体场效应晶体管(LDMOS)功率器件的一些实施例。
图2A至图2D示出了具有均匀的栅极氧化物厚度和自对准源极/漏极-间隔件几何结构的双扩散漏极金属氧化物半导体场效应晶体管(DDDMOS)的一些实施例。
图3示出了形成具有包括组合阶梯氧化物的栅极氧化物和自对准漏极-间隔件几何结构的LDMOS的方法的一些实施例。
图4示出了形成具有包括组合阶梯氧化物的栅极氧化物和自对准漏极-间隔件几何结构的UHV器件的方法的一些实施例。
图5示出了形成具有包括组合均匀氧化物的栅极氧化物和自对准源极/漏极-间隔件几何结构的UHV器件的方法的一些实施例。
具体实施方式
参考附图描述本说明书，其中，相同参考标号在文中通常用于表示相同的元件，各个结构不一定是按比例绘制。在下面的描述中，为了解释，为了便于理解提出了许多具体细节。然而，很明显地，对于本领域技术人员，可以用这些具体细节的一部分实施本文描述的一个或多个方面。在其他情况下，以框图形式示出已知结构和器件以利于理解。
还应当注意，本发明以超高压(UHV)器件的形式示出实施例。一些实施例还包括横向漏极延伸金属氧化物半导体场效应晶体管(LDMOS)器件。这种器件可以包括p型LDMOS(PLDMOS)器件或n型LDMOS(NLDMOS)。一些实施例还包括双扩散漏极MOS(DDDMOS)器件，其包括对称或不对称或在阱中隔离的源极和漏极结构。UHV器件可以包括在诸如微处理器、存储器件的IC或其他IC中。IC还可以包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补MOS(CMOS)晶体管、双极结型晶体管(BJT)、FinFET晶体管、其他高功率MOS晶体管、或其他类型的晶体管。
一般来说，利用产生厚的或阶梯隔离层或自对准源极/漏极-间隔件几何结构的专用或共用制造工艺的任何厚氧化物或高电压器件可以从本文公开的方法中受益。本领域技术人员可以理解受益于本发明的各个方面的半导体器件的其他实施例。此外，虽然本文所提供的实例将器件的栅极和沟道之间的界面区称为“栅极氧化物”、“阶梯氧化物”、“组合均匀氧化物”或“厚氧化物”，但是应当理解，可以使用任何介电材料或隔离层，并且可以想到的所有这种替代物均落入本发明的范围内。针对本文的目的具体参考所使用的材料。本领域技术人员可以意识到使用类似材料。
UHV器件被配置为支持约10V至约100V之间的栅极偏压的升高电压条件。IC常用的逻辑器件通常工作在小于约10V的栅极偏压条件。UHVMOSFET器件包括通过栅极氧化物层与器件的沟道区隔离的栅极，其通过热氧化工艺或化学汽相沉积(CVD)工艺形成。栅极还分别通过源极侧间隔件和漏极侧间隔件与源极和漏极隔离。一些诸如LDMOS的UHV器件与逻辑器件共用常用的间隔件形成工艺，其包括被配置为以与通过栅极氧化物层将栅极与沟道隔离的类似方式将LDMOS的漏极侧间隔件与毗邻沟道区的漂移区隔离的间隔件隔离层。然而，常用间隔件形成工艺包括相对于LDMOS的栅极氧化物层厚度而减小间隔件隔离层厚度，这限制了在升高温度下大的泄露降低LDMOS器件性能之前从漏极至栅极的最大电场。延伸漏极MOS(EDMOS)可以通过增加垂直方向上从漏极至栅极的距离来减轻这种影响，其中间隔件隔离的厚度约等于栅极氧化物层的厚度，并且在横向上产生电流在漏极和沟道区之间横向流动的漂移区。虽然该EDMOS几何结构不会经历泄漏增加，但发生功率密度降低和导通电阻Rds(on)增加。
因此，本发明涉及一种形成UHV器件的方法，该方法将组合阶梯氧化物用作栅极氧化物以实现栅极和漏极侧间隔件与漏极区域的有效隔离。阶梯栅极氧化物的厚度不仅提高了器件的击穿电压，并且使得漏极自对准于栅极，从而减小了器件漂移区并改善了器件Rds(on)。组合隔离层包括通过包括热氧化和CVD的一系列沉积和蚀刻步骤形成的两个或两个以上的介电层。然后，可以蚀刻组合隔离层以形成自对准结构，其将间隔件用作硬掩模以实现相对于现有方法减小的器件间距。一个或两个间隔件下方的较厚栅极氧化物可以提高UHV器件的产量和高温工作寿命(HTOL)。
图1A示出了掺杂硼以形成p型硅衬底102的硅衬底102的截面图100A。可选地，衬底102可以包括：另一种元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP；或它们的组合。
图1B示出了p型硅衬底102的截面图100B，其中通过离子注入技术形成n型阱(NWELL)104，其中离子化的磷、砷或锑在电场中被加速并且撞击在衬底102的表面上。在注入掺杂离子之后，根据一些实施例，执行第一热退火以驱动和激活掺杂剂。第一热退火可以利用快速热处理(RTP)退火、尖峰退火、毫秒退火或激光退火。尖峰退火以秒级工作在峰值退火温度。毫秒退火以毫秒级工作在峰值退火温度，并且激光退火以微秒级工作在峰值退火温度。产生的高压NWELL104(HVNW)包括约2μm至约5μm之间的结深度与约1e15atoms/cm3至大约1e18atoms/cm3之间的注入浓度。
图1C示出了衬底102的截面图100C，具有第一厚度(t1)的第一隔离层106设置在其上。在一些实施例中，形成第一隔离层包括通过湿式或干式氧化工艺形成二氧化硅(SiO2)。
图1D示出了衬底102的截面图100D，具有第二厚度(t2)的第二隔离层108设置在第一隔离层106上以形成第一组合隔离层110。在一些实施例中，形成第二隔离层108包括化学汽相沉积(CVD)。一些CVD工艺还包括低压CVD(LPCVD)、原子层CVD(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)或任意它们的组合。
在一些实施例中，第二隔离层108包括介电材料，诸如氧化硅或二氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)、高k介电材料或它们的组合。示例性高k介电材料包括氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化镓(Ga2O3)、氧化钛(TiO2)、氧化镧(La2O3)、氧化钽(Ta2O5)、氧化钆(Gd2O3)、氧化钇(Y2O3)、二氧化铪-氧化铝(HfO2-Al2O3)合金、氧化铪铝(HfAlO)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化钛铝(TiAlO)、铝酸镧(诸如LaAlO3)、其他高k介电材料或它们的组合。
如图1E中的衬底102的截面图100E所示，对第一组合隔离层110执行第一蚀刻以在第一个组合隔离层110内形成第一凹槽112。第一蚀刻可以包括一种或多种蚀刻工艺，包括但不限于诸如等离子体蚀刻工艺的干蚀刻工艺、湿蚀刻工艺或二者的组合。对于图1E的实施例，利用诸如四氟化碳(CF4)或氢氟酸(HF)的含氟蚀刻液的各向同性蚀刻工艺蚀刻第一组合隔离层110。也可以单独使用四甲基氢氧化铵(TMAH)或与含氟蚀刻液组合使用。一些湿蚀刻剂根据露出的晶面以不同的速率蚀刻晶体材料，导致各向异性蚀刻。各向同性蚀刻在各个方向上是独立的。在微加工工艺中利用各向异性蚀刻以生成具有高纵横比的部件。
图1F示出了衬底102的截面图100F，具有第三厚度(t3)的第三隔离层114在第一凹槽112内设置在衬底102的表面上。通过约800℃至约1200℃之间的温度执行的热氧化工艺形成SiO2的高温氧化(HTO)层来形成第三隔离层114。应该理解，也可以使用其他适合方法形成第三隔离层。第一隔离层106、第二隔离层108和第三隔离层114共同组成第二组合隔离层116。
图1G示出了衬底102的截面图100G，栅极材料118设置在第二组合隔离层116上方。在一个实施例中，栅极材料118可以是金属栅极结构。金属栅极结构可包括界面层、栅极介电层、功函层、填充金属层或用于金属栅极结构的其他合适的材料。在其它实施例中，金属栅极结构还可包括覆盖层、蚀刻停止层或其它合适的材料。对于图1G中的实施例，栅极材料118的组合物包括多晶硅、氮化物、氧化物、磷、硼、砷、TiN或任意它们的组合。可以通过CVD或衍生法、PVD，镀、溅射或其它合适的工艺沉积栅极材料118。
图1H示出了衬底102的截面图100H，其中，在形成第二组合层116之后，将第三隔离层114用作蚀刻停止层，用第一各向异性蚀刻工艺蚀刻栅极材料118的源极侧以形成第二凹槽120。对于图1H的实施例，含氟蚀刻气体用于第一各向异性蚀刻工艺以在第二凹槽120内产生基本垂直的侧壁。诸如氢氧化钾(KOH)的其他蚀刻剂可用于在<100>方向上选择性蚀刻硅。也可以使用乙二胺邻苯二酚(EDP)，并且如KOH那样不蚀刻二氧化硅。TMAH表明与EDP相比在硅中的<100>和<111>方向之间两倍的选择性。
图1I示出了衬底102的截面图100I，其中，根据一些实施例，通过离子注入技术、随后通过第二热退火(例如，RTP退火、尖峰退火、毫秒退火、激光退火等)由设置在HVNW104内的p型阱(PWELL)区形成器件的主体(body)122。注入磷、硼、砷、铟、氟、BF2或它们的适合组合的离子以形成深度在约2μm至约4μm之间且注入离子浓度在约1e15atoms/cm3至约1e18atoms/cm3之间的主体122。随后，将离子化的N-杂质(例如，磷、硼、砷、铟、氟、BF2等)注入主体122以形成轻掺杂漏极(LDD)124，从而减少主体122和沟道区126之间的掺杂梯度，这降低了主体122和沟道区126之间的界面附近的电场。对于图1I的实施例，利用离子注入或其他合适的注入工艺。注意，主体122和LDD124均在源极侧上的栅极材料118的下方延伸，并通过第三隔离层114与栅极材料118隔离，分离的距离大约是第三隔离层114的厚度。执行快速热退火(RTA)工艺以激活和驱动掺杂杂质。在形成NLDMOS的一些实施例中，可以通过上述杂质或其他V族元素形成n型LDD。在形成PLDMOS的一些实施例中，可以由包含硼或其他III族元素的p型掺杂剂(杂质)形成p型LDD。
如图1J的实施例所示，在形成LDD124之后，将第二隔离层108用作蚀刻停止层，用第二各向异性蚀刻工艺蚀刻栅极材料118的漏极侧以形成第三凹槽128。
图1K示出了衬底102的截面图100K，其中具有第四厚度(t4)的第四隔离层130设置在栅极材料118上方、栅极和漏极之间的第二隔离层108上方以及栅极和源极之间的第三隔离层114上方。可以通过CVD或其他适合的方法设置第四隔离层130，并且包括诸如氧化硅、氮氧化硅、氮化硅、高k介电材料或它们的组合的介电材料。
图1L示出了衬底102的截面图100L，其中间隔件层132通过CVD或其他适合的方法设置在第四隔离层130上方，并且包括氮化物、氧化物、磷、氮氧化物、TiN或它们的合适组合的组合物。
图1M示出了衬底102的截面图100M，其中具有含氟蚀刻气体的第三各向异性蚀刻与诸如化学机械抛光(CMP)的块状层去除技术联合使用以去除间隔件层132在栅极材料118、源极区和漏极区上方的部分，保留由间隔件层132形成的漏极侧间隔件134，该漏极侧壁间隔件134设置在栅极和漏极之间的第四隔离层130上方，并且以约等于第一厚度(t1)、第二厚度(t2)和第四厚度(t4)的总和的距离与漏极区垂直分离。在一些实施例中，垂直分离几乎等于厚阶梯氧化物，并且可以具有约和约之间的厚度。漏极侧间隔件134的垂直分离能扩大从漏极区到栅极材料118的电场容量。剩余的间隔件层132还包括设置在栅极材料118和源极区之间的第四隔离层130上方的源极侧间隔件136，并以约等于第三厚度(t3)和第四厚度(t4)的总和的距离与源极区垂直分离。
图1N示出了衬底102的截面图100N，其中具有含氟蚀刻气体的第四各向异性蚀刻用于在间隔件形成之后去除部分第三组合层，并且将漏极侧间隔件134和源极侧间隔件136用作第四各向异性蚀刻的硬掩模以防止蚀刻栅极材料118。因此，分别在源极区上方的栅极材料118的源极侧上的第三组合层内和漏极区上方的栅极材料118的漏极侧上的第三组合层内形成第四凹槽138与第五凹槽140。
图1O示出了衬底102的截面图100O，其中将离子化N+杂质(例如，磷、硼、砷、铟、氟、BF2等)注入第四凹槽138和第五凹槽140以分别形成源极结142和漏极结144，每个结都包括约0.02μm至约0.2μm之间的结深度和约1e18atoms/cm3至约1e21atoms/cm3之间的注入浓度。结果，漏极结144自对准于漏极侧间隔件134，并且具有最小的器件间距。
图1P示出了衬底102的截面图100P，其中硅化物层146形成在源极结142、漏极结144和栅极材料118的上方以降低接触电阻并减少电迁移。对于图1P的实施例，可以使用不需要光刻图案化工艺而是利用漏极侧间隔件134和源极侧间隔件136代替图案化掩模的自对准硅化物或自对准多晶硅化物工艺。在一些实施例中，硅化物或自对准多晶硅化物形成包括在衬底102上沉积金属(例如，Pt、Pd、Co、Ti)，并通过加热、激光照射或离子束混合促进与Si的反应。硅化物工艺需要同时硅化栅极材料118、源极结142和漏极结144。
一旦成功地形成硅化物层146，通过溅射、CVD或其他合适的方法将接触蚀刻停止层(CESL，未示出)设置在衬底102上方。一些CESL材料包括多晶硅、富硅氧化物和富硅氮氧化物、氧化铝或它们的组合。如图1Q的实施例的截面图100Q所示，通过溅射、CVD或其他合适的方法在CESL上方设置一个或多个层间介电(ILD)层148。
图1R示出了衬底102的截面图100R，其中用湿蚀刻或干蚀刻来蚀刻ILD层148以形成源极接触件150、栅极接触件152和漏极接触件154。CESL将阻挡沟槽，其中通过蚀刻穿硅化物层146来形成上述接触件。然后，用诸如TiN、TaN、W等的导电材料填充沟槽。
可以将自对准间隔件-结几何结构用于使用产生厚的或阶梯隔离层或自对准源极/漏极-间隔件几何结构的专用或共用的制造工艺的厚氧化物或高压器件类型。这些器件的一些实施例包括隔离或非隔离、对称或非对称的DDDMOS。图2A至图2D示出了具有均匀的栅极氧化物厚度和自对准源极/漏极-间隔件几何结构的双扩散漏极金属氧化物半导体场效应晶体管(DDDMOS)200A-200D的一些实施例。图2A示出了对称的n型DDDMOS200A的截面图的一些实施例，其包括设置在p型硅衬底202A上方并通过组合隔离层与p型硅衬底202A隔离的栅极材料204A，其中组合隔离层包括设置在栅极材料204A下方的具有第一厚度(t1)的第一隔离层206A和设置在栅极材料204A和第一隔离层206A上方的具有第二厚度(t2)的第二隔离层208A。源极侧间隔件210A和漏极侧间隔件212A位于栅极材料的两侧并位于组合隔离层(206A和208A)上方。n型DDDMOS200A还包括漏极的第一n型双扩散(NDD)注入区214A，其包括自对准于漏极侧间隔件212A的第一离子化N+注入区216A。n型DDDMOS200A还包括源极，其包括自对准于源极侧间隔件210A的第二离子化N+注入区220A。
对于图2A的实施例，第二离子化N+注入区220A设置在第二NDD注入区218A内，并且自对准于源极侧间隔件210A。相比之下，如图2B的实施例的截面图所示，非对称n型DDDMOS200B包括基本上相同的结构，只是不具有第二n型NDD注入区218A，并且第二离子化N+注入区220A设置在p型硅衬底202A中。在对称n型DDDMOS200A和非对称n型DDDMOS200B的实施例中，通过离子注入砷来形成第一离子化N+注入区域216A和第二离子化N+注入区220A，并且通过离子注入磷或其他适合注入技术来形成第一n型NDD注入区214A和第二n型NDD注入区218A。与图1A至图1R的实施例相同，第一离子化N+注入区216A自对准于漏极侧间隔件212A使得器件间距最小，并且使漏极和栅极材料204A之间的载流子漂移区最小。此外，漏极侧间隔件212A的底部上的厚组合隔离层可扩大从漏极至栅极材料204A的电场容量。可以从第二离子化N+注入区220A自对准于源极侧间隔件210A看到类似的缩放和功率优势。
图2C示出了包含设置在包括磷、砷、锑等高压NWELL(HVNW)203C上的栅极材料204C的隔离对称p型DDDMOS200C的截面图的一些实施例。HVNW设置在p型硅衬底202A内，其被配置为将隔离对称p型DDDMOS200C与p型硅衬底202A的其他区域隔离。栅极材料204C通过组合隔离层与HVNW203C隔离，该组合隔离层包括设置在栅极材料204C下方的具有第一厚度的(t1)的第一隔离层206C以及设置在栅极材料204C和第一隔离层206C上方的具有第二厚度(t2)的第二隔离层208C。源极侧间隔件210C和漏极侧间隔件212C位于栅极材料的两侧和组合隔离层(206C和208C)上方。隔离对称p型DDDMOS200C还包括漏极的第一p型双扩散(PDD)注入区214C，其包括自对准于漏极侧间隔件212C的第一离子化P+注入区216C。在一些实施例中，通过离子注入第一p型物质(例如，磷、硼、砷、铟、氟、BF2等)来形成PDD注入区214C，并且通过第二p型物质(例如，离子化的磷、硼、砷、铟、氟、BF2等)来形成第一离子化P+注入区216C。隔离对称p型DDDMOS200C还包括源极，其包括在单个注入步骤中与第一离子化P+注入区域216C同时形成且具有相同材料的自对准于源极侧间隔件210C的第二离子化P+注入区域220C。
对于图2C的实施例，第二离子化P+注入区220C设置在第二PDD注入区218C内，并且自对准于源极侧隔离件210C。相比之下，如图2D的实施例的截面图所示的隔离非对称型p型DDDMOS200D包括基本相同的结构，只是不具有第二PDD注入区218C，并且第二离子化P+注入区220C设置在HVNW203C内。
图3示出了形成具有包括组合阶梯氧化物的栅极氧化物和自对准漏极-间隔件几何结构的LDMOS的方法300的一些实施例。图4示出了形成具有包括组合阶梯氧化物的栅极氧化物和自对准漏极-间隔件几何结构的UHV器件的方法400的一些实施例。此外，图5示出了形成具有包括组合均匀氧化物的栅极氧化物和自对准源极/漏极-间隔件几何结构的UHV器件的方法500的一些实施例。虽然方法300、400和500示出和描述了一系列动作或事件，但是应当理解，所示这些动作或事件的顺序不应解释为限制意义。例如，一些动作可能以不同的顺序发生或与除本文所示或所述动作或事件之外的其他动作或事件同时发生。此外，并不需要所有示出的动作来实现本说明书的实施例一个或多个方面。而且，可以在一个或多个独立的动作或阶段中进行本文所示的一个或多个动作。
图3示出了根据图1A至图1R的实施例的形成具有包括组合阶梯氧化物的栅极氧化物和自对准漏极-间隔件几何结构的LDMOS的方法300的一些实施例。
在302中，提供p型硅衬底。在一些实施例中，p型硅衬底包括300mm或450mm的Si或SOI圆晶。
在304中，根据图1B的实施例，在p型硅衬底内形成HVNW。
在306中，在p型硅衬底上设置第一隔离层。在一些实施例中，形成第一隔离层包括通过湿式或干式氧化工艺形成二氧化硅(SiO2)层。
在308中，根据图1D的实施例，在第一隔离层上设置第二隔离层以通过CVD或其他适合方法形成第一组合隔离层。
在310中，根据图1E的实施例，在源极区上方执行第一组合隔离层的各向同性蚀刻以形成第一凹槽。
在312中，根据图1F的实施例，通过热氧化将第三隔离层设置在第一凹槽内的p型硅衬底的表面上，并且可以包括SiO2的HTO层。第一隔离层、第二隔离层和第三隔离层共同组成第二组合隔离层。
在314中，根据图1G的实施例，将栅极材料设置在第二组合隔离层上方。
在316中，根据图1H的实施例，将第三隔离层用作蚀刻停止层，对源极区上方的栅极材料执行第一各向异性刻蚀工艺以形成第二凹槽。
在318中，根据图1I的实施例，穿过第二凹槽形成具有设置在HVNW内的p型阱(PWELL)区的主体区，然后将离子化N-杂质沉积到主体中以形成n型轻掺杂漏极LDD区。
在320中，根据图1J的实施例，在将第二隔离层用作蚀刻停止层的同时用第二各向异性刻蚀工艺在漏极区上方蚀刻栅极材料的漏极侧以形成第三凹槽。
在322中，在栅极材料上方、栅极和漏极区之间的第二隔离层上方以及栅极和源极区之间的第三隔离层上方设置第四隔离层。第一隔离层、第二隔离层、第三隔离层和第四隔离层共同组成(第三)组合隔离层。
在324中，在第四隔离层上方设置间隔件材料层。
在326中，根据图1M的实施例，第三各向异性蚀刻与块状层去除技术共同使用以去除间隔件层在栅极材料上方、源极区上方和漏极区上方的部分，保留漏极侧间隔件和源极侧间隔件。
在328中，根据图1N的实施例，执行第四各向异性蚀刻以去除部分第三组合层，从而分别在源极区和漏极区上方的第三组合介电层内形成第四凹槽和第五凹槽。
在330中，穿过第四凹槽和第五凹槽注入p型硅衬底以分别形成源极结和漏极结。结果，根据图1O的实施例，漏极结自对准于漏极侧间隔件。
在332中，在源极结、漏极结和栅极材料上方形成硅化物层。
在334中，在p型硅衬底上方设置CESL和ILD层。
在336中，蚀刻ILD层然后用导电材料填充以形成源极接触件、栅极接触件和漏极接触件。
图4示出了形成具有包括组合阶梯氧化物的栅极氧化物和自对准漏极-间隔件几何结构的UHV器件的方法400的一些实施例。
在402中，提供衬底。
在404中，在衬底上方设置具有第一厚度的第一隔离层。
在406中，在第一隔离层上方设置具有第二厚度的第二隔离层。
在408中，移除衬底的源极和主体区上方的第一隔离层和第二隔离层。
在410中，具有基本上小于第一厚度和第二厚度总和的第三厚度的第三隔离层设置在衬底的源极和主体区上方。
在412中，在第二隔离层和第三隔离层的上方形成栅极。
在414中，在衬底的源极区内形成器件主体。器件主体包括衬底的掺杂区。在一些实施例中，LDD设置在器件主体内。
在416中，在栅极上方、栅极和漏极之间的第二隔离层上方以及栅极和源极之间的第三隔离层上方设置具有第四厚度的第四隔离层，其中第一隔离层、第二隔离层、第三隔离层和第四隔离层组成组合隔离层。
在418中，在栅极和漏极之间的组合隔离层上方设置漏极侧间隔件，并且在栅极和源极之间的组合隔离层上方设置源极侧壁间隔件。
在420中，蚀刻组合隔离层，包括在将漏极侧间隔件用作硬掩模以防止蚀刻栅极的同时各向异性蚀刻栅极的漏极侧上的第一隔离层、第二隔离层和第四隔离层。同时在将源极侧间隔件用作硬掩模以防止蚀刻栅极的同时对栅极的源极侧上的第三隔离层和第四隔离层执行各向异性蚀刻。
在422中，注入源极区和主体区以形成源极，并且注入漏极区以形成漏极，其中漏极自对准于漏极侧间隔件。
在424中，形成包括位于源极、漏极和栅极之间的接触件和用于布线至外部连接的金属化层、以及用于电隔离接触件和金属化层的ILD层的后段制程(BEOL)形状。
图5示出了形成具有包括组合均匀氧化物的栅极氧化物和自对准的源极/漏极-间隔件几何结构的UHV器件的方法500的一些实施例。
在502中，提供衬底。
在504中，在衬底上方设置具有第一厚度的第一隔离层。
在506中，在第一隔离层上方形成栅极。
在508中，在栅极上方、栅极和漏极区之间的第一隔离层上方、以及栅极和源极区之间的第一隔离层上方设置具有第二厚度的第二隔离层，其中第一隔离层和第二隔离层组成组合隔离层。
在510中，在栅极和漏极区之间的组合隔离层上方设置漏极侧间隔件，并且在栅极和源极区之间的组合隔离层上方设置源极侧间隔件。
在512中，蚀刻组合隔离层，包括在将漏极侧间隔件用作硬掩模以防止蚀刻栅极的同时对栅极的漏极侧进行各向异性蚀刻，并且同时在将源极侧间隔件用作硬掩模以防止蚀刻栅极时对栅极的源极侧进行各向异性蚀刻。
在514中，注入源极区以形成源极，并且注入漏极区以形成漏极，其中源极或漏极分别自对准于源极侧间隔件或漏极侧间隔件。
还应当理解，基于阅读或理解说明书和附图，本领域内本领域技术人员可以做出等效变更或修改。本发明包括所有这种修改和变更并且通常并不用于限定于此。此外，仅参照若干实施例中的一个公开了特定特征或方面，但是这种特征或方面可以与所期望的的其他实施例的一个或多个其它特征或方面结合。此外，在某种程度上，本文使用了术语“包括”、“具有”、“有”、“具有”或它们的变形；这种术语旨在包含类似于术语“包含”。同样地，“示例性”仅仅意味着实例，而不是最好的。还应当理解，为了简化和易于理解，本文所示部件、层或元件示出具有与另外一个尺寸相关的特定尺寸或定向，其实际尺寸或定向与本文示出的尺寸基本不同。
因此，本发明涉及一种形成UHV器件的方法，其将组合阶梯氧化物用作栅极氧化物层以实现栅极和漏极侧间隔件与漏极区的充分隔离。阶梯栅极氧化物的厚度不仅提高了器件的击穿电压，而且使得漏极自对准于栅极，从而减小了器件漂移区并改善了器件的导通电阻。组合隔离层包括通过包括热氧化和CVD的一系列沉积和蚀刻步骤形成的两个或两个以上的介电层。然后，可以蚀刻组合隔离层以形成自对准结构，这将间隔件用作硬掩模以相对于一些现有方法而减小器件间距。一个或两个间隔件下方的较厚栅极氧化物可以提高UHV器件的产量和高温工作寿命(HTOL)。
在一些实施例中，本发明涉及一种功率器件，其包括设置在衬底上方并通过组合隔离层与衬底隔离的栅极材料，组合隔离层包括：具有第一厚度的第一隔离层，设置在栅极的漏极侧下方；具有第二厚度的第二隔离层，设置第一隔离层上方；以及具有第三厚度的第三隔离层，设置在栅极的源极侧下方。组合隔离层还包括位于栅极下方以及位于第一隔离层和第二隔离层与第三隔离层的邻接区域之间的阶梯状轮廓，阶梯轮廓的阶梯尺寸约等于第一厚度和第二厚度的总和减去第三厚度。在一些实施例中，形成设置在栅极和漏极之间的第四隔离层上的漏极侧间隔件允许通过后续的蚀刻和注入步骤使得功率器件的漏极自对准于漏极侧间隔件。
在一些实施例中，本发明涉及一种功率器件，其包括设置在衬底上方并通过组合隔离层与衬底隔离的栅极材料，组合隔离层包括：具有第一厚度的第一隔离层，设置在栅极下方；具有第二厚度的第二隔离层，设置在栅极材料和第一隔离层上方。该功率器件还包括位于栅极材料的两侧和组合隔离层上方的源极侧间隔件和漏极侧间隔件。在一些实施例中，该功率器件包括漏极的双扩散注入区，其包括自对准于漏极侧间隔件的第一离子注入区。在一些实施例中，包括第二离子化注入区的源极自对准于源极侧间隔件。
在一些实施例中，本发明涉及一种形成功率器件的方法，包括：在衬底上方设置具有第一厚度的第一隔离层；在第一隔离层上方设置具有第二厚度的第二隔离层；去除位于衬底的源极和主体区上方的第一隔离层和第二隔离层；在衬底的源极和主体区上方设置具有第三厚度的第三隔离层；以及在第二隔离层和第三隔离层上方形成栅极。然后，在栅极上方、栅极和漏极之间的第二隔离层上方以及栅极和源极之间的第三隔离层上方设置具有第四厚度的第四隔离层。在栅极和漏极之间的第四隔离层上设置漏极侧间隔件，并且同时在栅极和源极之间的第四隔离层上设置源极侧间隔件。在一些实施例中，对栅极的漏极侧上的第一隔离层、第二隔离层和第四隔离层执行各向异性蚀刻，同时将漏极侧间隔件用作硬掩模以防止蚀刻栅极，并且注入漏极区形成自对准于漏极侧间隔件的漏极。

Claims (10)

1.一种功率器件，包括设置在衬底上方并通过组合隔离层与所述衬底隔离的栅极材料，所述组合隔离层包括：
具有第一厚度的第一隔离层，设置在栅极的漏极侧下方；
具有第二厚度的第二隔离层，设置在所述第一隔离层上方；
具有第三厚度的第三隔离层，设置在所述栅极的源极侧下方；
其中，所述组合隔离层还包括位于所述栅极下方且位于所述第一隔离层和所述第二隔离层与所述第三隔离层的邻接区域之间的阶梯状轮廓，所述阶梯状轮廓的阶梯尺寸约等于所述第一厚度和所述第二厚度的总和减去所述第三厚度。
2.根据权利要求1所述的功率器件，还包括具有第四厚度的第四隔离层，所述第四隔离层设置在所述栅极上方、所述栅极和漏极之间的所述第二隔离层上方以及所述栅极和源极之间的所述第三隔离层上方。
3.根据权利要求2所述的功率器件，还包括：
漏极侧间隔件，设置在所述栅极和所述漏极之间的所述第四隔离层上方并以约等于所述第一厚度、所述第二厚度和所述第四厚度的总和的距离与所述漏极垂直分离；以及
源极侧间隔件，设置在所述栅极和所述源极之间的所述第四隔离层上方并以约等于所述第三厚度和所述第四厚度的总和的距离与所述源极垂直分离。
4.根据权利要求3所述的功率器件，其中，所述漏极自对准于所述漏极侧间隔件。
5.根据权利要求4所述的功率器件，还包括横向漏极延伸金属氧化物半导体场效应晶体管(LDMOS)功率器件。
6.根据权利要求5所述的功率器件，其中，所述组合隔离层位于N阱的表面上，所述N阱被注入包括p型衬底的衬底内，所述漏极位于所述N阱内，并且所述源极位于p+主体区内。
7.一种功率器件，包括：
栅极材料，设置在衬底上方并通过组合隔离层与所述衬底隔离，所述组合隔离层包括：
具有第一厚度的第一隔离层，设置在栅极下方；和
具有第二厚度的第二隔离层，设置在所述栅极材料和所述第一隔离层上方；
源极侧间隔件和漏极侧间隔件，位于所述栅极材料的两侧且位于所述组合隔离层上方；以及
漏极的双扩散注入区，包括自对准于所述漏极侧间隔件的第一离子化注入区。
8.一种形成功率器的方法，包括：
在衬底上方设置具有第一厚度的第一隔离层；
在所述第一隔离层上方设置具有第二厚度的第二隔离层；
去除位于所述衬底的源极区和主体区上方的所述第一隔离层和所述第二隔离层；
在所述衬底的所述源极区和所述主体区上方设置具有第三厚度的第三隔离层；以及
在所述第二隔离层和所述第三隔离层上方形成栅极。
9.根据权利要求8所述的方法，还包括：
在所述栅极上方、所述栅极和漏极之间的所述第二隔离层上方、以及所述栅极和源极之间的所述第三隔离层上方设置具有第四厚度的第四隔离层；
在所述栅极和所述漏极之间的所述第四隔离层上方设置漏极侧间隔件；以及
在所述栅极和所述源极之间的所述第四隔离层上方设置源极侧间隔件。
10.根据权利要求9所述的方法，还包括：
对所述栅极的漏极侧上的所述第一隔离层、所述第二隔离层和所述第四隔离层执行各向异性蚀刻，其中将所述漏极侧间隔件用作硬掩模以防止蚀刻所述栅极；
同时对所述栅极的源极侧上的所述第三隔离层和所述第四隔离层执行各向异性蚀刻，其中将所述源极侧间隔件用作硬掩模以防止蚀刻所述栅极；以及
注入所述源极区和所述主体区以形成所述源极，并且注入位于所述栅极的漏极侧上的漏极区以形成所述漏极，其中，所述漏极自对准于所述漏极侧间隔件。
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