CN106033727A - 场效应晶体管的制作方法 - Google Patents

场效应晶体管的制作方法 Download PDF

Info

Publication number
CN106033727A
CN106033727A CN201510104516.5A CN201510104516A CN106033727A CN 106033727 A CN106033727 A CN 106033727A CN 201510104516 A CN201510104516 A CN 201510104516A CN 106033727 A CN106033727 A CN 106033727A
Authority
CN
China
Prior art keywords
gate oxide
source
effect transistor
drain
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510104516.5A
Other languages
English (en)
Other versions
CN106033727B (zh
Inventor
金炎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuxi CSMC Semiconductor Co Ltd
Original Assignee
Wuxi CSMC Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi CSMC Semiconductor Co Ltd filed Critical Wuxi CSMC Semiconductor Co Ltd
Priority to CN201510104516.5A priority Critical patent/CN106033727B/zh
Priority to PCT/CN2016/072516 priority patent/WO2016141786A1/zh
Publication of CN106033727A publication Critical patent/CN106033727A/zh
Application granted granted Critical
Publication of CN106033727B publication Critical patent/CN106033727B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66659Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种场效应晶体管的制作方法,栅氧化层分为靠近源端一侧稍薄的第二栅氧化层和靠近漏端一侧稍厚的第一栅氧化层,漏端栅氧较厚的厚度可以降低漏栅之间的电场,提高器件漏端的耐压能力。因此利用此结构,可以省略掉漏栅之间的硅化物阻挡层结构(SAB)以减小器件尺寸。而且可以减少生产流程,降低生产成本。在多晶硅刻蚀之前就进行源端阱区的杂质注入,可以有效避免传统制造工艺中源端阱区的分布相差较大的问题。另外,利用自对准工艺进行源端阱区的大角度的杂质注入,栅端多晶硅结构靠近源端的一侧形成和源端阱区的杂质注入使用同一次光刻(同一光刻胶),器件沟道长度由注入能量及角度决定,实现更长沟道的调节。

Description

场效应晶体管的制作方法
技术领域
本发明涉及半导体器件技术领域,特别涉及一种场效应晶体管的制作方法。
背景技术
在半导体器件的应用中,有一种效应晶体管需要器件的漏端能够承载比较高的电压,例如音响功率放大器件等。在这一类的应用中,只需要漏端承载较高的电压,栅端只要承载一般的低电压,而源端通常是接地。因此,传统效应晶体管通常在栅端和漏端之间设置有硅化物阻挡层结构(SAB,Self-alignedsilicide block layer)形成缓冲区域以降低漏栅之前的电场来提高漏端的耐压,导致这种器件面积过大,额外的硅化物阻挡层工艺也使生产成本也较高。而且,在制造效应晶体管时,传统工艺是在进行多晶硅刻蚀后,再进行杂质注入形成源端阱区时,刻蚀后的多晶硅残留会阻挡杂质的注入,使得杂质注入源端阱区的实际分布与所希望实现的分布相差较大,从而影响器件性能。
另外,在传统工艺中,效应晶体管的沟道长度由形成漏端漂移区(例如N-漂移区)和形成栅端多晶硅结构的两次光刻后形成。由于两次光刻在尺寸及对位上的偏差,容易导致沟道长度上的偏差,以致造成器件性能上的偏差。
发明内容
基于传统效应晶体管制造技术器件面积过大、源端阱区的分布相差较大和沟道长度偏差大的至少一种缺点,有必要提供一种场效应晶体管的制作方法,该场效应晶体管具有技术器件面积过小、源端阱区的分布相差较小和沟道长度偏差小的优点。
一种场效应晶体管的制作方法,包括步骤:
提供衬底结构;
在所述衬底结构上形成栅氧化层;所述栅氧化层包括并列在所述衬底结构上第二栅氧化层和第一栅氧化层,所述第二栅氧化层比第一栅氧化层薄;
在所述栅氧化层上形成多晶硅层;
在所述多晶硅层上形成光刻胶;
对所述光刻胶曝光和显影以暴露部分所述多晶硅层;
保留所述光刻胶,与所述衬底结构表面呈45°~83°的注入角度对暴露所述多晶硅层的暴露区域进行杂质注入以在所述衬底结构上形成源端阱区;
保留所述光刻胶,对所述多晶硅层进行刻蚀形成栅端多晶硅结构靠近源端的一侧;
去除所述光刻胶;
对所述多晶硅层进行刻蚀形成栅端多晶硅结构;
在所述衬底结构上进行掺杂形成源端区域和漏端区域;
其中,所述第二栅氧化层靠近所述源端区域,所述第一栅氧化层靠近所述漏端区域。
在其中一个实施例中,在所述衬底结构上形成栅氧化层之前,还包括步骤:
在所述衬底结构上形成漏端漂移区;
在所述衬底结构上形成浅沟槽隔离结构。
在其中一个实施例中,所述漏端漂移区为N-漂移区,所述源端阱区为P阱。
在其中一个实施例中,所述浅沟槽隔离结构包含硅的氧化物。
在其中一个实施例中,所述漏端漂移区和所述源端阱区相接,相接之处位于所述第二栅氧化层之下。
在其中一个实施例中,所述衬底结构的材料为硅、碳化硅、砷化镓、磷化铟或锗硅。
上述场效应晶体管的制作方法,通过利用双栅氧工艺制作栅氧化层,栅氧化层分为靠近源端一侧稍薄的第二栅氧化层和靠近漏端一侧稍厚的第一栅氧化层,漏端栅氧较厚的厚度可以降低漏栅之间的电场,提高器件漏端的耐压能力。因此利用此结构,可以省略掉漏栅之间的硅化物阻挡层结构(SAB)以减小器件尺寸。而且可以减少生产流程,降低生产成本。在多晶硅刻蚀之前就进行源端阱区的杂质注入,可以有效避免传统制造工艺中源端阱区的分布相差较大的问题。
另外,利用自对准工艺进行源端阱区的大角度的杂质注入(45°~83°的注入角度),栅端多晶硅结构靠近源端的一侧形成和源端阱区的杂质注入使用同一次光刻(同一光刻胶),器件沟道长度由注入能量及角度决定,实现更长沟道的调节;采用不同厚度的光刻胶可以实现宽范围的注入深度;并且整个模块工艺比较干净。和传统非自对准注入工艺相比,更容易实现精确控制。
附图说明
图1是一种传统场效应晶体管的结构示意图;
图2是形成源端阱区的结构示意图;
图3是形成栅端多晶硅结构靠近源端的一侧后的器件结构示意图;
图4是涂抹上光刻胶形成栅端多晶硅结构的结构示意图;
图5是去除光刻胶后形成栅端多晶硅结构的结构示意图;
图6是场效应晶体管的器件结构示意图。
具体实施方式
为了便于理解本发明,下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是,本发明可以以许多不同的形式来实现,并不限于本文所描述的实施例。相反地,提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义,本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的,不是旨在限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本文所引用的半导体领域词汇为本领域技术人员常用的技术词汇,例如对于P型和N型杂质,为区分掺杂浓度,简易的将P+型代表重掺杂浓度的P型,P-型代表轻掺杂浓度的P型,N+型代表重掺杂浓度的N型,N-型代表轻掺杂浓度的N型。
下面结合附图,对本发明的具体实施方式进行详细描述。
图1是场效应晶体管的制作方法的流程图。
一种场效应晶体管的制作方法,包括步骤:
步骤S110:提供衬底结构100。衬底结构100的材料为硅、碳化硅、砷化镓、磷化铟或锗硅。衬底结构100可为硅或含硅的P型衬底,例如包括硅晶圆的单层硅衬底,或者包括其他多层结构和硅层的衬底。
然后在衬底结构100上形成漏端漂移区122和浅沟槽隔离结构600。漏端漂移区122为N-漂移区。浅沟槽隔离结构(STI,shallow trench isolation)600即场氧化层,可以包含硅的氧化物,例如可以是二氧化硅。浅沟槽隔离结构600主要用于分隔源极结构和漏极结构。浅沟槽隔离结构为现今0.18um以下的主流隔离工艺。
漏端漂移区122和浅沟槽隔离结构600形成完成后,接着以下步骤。
步骤S120:在衬底结构100上形成栅氧化层。栅氧化层为二氧化硅层。栅氧化层包括并列在衬底结构100上第二栅氧化层220和第一栅氧化层210,第二栅氧化层220比第一栅氧化层210薄。其中,第二栅氧化层220靠近源端区域110,第一栅氧化层210靠近漏端区域120。第二栅氧化层220的厚度在60埃~600埃之间,第一栅氧化层210的厚度在500埃~1200埃之间。第二栅氧化层220和第一栅氧化层210各自的厚度及分界位置由栅漏工作电压决定。
在形成栅氧化层时,可以首先在衬底结构100上淀积一层稍厚的氧化层(第一栅氧化层210),然后再刻蚀去稍厚的氧化层的一部分,再在刻蚀了氧化层的衬底结构100上淀积一层稍薄的氧化层(第二栅氧化层220)。
通过利用双栅氧工艺制作栅氧化层,栅氧化层分为靠近源端一侧稍薄的第二栅氧化层220和靠近漏端一侧稍厚的第一栅氧化层210,漏端栅氧较厚的厚度可以降低漏栅之间的电场,提高器件漏端的耐压能力。因此利用此结构,可以省略掉漏栅之间的硅化物阻挡层结构(SAB)以减小器件尺寸。而且可以减少生产流程,降低生产成本。在多晶硅刻蚀之前就进行源端阱区的杂质注入,可以有效避免传统制造工艺中源端阱区的分布相差较大的问题。
栅氧化层形成后接着以下步骤。
步骤S130:在栅氧化层上形成多晶硅层300。采用淀积工艺在栅氧化层形成一层多晶硅层300。由于栅氧化层包括厚薄不一的第二栅氧化层220和第一栅氧化层210,因而可能会造成多晶硅层300的上表面也并不平整,因而可以通过平坦化工艺使其平整。当然,也可以不通过平坦化工艺。
步骤S140:在多晶硅层300上形成光刻胶400。在多晶硅层300上涂覆一层光刻胶400。光刻胶400为对源端阱区112(P阱)进行杂质注入所用到的光刻胶。
步骤S150:对光刻胶400曝光和显影以暴露部分多晶硅层300。此步骤主要对需要形成源极结构区域进行曝光和显影。
显影后,接着步骤S160。
步骤S160:保留光刻胶400,与衬底结构100表面呈45°~83°的注入角度对暴露多晶硅层300的暴露区域进行杂质注入以在衬底结构100上形成源端阱区112。当然,对于杂质注入,既可以是呈45°~83°的注入角度,也可以伴随着正常的垂直注入。
图2是形成源端阱区的结构示意图。
步骤S170:保留光刻胶400,对多晶硅层300进行刻蚀形成栅端多晶硅结构310靠近源端的一侧311。栅端多晶硅结构靠近源端的一侧形成和源端阱区的杂质注入使用同一次光刻(同一光刻胶),器件沟道L长度由注入能量及角度决定,实现更长沟道L的调节;采用不同厚度的光刻胶可以实现宽范围的注入深度;并且整个模块工艺比较干净。和传统非自对准注入工艺相比,更容易实现精确控制。
图3是形成栅端多晶硅结构靠近源端的一侧后的器件结构示意图。
步骤S180:去除光刻胶400。刻蚀完栅端多晶硅结构310靠近源端的一侧311后,就可以将光刻胶400去除。
步骤S190:对(剩余的)多晶硅层300进行刻蚀形成栅端多晶硅结构310。此步骤的光刻采用另一光刻胶500,即用于刻蚀多晶硅栅极(栅端多晶硅结构310)的光刻胶500。
图4是涂抹上光刻胶形成栅端多晶硅结构的结构示意图,图5是去除光刻胶后形成栅端多晶硅结构的结构示意图。
步骤S200:在衬底结构100上进行掺杂形成源端区域110和漏端区域120。例如通过进行源漏注入工艺,形成重掺杂的漏极区(N+和P+)和源极区(N+)。漏端漂移区122和源端阱区112相接,相接之处位于第二栅氧化层220之下。也即漏端漂移区120占据位于第一栅氧化层210下的衬底结构100表层,并延伸至位于第二栅氧化层220之下的衬底结构100表层。当然,在其他实施例中,漏端漂移区120与源端阱区112不一定需要相接,也可以留一些空间,以提高击穿电压。
图6是场效应晶体管的器件结构示意图,由图可以看出,利用上述场效应晶体管的制作方法形成的此结构省略掉漏栅之间的硅化物阻挡层结构(SAB),因此可以减小器件尺寸,而且可以减少生产流程,降低生产成本。
上述场效应晶体管的制作方法,通过利用双栅氧工艺制作栅氧化层,栅氧化层分为靠近源端一侧稍薄的第二栅氧化层和靠近漏端一侧稍厚的第一栅氧化层,漏端栅氧较厚的厚度可以降低漏栅之间的电场,提高器件漏端的耐压能力。因此利用此结构,可以省略掉漏栅之间的硅化物阻挡层结构(SAB)以减小器件尺寸。而且可以减少生产流程,降低生产成本。在多晶硅刻蚀之前就进行源端阱区的杂质注入,可以有效避免传统制造工艺中源端阱区的分布相差较大的问题。
另外,利用自对准工艺进行源端阱区的大角度的杂质注入(45°~83°的注入角度),栅端多晶硅结构靠近源端的一侧形成和源端阱区的杂质注入使用同一次光刻(同一光刻胶),器件沟道长度由注入能量及角度决定,实现更长沟道的调节;采用不同厚度的光刻胶可以实现宽范围的注入深度;并且整个模块工艺比较干净。和传统非自对准注入工艺相比,更容易实现精确控制。
可以理解,上述场效应晶体管的制作方法,仅描述一些主要步骤,并不代表制造场效应晶体管的所有步骤。图2~图6中的图示也是对场效应晶体管的一些主要结构的简单示例,并不代表场效应晶体管的全部结构。上述场效应晶体管为N型场效应晶体管,在其他实施例中还可以是P型场效应晶体管。
以上所述实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对本发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。

Claims (6)

1.一种场效应晶体管的制作方法,其特征在于,包括步骤:
提供衬底结构;
在所述衬底结构上形成栅氧化层;所述栅氧化层包括并列在所述衬底结构上第二栅氧化层和第一栅氧化层,所述第二栅氧化层比第一栅氧化层薄;
在所述栅氧化层上形成多晶硅层;
在所述多晶硅层上形成光刻胶;
对所述光刻胶曝光和显影以暴露部分所述多晶硅层;
保留所述光刻胶,与所述衬底结构表面呈45°~83°的注入角度对暴露所述多晶硅层的暴露区域进行杂质注入以在所述衬底结构上形成源端阱区;
保留所述光刻胶,对所述多晶硅层进行刻蚀形成栅端多晶硅结构靠近源端的一侧;
去除所述光刻胶;
对所述多晶硅层进行刻蚀形成栅端多晶硅结构;
在所述衬底结构上进行掺杂形成源端区域和漏端区域;
其中,所述第二栅氧化层靠近所述源端区域,所述第一栅氧化层靠近所述漏端区域。
2.根据权利要求1所述的场效应晶体管的制作方法,其特征在于,在所述衬底结构上形成栅氧化层之前,还包括步骤:
在所述衬底结构上形成漏端漂移区;
在所述衬底结构上形成浅沟槽隔离结构。
3.根据权利要求2所述的场效应晶体管的制作方法,其特征在于,所述漏端漂移区为N-漂移区,所述源端阱区为P阱。
4.根据权利要求2所述的场效应晶体管的制作方法,其特征在于,所述浅沟槽隔离结构包含硅的氧化物。
5.根据权利要求2所述的场效应晶体管的制作方法,其特征在于,所述漏端漂移区和所述源端阱区相接,相接之处位于所述第二栅氧化层之下。
6.根据权利要求1~5任一项所述的场效应晶体管的制作方法,其特征在于,所述衬底结构的材料为硅、碳化硅、砷化镓、磷化铟或锗硅。
CN201510104516.5A 2015-03-10 2015-03-10 场效应晶体管的制作方法 Active CN106033727B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201510104516.5A CN106033727B (zh) 2015-03-10 2015-03-10 场效应晶体管的制作方法
PCT/CN2016/072516 WO2016141786A1 (zh) 2015-03-10 2016-01-28 场效应晶体管的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510104516.5A CN106033727B (zh) 2015-03-10 2015-03-10 场效应晶体管的制作方法

Publications (2)

Publication Number Publication Date
CN106033727A true CN106033727A (zh) 2016-10-19
CN106033727B CN106033727B (zh) 2019-06-21

Family

ID=56879917

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510104516.5A Active CN106033727B (zh) 2015-03-10 2015-03-10 场效应晶体管的制作方法

Country Status (2)

Country Link
CN (1) CN106033727B (zh)
WO (1) WO2016141786A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108511515A (zh) * 2018-04-03 2018-09-07 广州安海半导体股份有限公司 一种调节场效应晶体管沟道长度的新方法及其制造工艺
CN112062085A (zh) * 2020-09-10 2020-12-11 浙江集迈科微电子有限公司 一种硅基光刻胶介质横向传输线结构的制作工艺

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114420745B (zh) * 2022-03-30 2022-06-28 深圳芯能半导体技术有限公司 一种碳化硅mosfet及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101431103A (zh) * 2007-11-07 2009-05-13 冲电气工业株式会社 半导体元件及其制造方法
CN101573799A (zh) * 2007-01-04 2009-11-04 飞兆半导体公司 集成互补低电压射频横向双扩散金属氧化物半导体
US20100301411A1 (en) * 2009-05-29 2010-12-02 Sanyo Electric Co., Ltd. Semiconductor device
CN102184871A (zh) * 2011-05-31 2011-09-14 上海先进半导体制造股份有限公司 基于标准cmos工艺的高压横向双扩散nmos的制作方法
CN104051498A (zh) * 2013-03-14 2014-09-17 台湾积体电路制造股份有限公司 具有阶梯氧化物的金属氧化物半导体场效应晶体管

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003092401A (ja) * 2001-09-17 2003-03-28 Sanyo Electric Co Ltd 半導体装置の製造方法
US6847081B2 (en) * 2001-12-10 2005-01-25 Koninklijke Philips Electronics N.V. Dual gate oxide high-voltage semiconductor device
CN102130165B (zh) * 2010-01-18 2013-03-13 上海华虹Nec电子有限公司 Ldmos器件的源区及其制造方法
US9082646B2 (en) * 2012-07-18 2015-07-14 Broadcom Corporation Low threshold voltage metal oxide semiconductor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101573799A (zh) * 2007-01-04 2009-11-04 飞兆半导体公司 集成互补低电压射频横向双扩散金属氧化物半导体
CN101431103A (zh) * 2007-11-07 2009-05-13 冲电气工业株式会社 半导体元件及其制造方法
US20100301411A1 (en) * 2009-05-29 2010-12-02 Sanyo Electric Co., Ltd. Semiconductor device
CN102184871A (zh) * 2011-05-31 2011-09-14 上海先进半导体制造股份有限公司 基于标准cmos工艺的高压横向双扩散nmos的制作方法
CN104051498A (zh) * 2013-03-14 2014-09-17 台湾积体电路制造股份有限公司 具有阶梯氧化物的金属氧化物半导体场效应晶体管

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108511515A (zh) * 2018-04-03 2018-09-07 广州安海半导体股份有限公司 一种调节场效应晶体管沟道长度的新方法及其制造工艺
CN112062085A (zh) * 2020-09-10 2020-12-11 浙江集迈科微电子有限公司 一种硅基光刻胶介质横向传输线结构的制作工艺
CN112062085B (zh) * 2020-09-10 2024-02-23 浙江集迈科微电子有限公司 一种硅基光刻胶介质横向传输线结构的制作工艺

Also Published As

Publication number Publication date
WO2016141786A1 (zh) 2016-09-15
CN106033727B (zh) 2019-06-21

Similar Documents

Publication Publication Date Title
US20060131648A1 (en) Ultra thin film SOI MOSFET having recessed source/drain structure and method of fabricating the same
US11075284B2 (en) Semiconductor structure and forming method thereof
US8502326B2 (en) Gate dielectric formation for high-voltage MOS devices
CN101393894B (zh) 半导体器件及其制造方法
US10224248B2 (en) Semiconductor structure and fabricating method thereof
US9159785B2 (en) Semiconductor device having buried layer and method for forming the same
CN105448916A (zh) 晶体管及其形成方法
CN103839822B (zh) 鳍式场效应晶体管及其形成方法
CN107492497A (zh) 晶体管的形成方法
CN106033727A (zh) 场效应晶体管的制作方法
CN106033744A (zh) 半导体器件的制备方法
US9312378B2 (en) Transistor device
CN1855391A (zh) 用于减小多晶硅高度的SOI底部预掺杂合并e-SiGe
CN104183500A (zh) 在FinFET器件上形成离子注入侧墙保护层的方法
US10636896B2 (en) Semiconductor structure and method for manufacturing the same
CN110176402A (zh) 一种fdsoi pmos浅掺杂离子注入方法
CN112071909A (zh) 三维金属-氧化物场效应晶体管及制备方法
KR20100089023A (ko) 플라즈마 탈수소화를 이용한 반도체 장치의 제조 방법 및 이에 의해 형성된 장치
CN109285778A (zh) 半导体器件及其形成方法
US20160190318A1 (en) Semiconductor device and manufacturing method thereof
CN107305868A (zh) 一种半导体器件的制造方法
CN101989550B (zh) Nmos晶体管的制造方法
CN106548943A (zh) 晶体管及其形成方法
CN117153866B (zh) 一种半导体器件及其制作方法
CN102044435B (zh) 具有共源结构的mos晶体管及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8

Applicant after: Wuxi Huarun Shanghua Technology Co., Ltd.

Address before: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8

Applicant before: Wuxi CSMC Semiconductor Co., Ltd.

GR01 Patent grant
GR01 Patent grant