CN101573799A - 集成互补低电压射频横向双扩散金属氧化物半导体 - Google Patents
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Abstract
互补RF LDMOS晶体管具有在分裂栅极氧化物上的栅电极。具有第二导电类型的源极间隔物从具有第一导电类型的源极分接点横向延伸到大约最薄栅极氧化物上方的所述栅电极的边缘。具有第一导电类型的主体从大约所述源极分接点的底部中心延伸到衬底表面，且位于所述分裂栅极氧化物的大部分薄截面下方。所述源极间隔物大约为栅极侧壁氧化物的长度且与栅电极自对准。所述主体也与栅电极自对准。漏极由至少一个缓冲区围绕，所述至少一个缓冲区自对准于最厚栅极氧化物上方的所述栅电极的另一边缘且延伸到所述漏极下方且在所述最厚栅极氧化物下方横向延伸。所述源极分接点与漏极两者与所述栅极侧壁氧化物自对准，且因此与所述栅电极横向间隔开。
Description
技术领域
本发明涉及功率MOSFET，且更特定来说，涉及低功率横向互补功率MOSFET。
背景技术
例如手机和无线LAN等个人通信产品的广泛使用已产生对可提供这些装置专有的某些操作特性的半导体装置的需求。这些操作特性中的一者涉及半导体装置中耗散的功率。减少功率耗散的常规方法是使用三伏或三伏以下的电源电压。然而，例如RF传输器等电子元件的某些部分需要可处置在电子电路的其余部分中并不存在的较高电压和电流的功率装置。此需要由于对越来越小的产品的需求而加剧，因此提供将互补功率装置与电子元件的其它部分组合在同一衬底上的较强动力。横向双扩散MOSFET(LDMOS)晶体管实际上是满足这些需要的仅有的硅装置。
现有技术中已知的LDMOS晶体管通常使用漂移区来提供这些装置需要的相对高的击穿电压。然而此些漂移区增加了装置电阻且占据半导体芯片上的空间，因此需要的芯片面积显著大于常规MOSFET所需的芯片面积。
另外，这些现有技术LDMOS晶体管中的大多数具有相对低的DC跨导(在许多个人通信产品中所使用的频率范围中也显著降低)，在装置中由于电容、结泄漏和衬底损失而具有功率损失，且可具有由热载流子效应产生的可靠性问题。
因此，可了解，高度需要一种LDMOS晶体管，其可在一些或所有这些领域中提供对当前已知的LDMOS晶体管的改进。
发明内容
本发明在其一种形式中包括一种横向双扩散金属氧化物半导体(LDMOS)晶体管，其包括：栅极氧化物，其在栅电极下方具有多个厚度；具有第二导电类型的横向间隔物，其位于所述栅电极的第一边缘与具有第一导电类型的源极分接点区之间，所述第二导电类型与所述第一导电类型相反；以及具有所述第二导电类型的漏极区，其具有至少一个缓冲区，所述缓冲区至少部分围绕所述漏极区且在所述栅电极的第二边缘下方延伸。
在另一形式中，本发明包含一种制作LDMOS晶体管的方法。所述方法包括以下步骤：在衬底上生长外延层；在形成于所述外延层上的分裂栅极氧化物上形成栅电极；将栅电极的第一侧用作掩模而形成具有第一导电类型的主体；将栅电极的第一边缘用作掩模而形成具有所述第二导电类型的浅源极间隔物区，所述第二导电类型与所述第一导电类型相反；将栅电极的第二边缘用作掩模而形成具有所述第二导电类型的至少一个缓冲层；分别在所述栅电极的所述第一边缘和第二边缘上形成第一和第二侧壁氧化物；以及将第一侧壁氧化物用作掩模而形成具有所述第一导电类型的源极分接点层，使得所述源极分接点层和所述主体在与所述栅电极的所述第一边缘间隔开的区中重叠，所述源极间隔物区从所述源极分接点层延伸到所述栅电极的至少所述第一边缘。
附图说明
通过结合附图参考以下对本发明各种实施例的描述，将明白且更好地理解本发明的特征和优点以及获得所述特征和优点的方法，其中：
图1A是根据本发明一实施例的n沟道集成低电压RF-LDMOS晶体管的图解视图；
图1B是图1A所示的集成低电压RF-LDMOS晶体管的互补p沟道型式的图解视图；
图2A是在图1A所示的晶体管的制造中的早期阶段的图解视图；
图2B是在图1B所示的晶体管的制造中的早期阶段的图解视图；
图3A是在图1A所示的晶体管的制造中的中间阶段的图解视图；
图3B是在图1B所示的晶体管的制造中的中间阶段的图解视图；
图4A是在图1A所示的晶体管的制造中的稍后中间阶段的图解视图；
图4B是在图1B所示的晶体管的制造中的稍后中间阶段的图解视图；
图5A是根据本发明另一实施例的n沟道集成低电压RF-LDMOS晶体管的图解视图；
图5B是图5A所示的集成低电压RF-LDMOS晶体管的互补p沟道型式的图解视图；
图6A是根据本发明又一实施例的n沟道集成低电压RF-LDMOS晶体管的图解视图；
图6B是图6A所示的集成低电压RF-LDMOS晶体管的互补p沟道型式的图解视图；
图7A是根据本发明又一实施例的n沟道集成低电压RF-LDMOS晶体管的图解视图；
图7B是图7A所示的集成低电压RF-LDMOS晶体管的互补p沟道型式的图解视图；
图8A是具有0.35微米栅极长度的图1A所示晶体管的漏极特性对漏极电压模拟的曲线图；
图8B是具有0.50微米栅极长度的图1A所示晶体管的漏极特性对漏极电压模拟的曲线图；
图8C是现有技术晶体管的漏极特性对漏极电压模拟的曲线图；
图9A是具有0.35微米栅极长度的图1A所示晶体管的频率转变对栅极电压模拟的曲线图；
图9B是具有0.50微米栅极长度的图1A所示晶体管的频率转变对栅极电压模拟的曲线图；
图9C是现有技术晶体管的频率转变对栅极电压模拟的曲线图；
图10A是具有0.35微米栅极长度的图1A所示晶体管的跨导对栅极电压模拟的曲线图；
图10B是具有0.50微米栅极长度的图1A所示晶体管的跨导对栅极电压模拟的曲线图；以及
图10C是现有技术晶体管的跨导对栅极电压模拟的曲线图。
将了解，为了清楚的目的且在被认为适当的任何地方，图中已重复参考标号以指示对应特征。而且，图中各个物体的相对大小在某些情况下已经变动以更清楚地展示本发明。本文陈述的实例说明本发明的若干实施例，但不应解释为以任何方式限制本发明的范围。
具体实施方式
现在参看图式，图1A是根据本发明一实施例的n沟道集成互补低电压RF-LDMOS晶体管10的图解视图。晶体管10具有源极连接12、栅极连接14以及漏极连接16。栅极连接14电连接到形成于栅极多晶硅20中的栅极硅化物18。栅极多晶硅20具有位于分裂栅极氧化物22上的阶梯状底部层，所述分裂栅极氧化物22具有拥有长度26的薄截面24和拥有长度30的厚截面28。展示侧壁氧化物32位于栅极硅化物18、栅极多晶硅20以及分裂栅极氧化物22的薄截面24的左侧。类似地，展示侧壁氧化物34位于栅极多晶硅20以及分裂栅极氧化物22的厚截面28的右侧。
源极连接12电连接到源极硅化物36，在源极硅化物36下方的是源极P+分接点38。浅且短的N+源极间隔物40从源极硅化物36的右边缘和P+分接点38的右上方横向延伸到略微在栅极多晶硅20的左侧下方。在本发明的一个实施例中，N+源极间隔物40的长度大约为.08微米，且可在0.04与0.3微米之间。P主体42从大约P+分接点38的底部中心延伸到衬底表面44，且位于分裂栅极氧化物22的大部分薄截面24下方。P阱46从任选的P埋入层48的顶部且从P+分接点38的大约底部中间的向下突出部延伸到P主体42的底部的大约在栅极多晶硅20的左边缘下方的点处。
漏极连接16电连接到漏极硅化物50。N+漏极52位于漏极硅化物50的下方且延伸到漏极硅化物50的左边。N+漏极的左端与栅极多晶硅20横向间隔开。N-缓冲层54位于N+漏极52下方且横向延伸到分裂栅极氧化物22的厚截面28的大约中部。N缓冲层56位于N缓冲层54下方且延伸到分裂栅极氧化物22的全部厚截面28下方，靠近分裂栅极氧化物22的薄截面24到厚截面28的过渡处。
源极硅化物36和漏极硅化物50以及上文所描述的掺杂区全部位于外延层58中，外延层58又在P+衬底60上。
RF-LDMOS晶体管10具有功率LDMOS晶体管的最小装置几何形状，且是通过利用自对准架构设计制成以用于高速要求。下文将参看图2A到4B更详细地解释自对准架构。晶体管10具有零漂移长度，其有助于使装置几何形状最小化。
除了微型化以外，晶体管10具有由装置的几何形状产生的若干特性，其提供重要的操作参数。下方具有P主体42的浅N+源极间隔物40以及P+分接点提供了较大的安全操作区域(SOA)、小的输入电容以及极少的结泄漏(在电池供电型手持应用中较为重要)。P主体42、P-阱46、P-埋入层48以及P+衬底60的组合提供了减少的衬底自加热，其使衬底损失最小化。分裂栅极氧化物22提供了减少的米勒(Miller)反馈电容，因为栅极-漏极重叠位于分裂栅极氧化物22的厚截面28处，借此降低了Crss。分裂栅极氧化物还提供了大的跨导和较低的Vt，因为有效沟道位于薄氧化物截面24处，其具有比栅极多晶硅20的宽度短的有效沟道长度。漏极侧的厚栅极氧化物截面28降低了E-场，借此增加了晶体管10的击穿电压。N缓冲层54和N-缓冲层56阶梯漏极缓冲区连同P-外延提供了较大的耗尽宽度，其降低了漏极到源极的电容Cds。阶梯漏极缓冲区减少了Ron、gm和IDsat，因为与厚栅极氧化物截面28具有显著重叠的N-缓冲层56允许沟道电子从栅极氧化物22向深处散布，从而导致栅极氧化物22中的较少填充的陷阱。因此Ron、gm和IDsat的降级的减少增加了晶体管10的可靠性。最终，与在侧壁间隔物34下方延伸的相对高度掺杂的N缓冲层54组合的零漂移长度提供了低Ron和低导电损失。
图1B是图1A所示的集成低电压RF-LDMOS晶体管的互补p沟道型式70的图解视图。晶体管70具有源极连接72、栅极连接74以及漏极连接76。栅极连接74电连接到形成于栅极多晶硅80中的栅极硅化物78。栅极多晶硅80具有位于分裂栅极氧化物82上的阶梯状底部层，所述分裂栅极氧化物82带有薄截面84和厚截面88。展示侧壁氧化物92位于栅极硅化物78、栅极多晶硅80以及分裂栅极氧化物82的薄截面84的左侧。类似地，展示侧壁氧化物94位于栅极多晶硅80以及分裂栅极氧化物82的厚截面88的右侧。
源极连接72电连接到源极硅化物96，在源极硅化物96下方的是源极N+分接点98，浅且短的P+源极间隔物100从源极硅化物96的右边缘和N+分接点98的右上方横向延伸到略微在栅极多晶硅80的左侧下方。N主体102从大约N+分接点88的底部中心延伸到衬底表面104，且位于分裂栅极氧化物82的大部分薄截面84下方。N-阱106从任选的N-埋入层108的顶部且从N+分接点98的大约底部中间的向下突出部延伸到N主体102的底部的大约在栅极多晶硅80的左边缘下方的点处。
漏极连接76电连接到漏极硅化物110。P+漏极112位于漏极硅化物110的下方且延伸到漏极硅化物110的左边。P+漏极的左端与栅极多晶硅80横向间隔开。P缓冲层114位于P+漏极112下方且横向延伸到分裂栅极氧化物82的厚截面88的大约中部。P-缓冲层116位于P缓冲层114下方且横向延伸到分裂栅极氧化物82的全部厚截面88下方，靠近分裂栅极氧化物82的薄截面84到厚截面88的过渡处。
源极硅化物96和漏极硅化物110以及上文所描述的掺杂区全部位于高电压N-阱118中，而高电压N-阱118又部分地在N-埋入层108顶上，N-埋入层108又在P-外延120顶上，P-外延层120在P+衬底122顶上。
上文针对N沟道晶体管10所描述的特性也适用于P沟道晶体管70。
图2A和2B分别是晶体管10和70制造中的早期阶段的图解视图。在图2A中，在P+衬底60上形成起始的P-外延130。在P-外延130中形成P-埋入层132。类似地，在图2B中，在P+衬底122上形成起始的P-外延120，且在P-外延120中形成埋入层134。
图3A和3B分别是晶体管10和70的制造中的中间阶段的图解视图。在图3A中，在图2A的P-埋入层132和P-外延130上生长额外的线内P外延以形成图1A所示的P-外延58。在现场氧化和遮蔽之后，植入P-阱46。在后续的扩散操作中，图2A的P-埋入层132向上扩散而形成P-埋入层48，且P-阱46向下且横向扩散。在P-外延58的顶部上形成分裂栅极氧化物22，且跨越厚栅极氧化物28和薄栅极氧化物24的结放置栅极多晶硅20。在图3B中，类似于图3A，在额外的线内P-外延118中植入且扩散高电压N-阱118。以与图3A所示的P-阱46相同的方式形成N-阱106。在后续的扩散操作中，N埋入层134向上扩散而形成N-埋入层108，且同时N-阱106向下且横向扩散。以与图3A所示的n沟道晶体管中相同的方式形成分裂栅极氧化物82和栅极多晶硅80。
图4A和4B分别是晶体管10和70的制造中的稍后中间阶段的图解视图。在图4A中，使用相同的掩模植入P主体42和N+源极间隔物40，且使其自对准于栅极多晶硅20的左侧。类似地，使用相同的掩模植入由N-缓冲层56和N缓冲层52组成的阶梯漏极缓冲区，且使其自对准于栅极多晶硅20的右侧。以互补掺杂剂类型对图4B所示的p沟道晶体管执行相同操作。在形成主体42、102和源极间隔物40、100之后，使用标准的氧化物间隔物工艺制成侧壁氧化物32、34、92和94。
图1A所示的晶体管10是通过以下步骤完成的：植入P+主体分接点38，其自对准于左侧壁氧化物；将左侧壁氧化物32用作掩模而形成源极硅化物36；植入N+漏极52，其自对准于右侧壁氧化物；以及将右侧壁氧化物34用作掩模而形成漏极硅化物50。使用互补掺杂剂类型以相同方式完成图1B所示的晶体管70。
图5A和5B分别是根据本发明另一实施例的集成低电压RF-LDMOS晶体管130和132的图解视图。晶体管130是使用放大的N缓冲层135代替了N缓冲层54以及使用P-缓冲层136代替了N-缓冲层56的晶体管10，且晶体管132是使用放大的P缓冲层137代替了P缓冲层114以及使用N-缓冲层138代替了P-缓冲层116的晶体管70。在本发明的此实施例130中，N缓冲区132横向延伸到分裂栅极氧化物22的厚截面28下方，靠近分裂栅极氧化物22的薄截面24到厚截面28的过渡处，且P-缓冲区134在全部厚截面28和部分薄截面24下方在横向和深度上延伸以与P主体42重叠。使用互补掺杂剂类型以相同方式形成图5B所示的晶体管132。从晶体管130中的N-缓冲区到P-缓冲区或从晶体管132中的P-缓冲区到N-缓冲区的改变将增加装置漏极到源极的穿通电压，其对于非常短沟道装置可成为问题。
图6A和6B分别是根据本发明又一实施例的集成低电压RF-LDMOS晶体管140和142的图解视图。晶体管140是不具有N缓冲层54的晶体管10，且晶体管142是不具有P缓冲层114的晶体管70。这些层54、114的移除允许图6A和6B所示的晶体管与图1A和1B所示的晶体管相比具有较高的额定电压。
图7A和7B分别是根据本发明又一实施例的集成低电压RF-LDMOS晶体管150和152的图解视图，其中晶体管150和152由用于隔离架构的N隔离环围绕。在图7A中，N环154具有隔离连接156。N环154通过N桥158连接到在晶体管150的宽度上延伸的N-埋入层160。同样在晶体管50的宽度上延伸的P-埋入层162位于N-埋入层160的顶部上。在图7B中，N环164具有隔离连接166。N环164通过N桥168连接到在晶体管152的宽度上延伸的N-埋入层170。P-埋入层172建立在N-埋入层170上且连接到P-阱46，如由从N-埋入层172到源极连接72的连接174示意性地指示，源极连接72又提供穿过源极硅化物96和源极N+分接点98到N-阱106的连接。
图8A到10C展示晶体管10和现有技术功率NMOS晶体管的2-D模拟Si级操作特性。图8A、9A和10A是具有.20μm的薄栅极宽度26的晶体管10的模拟。图8B、9B和10B是具有.35μm的薄栅极宽度26的晶体管10的模拟。产生A和B曲线图的模拟是针对大约.15μm的相同的厚栅极宽度30。图8C、9C和10C是现有技术功率NMOS晶体管的模拟。
图8A、8B和8C展示使用2-D模型对相应晶体管计算的漏极特性。如可看到，具有.35μm栅极多晶硅长度的晶体管10具有比.50μm栅极多晶硅长度晶体管10高的漏极电流密度，.50μm栅极多晶硅长度晶体管10又具有比现有技术横向晶体管高的漏极电流密度。
图9A、9B和9C展示对相应晶体管计算的频率转变(Ft)。图9A中的峰值Ft为67GHz，而图9B中的峰值Ft为36GHz，且图9C中的峰值Ft为23GHz。
图10A、10B和10C是对相应的晶体管计算的跨导Gm。图10A中的峰值Gm是3×10-4西门子，而图10B中的峰值Gm是2.5×10-4西门子，且图10C中的峰值Gm是1.3×10-4西门子。
尽管已参看特定实施例描述了本发明，但所属领域的技术人员将理解，在不脱离本发明的范围的情况下可做出各种改变且等效物可代替其元件。另外，在不脱离本发明的范围的情况下可做出许多修改以使特定情形或材料适于本发明的教示。
因此，期望本发明不限于作为实施本发明所预期的最佳模式而揭示的特定实施例，而是，本发明将包含属于所附权利要求书的范围和精神内的所有实施例。
Claims (39)
1.一种横向双扩散金属氧化物半导体(LDMOS)晶体管，其包括：
a)栅极氧化物，其在栅电极下方具有多个厚度；
b)具有第一导电类型的源极分接点区；
c)具有第二导电类型的横向源极间隔物，其大体上位于所述栅电极的第一边缘与所述源极分接点之间，所述第一导电类型与所述第二导电类型相反；
d)具有所述第二导电类型的漏极区，其位于所述栅电极的相对侧；以及
e)至少一个缓冲区，其至少部分围绕所述漏极区且在所述栅电极的第二边缘下方延伸。
2.根据权利要求1所述的LDMOS晶体管，其中所述栅极氧化物的所述多个厚度为两个。
3.根据权利要求2所述的LDMOS晶体管，其中较薄栅极氧化物在所述栅电极的所述第一边缘下方，且较厚栅极氧化物在所述栅电极的第二边缘下方。
4.根据权利要求3所述的LDMOS晶体管，其中所述至少一个缓冲区横向延伸到所述较厚栅极氧化物下方。
5.根据权利要求1所述的LDMOS晶体管，其中所述至少一个缓冲区包括两个缓冲区，具有所述第二导电类型的第一缓冲区位于所述漏极区下方和具有所述第二导电类型的第二缓冲区上方。
6.根据权利要求5所述的LDMOS晶体管，其中所述漏极区具有比所述第一缓冲区高的掺杂剂浓度，所述第一缓冲区又具有比所述第二缓冲区高的掺杂剂浓度。
7.根据权利要求1所述的LDMOS晶体管，其进一步包含具有所述第一导电类型的主体，所述主体位于所述源极分接点区的至少一部分下方和所述横向源极间隔物下方且延伸到所述栅极氧化物。
8.根据权利要求7所述的LDMOS晶体管，其中所述主体具有比所述源极分接点区低的掺杂剂浓度。
9.根据权利要求7所述的LDMOS晶体管，其进一步包含在所述主体的至少一部分下方的具有所述第一导电类型的阱。
10.根据权利要求9所述的LDMOS晶体管，其进一步包含从所述阱朝向衬底延伸的具有所述第一导电类型的第一埋入层。
11.根据权利要求1所述的LDMOS晶体管，其进一步包含位于所述栅电极、所述栅极氧化物、所述源极分接点区、所述横向源极间隔物、所述漏极区以及所述至少一个缓冲区下方的衬底。
12.根据权利要求11所述的LDMOS晶体管，其中所述衬底具有所述第二导电类型。
13.根据权利要求11所述的LDMOS晶体管，其中所述衬底具有所述第一导电类型。
14.根据权利要求11所述的LDMOS晶体管，其进一步包含位于所述衬底上的外延层。
15.根据权利要求14所述的LDMOS晶体管，其进一步包含位于所述外延层上的具有所述第一导电类型的阱。
16.根据权利要求3所述的LDMOS晶体管，其中所述至少一个缓冲区包括两个缓冲区，具有所述第二导电类型的第一缓冲区位于所述漏极区下方和具有所述第一导电类型的第二缓冲区上方。
17.根据权利要求16所述的LDMOS晶体管，其中所述第二缓冲区在分裂栅极氧化物的全部厚截面和部分薄截面下方在横向和深度上延伸以与主体区重叠。
18.根据权利要求1所述的LDMOS晶体管，其中所述至少一个缓冲区由单个缓冲区组成。
19.根据权利要求14所述的LDMOS晶体管，其进一步包含位于所述外延层上的埋入层。
20.根据权利要求14所述的LDMOS晶体管，其进一步包含位于所述外延层上的具有所述第一导电类型的埋入层。
21.根据权利要求20所述的LDMOS晶体管，其进一步包含位于具有所述第一导电类型的所述埋入层上的具有所述第二导电类型的埋入层。
22.根据权利要求1所述的LDMOS晶体管，其进一步包含围绕所述晶体管的隔离环。
23.根据权利要求22所述的LDMOS晶体管，其中所述隔离环连接到所述晶体管中的与所述隔离环具有相同导电类型的区。
24.一种高频横向双扩散金属氧化物半导体(LDMOS)晶体管，其包括：
a)栅极氧化物，其具有在栅电极的第一边缘下方的较薄截面和在所述栅电极的第二边缘下方的较厚截面；
b)具有第二导电类型的横向源极间隔物，其位于所述栅电极的所述第一边缘之间；
c)具有第一导电类型的源极分接点区，所述第一导电类型与所述第二导电类型相反；
d)具有所述第二导电类型的漏极区；
e)具有所述第二导电类型的第一缓冲区，其位于所述漏极区下方和具有所述第二导电类型的第二缓冲区上方，所述第一缓冲区和所述第二缓冲区两者至少部分围绕所述漏极区且在所述栅电极的所述第二边缘下方延伸，所述漏极区具有比所述第一缓冲区高的掺杂剂浓度，且所述第一缓冲区又具有比所述第二缓冲区高的掺杂剂浓度；
f)具有所述第二导电类型的主体，其位于所述源极分接点区的至少一部分下方和所述横向源极间隔物下方且延伸到所述栅极氧化物，所述主体具有比所述源极分接点区低的掺杂剂浓度；
g)具有所述第一导电类型的阱，其在所述主体的至少一部分下方；
h)具有所述第一导电类型的埋入层，其从所述阱朝向衬底延伸；以及
i)衬底，其位于所述栅电极、所述间隔物、所述源极区、所述漏极区、所述第一和第二缓冲区、所述主体、所述阱以及所述埋入层下方；以及
j)具有所述第一导电类型的外延层，其位于所述衬底上。
25.一种制作LDMOS晶体管的方法，其包括以下步骤：
a)在衬底上生长外延层；
b)在形成于所述外延层上的分裂栅极氧化物上形成栅电极；
c)形成具有所述第一导电类型的主体和具有所述第二导电类型的源极间隔物，所述主体和所述源极间隔物自对准于所述多晶硅栅电极的第一侧，所述第二导电类型与所述第一导电类型相反；
d)形成具有所述第二导电类型的第一缓冲层，所述第一缓冲层自对准于所述多晶硅栅电极的第二边缘；
e)分别在所述多晶硅栅电极的所述第一边缘和所述第二边缘上形成第一和第二侧壁氧化物；以及
f)形成具有所述第二导电类型的第一漏极区，所述第一漏极区自对准于所述第二侧壁氧化物；
g)形成具有所述第一导电类型的源极分接点层，所述源极分接点层自对准于所述第一侧壁氧化物，使得所述源极分接点层和所述主体在与所述栅电极的所述第一边缘间隔开的区中重叠，所述源极间隔物区从所述源极分接点层延伸到所述多晶硅栅电极的至少所述第一边缘下方。
26.根据权利要求25所述的方法，其进一步包含以下步骤：在所述主体的至少一部分下方形成具有所述第一导电类型的阱。
27.根据权利要求26所述的方法，其进一步包含以下步骤：形成从所述阱朝向衬底延伸的具有所述第一导电类型的第一埋入层。
28.根据权利要求25所述的方法，其中所述衬底具有所述第一导电类型。
29.根据权利要求25所述的方法，其中所述衬底具有所述第二导电类型。
30.根据权利要求25所述的方法，其进一步包含以下步骤：形成具有所述第二导电类型的第二缓冲层，所述第二缓冲层自对准于所述多晶硅栅电极的第二边缘且位于所述第一缓冲层下方。
31.根据权利要求30所述的方法，其中所述形成所述第一缓冲层、所述漏极区和所述第二缓冲层的步骤包含：形成具有比所述第一缓冲层高的掺杂剂浓度的所述漏极层，所述第一缓冲层又形成为具有比所述第二缓冲层高的掺杂剂浓度。
32.根据权利要求25所述的方法，其进一步包含以下步骤：形成位于所述外延层上的具有所述第二导电类型的阱。
33.根据权利要求25所述的方法，其进一步包含以下步骤：形成具有所述第一导电类型的第二缓冲层，所述第二缓冲层自对准于所述多晶硅栅电极的第二边缘且位于所述第一缓冲层下方。
34.根据权利要求33所述的方法，其中所述第二缓冲区在所述分裂栅极氧化物的全部厚截面和部分薄截面下方在横向和深度上延伸以与主体区重叠。
35.根据权利要求25所述的方法，其进一步包含以下步骤：形成位于所述外延层上的埋入层。
36.根据权利要求25所述的方法，其进一步包含以下步骤：形成位于所述外延层上的具有所述第一导电类型的埋入层。
37.根据权利要求36所述的方法，其进一步包含以下步骤：形成位于具有所述第一导电类型的所述埋入层上的具有所述第二导电类型的埋入层。
38.根据权利要求25所述的方法，其进一步包含以下步骤：形成围绕所述晶体管的隔离环。
39.根据权利要求38所述的方法，其中所述隔离环连接到所述晶体管中的与所述隔离环具有相同导电类型的区。
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