CN115347035A - 一种集成jfet的vdmos器件及其制作方法和应用 - Google Patents

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Abstract

本申请提供了一种集成JFET的VDMOS器件及其制作方法和应用。其中，VDMOS器件包括衬底，衬底的表面设有相互间隔的多个P型区，其中的两个P型区为第一P型区，剩余的所有P型区均为第二P型区；第二P型区内包裹有第一P+区和两个第一N+区，每个第二P型区内的第一P+区及两个第一N+区均通过第一金属引出以作为VDMOS的源极；衬底的表面位于两个第一P型区之间的位置还设有第四N+区，第四N+区相对的两端分别包裹在两个第一P型区内，第四N+区通过第二金属引出以作为JFET的源极，衬底背离P型区的一侧作为VDMOS和JFET的漏极，两个第一P型区以及两个第一P型区之间的区域共同构成JFET的沟道。本申请利用VDMOS器件集成JFET，不仅可以降低制作成本，还可以根据功率需求灵活合封。

Description

一种集成JFET的VDMOS器件及其制作方法和应用
【技术领域】
本申请涉及电力电子器件技术领域，尤其涉及一种集成JFET的VDMOS器件及其制作方法和应用。
【背景技术】
相关技术中，高压直接供电是电源管理类产品的理想工作状态，达到此理想工作状态的通常做法是：通过高压BCD(Bipolar-CMOS-DMOS，双极-互补金属氧化半导体-双重扩散金属氧化半导体)工艺，利用LDMOS(laterally-diffused metal-oxide-semiconductor，横向双扩散金属-氧化物-半导体)器件集成JFET(Junction Field-Effect Transistor，结型场效应晶体管)，即在制作出的LDMOS器件中集成JFET结构，以此来实现高压启动。但是，由于高压BCD工艺层数多、成本高，以及闩锁效应的存在，从而难以实现大功率的集成，最终导致电源管理类产品的成本居高不下。
因此，有必要对上述LDMOS器件集成JFET的结构进行改进。
【发明内容】
本申请提供了一种集成JFET的VDMOS器件及其制作方法和应用，旨在解决相关技术中LDMOS器件集成JFET时制作成本过高的问题。
为了解决上述技术问题，本申请实施例第一方面提供了一种集成JFET的VDMOS器件，包括衬底，所述衬底的表面具有第一侧和与所述第一侧相对的第二侧，以及自所述第一侧指向所述第二侧的第一方向；所述衬底的表面设有相互间隔的多个P型区，其中的两个所述P型区为第一P型区，剩余的所有所述P型区均为第二P型区；
所述第二P型区内包裹有第一P+区和两个第一N+区，所述第一P+区与所述两个第一N+区相互衔接，所述两个第一N+区分别位于所述第一P+区相对的两侧，每个所述第二P型区内的所述第一P+区及所述两个第一N+区均通过第一金属引出以作为VDMOS的源极；
靠近所述第一侧的所述第一P型区内包裹有沿所述第一方向排布且相互衔接的第二N+区及第二P+区，靠近所述第二侧的所述第一P型区内包裹有沿所述第一方向排布且相互衔接的第三P+区及第三N+区，所述衬底的表面位于两个所述第一P型区之间的位置还设有第四N+区，所述第四N+区相对的两端分别包裹在两个所述第一P型区内，所述第四N+区通过第二金属引出以作为JFET的源极，所述衬底背离所述P型区的一侧作为VDMOS及JFET的漏极，两个所述第一P型区以及两个所述第一P型区之间的区域共同构成JFET的沟道。
本申请实施例第二方面提供了一种集成JFET的VDMOS器件的制作方法，包括：
获取衬底；其中，所述衬底的表面具有第一侧和与所述第一侧相对的第二侧，以及自所述第一侧指向所述第二侧的第一方向；
在所述衬底的表面注入形成多个P型区；其中，所述多个P型区相互间隔，且所述多个P型区中的两个所述P型区为第一P型区，剩余的所有所述P型区均为第二P型区；
在所述第二P型区内注入形成相互衔接的第一P+区及两个第一N+区；其中，所述两个第一N+区分别位于所述第一P+区相对的两侧，每个所述第二P型区内的所述第一P+区及所述两个第一N+区均通过第一金属引出以作为VDMOS的源极；
在靠近所述第一侧的所述第一P型区内注入形成沿所述第一方向排布且相互衔接的第二N+区及第二P+区，以及在靠近所述第二侧的所述第一P型区内注入形成沿所述第一方向排布且相互衔接的第三P+区及第三N+区；
在两个所述第一P型区之间注入形成第四N+区；其中，所述第四N+区相对的两端分别包裹在两个所述第一P型区内，所述第四N+区通过第二金属引出以作为JFET的源极，所述衬底背离所述P型区的一侧作为VDMOS和JFET的漏极，两个所述第一P型区以及两个所述第一P型区之间的区域共同构成JFET的沟道。
本申请实施例第三方面提供了一种本申请实施例第一方面所述的集成JFET的VDMOS器件，或由本申请实施例第二方面所述的制作方法制作的集成JFET的VDMOS器件在电力电子设备中的应用。
从上述描述可知，与相关技术相比，本申请的有益效果在于：
在衬底的表面设置多个相互间隔的P型区，并将其中的两个P型区作为第一P型区(剩余的所有P型区均为第二P型区)，同时在衬底的表面位于两个第一P型区之间的位置设置一个相对的两端分别被包裹在两个第一P型区内的第四N+区；其中，每个第二P型区内均包裹有相互衔接的第一P+区与两个第一N+区，且每个第二P型区内的第一P+区及两个第一N+区均通过第一金属引出以作为VDMOS的源极；第四N+区通过第二金属引出以作为JFET的源极，衬底背离P型区的一侧作为VDMOS和JFET的漏极，两个第一P型区以及两个第一P型区之间的区域共同构成JFET的沟道。可以理解的是，常规VDMOS器件均属于三端器件(三端指的是源极、漏极和栅极)，其并没有集成JFET，而本申请利用VDMOS器件集成了JFET(即在制作VDMOS器件时，使得制作出的VDMOS器件具有JFET的相关结构)，以在电源管理类产品中达到高压启动的目的，其逻辑控制可以采用标准低压的CMOS，同时我们也可以根据不同的功率需求，选择不同导通电阻的VDMOS，这属于一种崭新的实现方式，相较现有的利用LDMOS器件集成JFET的实现方式而言，不仅可以降低制作成本，还可以根据功率需求灵活合封。
【附图说明】
为了更清楚地说明相关技术或本申请实施例中的技术方案，下面将对相关技术或本申请实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，而并非是全部实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为常规VDMOS器件的结构示意图；
图2为本申请实施例提供的集成JFET的VDMOS器件的第一结构示意图；
图3为本申请实施例提供的集成JFET的VDMOS器件的第二结构示意图；
图4为本申请实施例提供的集成JFET的VDMOS器件的第三结构示意图；
图5为本申请实施例提供的集成JFET的VDMOS器件的制作方法的流程示意图；
图6为本申请实施例提供的集成JFET的VDMOS器件于制作过程中的第一种结构示意图；
图7为本申请实施例提供的集成JFET的VDMOS器件于制作过程中的第二种结构示意图；
图8为本申请实施例提供的集成JFET的VDMOS器件于制作过程中的第三种结构示意图。
【具体实施方式】
为了使本申请的目的、技术方案以及优点更加的明显和易懂，下面将结合本申请实施例以及相应的附图，对本申请进行清楚、完整地描述，其中，自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。应当理解的是，下面所描述的本申请的各个实施例仅仅用以解释本申请，并不用于限定本申请，也即基于本申请的各个实施例，本领域的普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，下面所描述的本申请的各个实施例中所涉及的技术特征只要彼此之间未构成冲突就可以相互组合。
FET(Field Effect Transistor，场效应晶体管)是一种通过控制输入回路的电场效应来控制输出回路的电流的半导体器件，其通常包括两种类型，分别为MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor，金属-氧化物-半导体场效应晶体管)以及JFET(Junction Field-Effect Transistor，结型场效应晶体管)。MOSFET通常也包括两种类型，它们分别为DMOS(Double-Diffused Metal-Oxide-Semiconductor，双扩散金属-氧化物-半导体)管以及CMOS(Complementary Metal-Oxide-Semiconductor，互补金属-氧化物-半导体)管；其中，DMOS管又可以分为LDMOS(Laterally-Diffused Metal-Oxide-Semiconductor，横向双扩散金属-氧化物-半导体)管和VDMOS(Vertical Double-DiffusedMetal-Oxide-Semiconductor，垂直双扩散金属-氧化物-半导体)管。由于FET具备输入电阻高、噪声小、功耗低、动态范围大、易于集成、无二次击穿现象及安全工作区域宽等优异特性，所以其已然成为了双极型晶体管和功率晶体管的强大竞争者，并被广泛应用于各种需要FET的电力电子设备，比如电源管理类产品、手机、笔记本电脑和智能穿戴设备等。
相关技术中，高压直接供电是电源管理类产品的理想工作状态，而达到此理想工作状态的通常做法是：通过高压的BCD(Bipolar-CMOS-DMOS，双极-互补金属氧化半导体-双重扩散金属氧化半导体)工艺，利用LDMOS器件集成Jfet(即在制作出的LDMOS器件中集成Jfet结构)以实现高压启动。但是，由于高压的BCD工艺层数多、成本高，以及闩锁效应的存在，从而难以实现大功率的集成，最终导致电源管理类产品的成本居高不下。为此，本申请实施例提供了一种集成JFET的VDMOS器件，该VDMOS器件可以应用于各种需要相关功能的电力电子设备，包括但不限于电源管理类产品、手机、笔记本电脑和智能穿戴设备。
在对本申请实施例提供的集成JFET的VDMOS器件进行详细阐述之前，先对常规VDMOS器件进行简要说明。
请参阅图1，图1为常规VDMOS器件的结构示意图；其中，N-sub表示N型衬底，N-epi表示N型外延层，Pbody表示P型离子掺杂的体区，N+表示N型离子重掺杂区，P+表示P型离子重掺杂区，poly表示多晶硅，ILD表示绝缘层，source metal表示源区金属。在常规VDMOS器件中，N-epi的表面设有多个相互间隔的Pbody，每一个Pbody内均包裹有一个P+和两个N+，每一个Pbody内的一个P+和两个N+均通过孔(即相邻的两个ILD之间的间隙)与sourcemetal相连，即每一个Pbody内的一个P+和两个N+均通过source metal引出以作为常规VDMOS器件的源极，此时若干个Pbody的电位通过source metal的短接而相等，且任一个N+与包裹其的Pbody之间的距离即为常规VDMOS器件的沟道长度。由此可见，常规VDMOS器件并未集成JFET的相关结构。
下面将对照上述常规VDMOS器件的结构，对本申请实施例提供的集成JFET的VDMOS器件进行详细阐述，且在下文中，所涉及的P型、P+等均为P型离子掺杂，比如硼(Boron，B)和铝(Aluminium，Al)等；所涉及的N型、N+等均为N型离子掺杂，比如磷(Phosphorus，P)和砷(Arsenic，As)等。
请参阅图2，图2为本申请实施例提供的集成JFET的VDMOS器件的第一结构示意图。本申请实施例提供的集成JFET的VDMOS器件包括衬底10，衬底10的表面具有第一侧U和与第一侧U相对的第二侧V，以及自第一侧U指向第二侧V的第一方向x，衬底10的表面设有相互间隔的多个P型区20，其中的两个P型区20为第一P型区21，剩余的所有P型区20均为第二P型区22。
具体地，第二P型区22内包裹有第一P+区221和两个第一N+区222，第一P+区221与两个第一N+区222相互衔接，两个第一N+区222分别位于第一P+区221相对的两侧；靠近第一侧U的第一P型区21内包裹有沿第一方向x排布且相互衔接的第二N+区211及第二P+区212，靠近第二侧V的第一P型区21内包裹有沿第一方向x排布且相互衔接的第三P+区213及第三N+区214；其中，每个第二P型区22内的第一P+区221及两个第一N+区222均通过第一金属30引出以作为VDMOS的源极，同时靠近第一侧U的第一P型区21内的第二N+区211及第二P+区212、靠近第二侧V的第一P型区21内的第三P+区213及第三N+区214也均通过第一金属30引出以作为VDMOS的源极。
进一步地，衬底10的表面位于两个第一P型区21之间的位置还设有第四N+区40，第四N+区40相对的两端分别包裹在两个第一P型区21内，第四N+区40通过第二金属50引出以作为JFET的源极，两个第一P型区21以及两个第一P型区21之间的区域共同构成JFET的沟道。此外，衬底10背离P型区20的一侧作为VDMOS与JFET共同的漏极。
在本申请实施例中，衬底10的具体构成可以与常规VDMOS器件相同，即衬底10可以包括N型基底11和N型外延层12；其中，N型外延层12覆于N型基底11的表面，且衬底10背离P型区20的一侧即为N型基底11远离N型外延层12的一侧，也就是说N型基底11远离N型外延层12的一侧作为VDMOS与JFET共同的漏极。在本文中，衬底10的材料可以为硅(Silicon，Si)，也可以为碳化硅(Silicon Carbide，SiC)，即N型基底11及N型外延层12的材料可以为硅，也可以为碳化硅。
此外，从前文的描述可知，两个第一P型区21之间相互间隔，即两个第一P型区21之间具有第一距离s，该第一距离s会影响JFET的夹断电压，也就是说第一距离s与JFET的夹断电压正相关(即第一距离s越短夹断电压越小，越容易夹断；第一距离s越长夹断电压越大，越不易夹断)，因而本申请实施例中的第一距离s取1～10μm。第四N+区40与第二P+区212之间，以及第四N+区40与第三P+区213之间均具有第二距离a，该第二距离a至少要大于1μm，用以避免对第四N+区40加高压时其提前与第二P+区212和/或第三P+区213发生击穿的现象出现。第四N+区40靠近N型基底11的外缘与第一P型区21靠近N型基底11的外缘之间具有第三距离b，该第三距离b会影响DIBL(Drain Induced Barrier Lowering，漏端引入的势垒降低)效应，也就是说第三距离b与DIBL效应负相关(即第三距离b越短DIBL效应越严重，但JFET的沟道电阻也越小；第三距离b越长DIBL效应越轻微，但JFET的沟道电阻也越大)，因而本申请实施例中的第三距离b取1～8μm。
本申请实施例在衬底10的表面设置多个相互间隔的P型区20，并将其中的两个P型区20作为第一P型区21，将剩余的所有P型区20均作为第二P型区22，同时在衬底10的表面位于两个第一P型区21之间的位置设置一个相对的两端分别被包裹在两个第一P型区21内的第四N+区40；其中，每个第二P型区22内均包裹有相互衔接的第一P+区221及两个第一N+区222，靠近第一侧U的第一P型区21内包裹有沿第一方向x排布且相互衔接的第二N+区211及第二P+区212，靠近第二侧V的第一P型区21内包裹有沿第一方向x排布且相互衔接的第三P+区213及第三N+区214，且每个第二P型区22内的第一P+区221及两个第一N+区222、靠近第一侧U的第一P型区21内的第二N+区211及第二P+区212、靠近第二侧V的第一P型区21内的第三P+区213及第三N+区214均通过第一金属30引出以作为VDMOS的源极；第四N+区40通过第二金属50引出以作为JFET的源极，两个第一P型区21以及两个第一P型区21之间的区域共同构成JFET的沟道，且衬底10背离P型区20的一侧作为VDMOS与JFET共同的漏极。可以理解的是，常规VDMOS器件均属于三端器件(三端指的是源极、漏极和栅极)，其并没有集成JFET，而本申请实施例利用VDMOS器件集成了JFET(即在制作VDMOS器件时，使得制作出的VDMOS器件具有JFET的相关结构)，以在电源管理类产品中达到高压启动的目的，其逻辑控制可以采用标准低压的CMOS，同时我们也可以根据不同的功率需求，选择不同导通电阻的VDMOS，这属于一种崭新的实现方式，相较现有的利用LDMOS器件集成JFET的实现方式而言，不仅可以降低制作成本，还可以根据功率需求灵活合封。
作为一种实施方式，仍然参阅图2，衬底10还具有自N型外延层12指向N型基底11的第二方向y。在此基础上，两个第一P型区21和所有第二P型区22沿第二方向y的深度可以相同，也就是说两个第一P型区21和所有第二P型区22嵌入衬底10的深度可以相同，或者是说，两个第一P型区21和所有第二P型区22嵌入N型外延层12的深度可以相同。在本实施方式中，两个第一P型区21和所有第二P型区22均作为VDMOS的体区。
作为另一种实施方式，请进一步参阅图3，图3为本申请实施例提供的集成JFET的VDMOS器件的第二结构示意图。区别于上一个实施方式，本实施方式中所有第二P型区22沿第二方向y的深度可以相同，两个第一P型区21沿第二方向y的深度可以相同，且第一P型区21沿第二方向y的深度大于第二P型区22沿第二方向y的深度。
可以理解的是，前文所提到的第三距离b受限于VDMOS的标准制作工艺中Pbody(相当于本文中的第一P型区21)沿第二方向y的深度，如果想要单独调整高压启动时JFET的电性参数，特别是调整第三距离b的值，那么就需要采用单独的两个第一P型区21来分别包裹第四N+区40相对的两端，此时这单独的两个第一P型区21沿第二方向y的深度可以进行单独地优化，以便得到更优的JFET的电性参数；其中，“单独的两个第一P型区21”中的“单独”指的是这两个第一P型区21与所有第二P型区22不在同一个工艺步骤中形成，即这两个第一P型区21单独形成，如此一来最直观的表现形式就是第一P型区21沿第二方向y的深度与第二P型区22不同，即第一P型区21沿第二方向y的深度大于第二P型区22沿第二方向y的深度。
需要说明的是，上述实施方式仅作为本申请实施例的优选实现，其并非是对第一P型区21、第二P型区22沿第二方向y的深度的唯一限定；对此，本领域技术人员可以在本申请实施例的基础上，根据实际应用场景进行灵活设定。
在一些实施例中，请进一步参阅图4，图4为本申请实施例提供的集成JFET的VDMOS器件的第三结构示意图。本实施例提供的集成JFET的VDMOS器件除了包括前文所示出的结构以外，还可以包括N型区80，即衬底10的表面位于两个第一P型区21之间的位置还可以设有N型区80，N型区80包裹于第四N+区40，且N型区80的离子掺杂浓度低于第四N+区40；其中，N型区80包裹于第四N+区40，说明第四N+区40被包裹在N型区80内，此时N型区80相对的两端分别被包裹在两个第一P型区21内。
可以理解的是，第四N+区40通过第二金属50引出以作为JFET的源极，后续可以通过封装打线再连接到逻辑控制IC(Integrated Circuit Chip，集成电路芯片)。然而，仅由第四N+区40作为JFET的源极，JFET的夹断电压通常不能高于10V(因为过高的夹断电压会产生过高的源极电压)，但是第四N+区40与第一P型区21的击穿电压通常低于10V，因此仅由第四N+区40作为JFET的源极时不支持高夹断电压的应用，如果外部的逻辑控制IC需要高于10V的启动电压，那么就需要采用本实施例的结构形式，即单独设置一个N型区80对第四N+区40进行包裹，并使得N型区80的离子掺杂浓度低于第四N+区40，以便将PN结从单边突变结转换为缓变结，从而提高JFET的源极对第一P型区21的耐压，进而可以支持更高的夹断电压。
在一些实施例中，仍然参阅图4，本实施例提供的集成JFET的VDMOS器件除了包括前文所示出的结构以外，还可以包括多晶硅层60、第一绝缘层71和第二绝缘层72，即衬底10的表面位于相邻的第一P型区21与第二P型区22之间的位置、相邻的两个第二P型区22之间的位置均可以设有多晶硅层60，多晶硅层60上可以包裹有第一绝缘层71，衬底10的表面位于第四N+区40与第二P+区212之间的位置、第四N+区40与第三P+区213之间的位置均可以设有第二绝缘层72。基于此，第一金属30可以设置在衬底10的表面位于相邻的第一绝缘层71与第二绝缘层72之间的位置，以及相邻的两个第一绝缘层71之间的位置；第二金属50可以设置在衬底10的表面位于两个第二绝缘层72之间的位置。
请参阅图5，图5为本申请实施例提供的集成JFET的VDMOS器件的制作方法的流程示意图。本申请实施例还提供了一种集成JFET的VDMOS器件的制作方法，用以制作本申请实施例提供的集成JFET的VDMOS器件，且该集成JFET的VDMOS器件的制作方法包括如下步骤501至505。
步骤501、获取衬底。
在本申请实施例中，制作集成JFET的VDMOS器件时，需要先获取衬底10；其中，衬底10的表面具有第一侧U和与第一侧U相对的第二侧V，以及自第一侧U指向第二侧V的第一方向x。具体地，衬底10可以包括N型基底11和N型外延层12；其中，N型外延层12覆于N型基底11的表面。
步骤502、在衬底的表面注入形成多个P型区。
在本申请实施例中，衬底10准备完成后，还需要在衬底10的表面注入形成多个P型区20；其中，多个P型区20相互间隔，且多个P型区20中的两个P型区20为第一P型区21，剩余的所有P型区20均为第二P型区22。
步骤503、在第二P型区内注入形成相互衔接的第一P+区及两个第一N+区。
在本申请实施例中，于衬底10的表面注入形成多个P型区20之后，还需要在第二P型区22内注入形成相互衔接的第一P+区221以及两个第一N+区222；其中，两个第一N+区222分别位于第一P+区221相对的两侧，且每个第二P型区22内的第一P+区221及两个第一N+区222均通过第一金属30引出以作为VDMOS的源极。
步骤504、在靠近第一侧的第一P型区内注入形成沿第一方向排布且相互衔接的第二N+区及第二P+区，以及在靠近第二侧的第一P型区内注入形成沿第一方向排布且相互衔接的第三P+区及第三N+区。
在本申请实施例中，于第二P型区22内注入形成相互衔接的第一P+区221以及两个第一N+区222之后，还需要在靠近第一侧U的第一P型区21内注入形成沿第一方向x排布且相互衔接的第二N+区211及第二P+区212，以及在靠近第二侧V的第一P型区21内注入形成沿第一方向x排布且相互衔接的第三P+区213及第三N+区214；其中，靠近第一侧U的第一P型区21内的第二N+区211和第二P+区212，以及靠近第二侧V的第一P型区21内的第三P+区213和第三N+区214同样通过第一金属30引出以作为VDMOS的源极。
步骤505、在两个第一P型区之间注入形成第四N+区。
在本申请实施例中，形成第二N+区211、第二P+区212、第三P+区213和第三N+区214之后，还需要在两个第一P型区21之间注入形成第四N+区40；其中，第四N+区40相对的两端分别包裹在两个第一P型区21内，第四N+区40通过第二金属50引出以作为JFET的源极，两个第一P型区21以及两个第一P型区21之间的区域共同构成JFET的沟道，衬底10背离P型区20的一侧作为VDMOS与JFET共同的漏极，即N型基底11远离N型外延层12的一侧作为VDMOS与JFET共同的漏极。
由上可见，本申请实施例提供的集成JFET的VDMOS器件的制作方法通过步骤501至505制作出了本申请实施例提供的集成JFET的VDMOS器件，使得该集成JFET的VDMOS器件具有衬底10、P型区20(包括两个第一P型区21和多个第二P型区22)、第一P+区221、第一N+区222、第二N+区211、第二P+区212、第三P+区213、第三N+区214和第四N+区40等结构。但是，前文也提到，该集成JFET的VDMOS器件还具有多晶硅层60、第一绝缘层71、第二绝缘层72、第一金属30、第二金属50和N型区80等其它结构，即本申请实施例提供的集成JFET的VDMOS器件的制作方法还可以包括除步骤501至505外的其它步骤，比如制作多晶硅层60、第一绝缘层71、第二绝缘层72、第一金属30、第二金属50和N型区80等的步骤。此外，步骤503形成了第一P+区221和第一N+区222，步骤504形成了第二N+区211、第二P+区212、第三P+区213和第三N+区214，步骤505形成了第四N+区40，实际上这些结构均可以在同一个工艺步骤中形成，而分成多个工艺步骤形成是非必须的。
为了更加清楚地理解本申请实施例提供的集成JFET的VDMOS器件的制作方法，下面通过一个具体的实例对该集成JFET的VDMOS器件的制作方法进行辅助理解，该实例如下：
⑴在N型基底11的表面生长N型外延层12；其中，N型外延层12的厚度、电阻率等决定了VDMOS与集成的JFET的耐压性能和导通电阻；
⑵在N型外延层12的表面制作耐压环区，但是因为VDMOS与集成的JFET的耐压性能相同，所以本申请实施例并没有单独提供耐压环区的结构，直接沿用常规VDMOS器件中耐压环区的结构即可。
⑶在N型外延层12的表面进行栅氧化和多晶硅沉积，以及进行多晶硅的光刻、刻蚀，从而在N型外延层12的表面形成如图6(图6为本申请实施例提供的集成JFET的VDMOS器件于制作过程中的第一种结构示意图)所示的多个多晶硅层60；
⑷通过多个多晶硅层60之间的预留区域进行P型区20的光刻、离子注入及推阱，从而在N型外延层12的表面形成如图7(图7为本申请实施例提供的集成JFET的VDMOS器件于制作过程中的第二种结构示意图)所示的多个P型区20(包括两个第一P型区21和多个第二P型区22)；其中，两个第一P型区21之间的第一距离s是对JFET的夹断电压造成影响的主要因素，并且在常规VDMOS器件中，其通过多晶硅(类似于多晶硅层60)进行自对准的离子注入后，再通过横推以形成Pbody及相应的沟道，而本申请实施例在形成多个P型区20的过程中增加了P型区20的光刻；
⑸进行N+及P+的光刻、离子注入，从而在第二P型区22内形成如图8(图8为本申请实施例提供的集成JFET的VDMOS器件于制作过程中的第三种结构示意图)所示的第一P+区221、第一N+区222，在靠近N型外延层12的第一侧U的第一P型区21内形成如图8所示的第二N+区211、第二P+区212，在靠近N型外延层12的第二侧V的第一P型区21内形成如图8所示的第三P+区213、第三N+区214，以及在两个第一P型区21之间形成如图8所示的第四N+区40；
⑹进行ILD沉积、接触孔的光刻及刻蚀、金属沉积、金属的光刻及刻蚀等工艺，从而在N型外延层12的表面形成如图2所示的第一绝缘层71、第二绝缘层72、第一金属30和第二金属50等结构；其中，接触孔指的是相邻的第一绝缘层71与第二绝缘层72之间、相邻的两个第一绝缘层71之间、相邻的两个第二绝缘层72之间的空隙，金属的沉积、光刻、刻蚀用于形成第一金属30和第二金属50，ILD的沉积用于形成第一绝缘层71和第二绝缘层72。
需要说明的是，本申请内容中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于产品类实施例而言，由于其与方法类实施例相似，所以描述的比较简单，相关之处参见方法类实施例的部分说明即可。
还需要说明的是，在本申请内容中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请内容。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本申请内容中所定义的一般原理可以在不脱离本申请内容的精神或范围的情况下，在其它实施例中实现。因此，本申请内容将不会被限制于本申请内容所示的这些实施例，而是要符合与本申请内容所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种集成JFET的VDMOS器件，包括衬底，所述衬底的表面具有第一侧和与所述第一侧相对的第二侧，以及自所述第一侧指向所述第二侧的第一方向；其特征在于，所述衬底的表面设有相互间隔的多个P型区，其中的两个所述P型区为第一P型区，剩余的所有所述P型区均为第二P型区；
所述第二P型区内包裹有第一P+区和两个第一N+区，所述第一P+区与所述两个第一N+区相互衔接，所述两个第一N+区分别位于所述第一P+区相对的两侧，每个所述第二P型区内的所述第一P+区及所述两个第一N+区均通过第一金属引出以作为VDMOS的源极；
靠近所述第一侧的所述第一P型区内包裹有沿所述第一方向排布且相互衔接的第二N+区及第二P+区，靠近所述第二侧的所述第一P型区内包裹有沿所述第一方向排布且相互衔接的第三P+区及第三N+区，所述衬底的表面位于两个所述第一P型区之间的位置还设有第四N+区，所述第四N+区相对的两端分别包裹在两个所述第一P型区内，所述第四N+区通过第二金属引出以作为JFET的源极，所述衬底背离所述P型区的一侧作为VDMOS及JFET的漏极，两个所述第一P型区以及两个所述第一P型区之间的区域共同构成JFET的沟道。
2.如权利要求1所述的集成JFET的VDMOS器件，其特征在于，两个所述第一P型区之间具有第一距离，所述第一距离为1～10μm。
3.如权利要求1所述的集成JFET的VDMOS器件，其特征在于，所述第四N+区与所述第二P+区之间，以及所述第四N+区与所述第三P+区之间均具有第二距离，所述第二距离至少大于1μm。
4.如权利要求1所述的集成JFET的VDMOS器件，其特征在于，所述衬底包括N型基底和覆于所述N型基底的表面上的N型外延层；其中，所述衬底背离所述P型区的一侧为所述N型基底远离所述N型外延层的一侧。
5.如权利要求4所述的集成JFET的VDMOS器件，其特征在于，所述第四N+区靠近所述N型基底的外缘与所述第一P型区靠近所述N型基底的外缘之间具有第三距离，所述第三距离为1～8μm。
6.如权利要求4所述的集成JFET的VDMOS器件，其特征在于，所述衬底具有自所述N型外延层指向所述N型基底的第二方向；
两个所述第一P型区和所有所述第二P型区沿所述第二方向的深度相同；
或，所有所述第二P型区沿所述第二方向的深度相同，两个所述第一P型区沿所述第二方向的深度相同，且所述第一P型区沿所述第二方向的深度大于所述第二P型区沿所述第二方向的深度。
7.如权利要求1所述的集成JFET的VDMOS器件，其特征在于，所述衬底的表面位于两个所述第一P型区之间的位置还设有N型区，所述N型区包裹于所述第四N+区，且所述N型区的离子掺杂浓度低于所述第四N+区。
8.如权利要求1所述的集成JFET的VDMOS器件，其特征在于，所述衬底的表面位于相邻的所述第一P型区与所述第二P型区之间的位置、相邻的两个所述第二P型区之间的位置均设有多晶硅层，所述多晶硅层上包裹有第一绝缘层，所述衬底的表面位于所述第四N+区与所述第二P+区之间的位置、所述第四N+区与所述第三P+区之间的位置均设有第二绝缘层，所述衬底的表面位于相邻的所述第一绝缘层与所述第二绝缘层之间的位置、相邻的两个所述第一绝缘层之间的位置均设有所述第一金属，所述衬底的表面位于两个所述第二绝缘层之间的位置设有所述第二金属。
9.一种集成JFET的VDMOS器件的制作方法，其特征在于，包括：
获取衬底；其中，所述衬底的表面具有第一侧和与所述第一侧相对的第二侧，以及自所述第一侧指向所述第二侧的第一方向；
在所述衬底的表面注入形成多个P型区；其中，所述多个P型区相互间隔，且所述多个P型区中的两个所述P型区为第一P型区，剩余的所有所述P型区均为第二P型区；
在所述第二P型区内注入形成相互衔接的第一P+区及两个第一N+区；其中，所述两个第一N+区分别位于所述第一P+区相对的两侧，每个所述第二P型区内的所述第一P+区及所述两个第一N+区均通过第一金属引出以作为VDMOS的源极；
在靠近所述第一侧的所述第一P型区内注入形成沿所述第一方向排布且相互衔接的第二N+区及第二P+区，以及在靠近所述第二侧的所述第一P型区内注入形成沿所述第一方向排布且相互衔接的第三P+区及第三N+区；
在两个所述第一P型区之间注入形成第四N+区；其中，所述第四N+区相对的两端分别包裹在两个所述第一P型区内，所述第四N+区通过第二金属引出以作为JFET的源极，所述衬底背离所述P型区的一侧作为VDMOS和JFET的漏极，两个所述第一P型区以及两个所述第一P型区之间的区域共同构成JFET的沟道。
10.一种如权利要求1-8任一项所述的集成JFET的VDMOS器件，或由如权利要求9所述的制作方法制作的集成JFET的VDMOS器件在电力电子设备中的应用。
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