CN102971856B - 具有使电容降低的p-本体的LDMOS器件 - Google Patents

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Abstract

一种晶体管，包括：注入基板的n?井、源极区、包含n+区的漏极区，以及位于源极区与漏极区间的栅极，所述源极区包括p?本体区和位于p?本体区的n+区与p+区。p?本体区包括具第一深度、第一横向扩展与第一p型杂质浓度的第一注入区，和具第二深度、第二横向扩展与第二p型杂质浓度的第二注入区。第二深度小于第一深度，第二横向扩展大于第一横向扩展，且第二浓度高于第一浓度。p+区和n+区毗连第二注入区。

Description

具有使电容降低的p-本体的LDMOS器件
技术领域
本发明涉及半导体器件，且本发明特别涉及横向扩散金氧半导体场效晶体管(MOSFET)(LDMOS)器件。
背景技术
诸如直流(DC/DC)转换器的电压调节器是用于提供电子系统稳定的电压源。高效率直流转换器尤为低功率器件的电源管理所需，例如膝上型笔记型电脑和手机。切换电压调节器(或简称「切换调节器」)已知为高效型直流转换器。切换调节器通过以下方式产生输出电压：将输入DC电压转换成高频电压，并滤波所述高频输入电压而产生输出DC电压。明确地说，切换调节器包括开关，用以交替耦合及去耦合输入DC电压源(如电池)和负载(如集成电路)。通常包括电感器与电容器的输出滤波器耦接在输入电压源与负载之间，以滤波开关输出，进而提供输出DC电压。控制器(如脉宽调制器或脉频调制器)控制开关，以维持实质固定不变的输出DC电压。
横向扩散金氧半导体(LDMOS)晶体管因有低比接通电阻和高漏极/源极崩溃电压而用于切换调节器。
发明内容
本发明的一方面为一种晶体管，包括：注入基板的n-井、源极区、包含n+区的漏极区，以及位于源极区与漏极区间的栅极，所述源极区包括p-本体区和位于p-本体区的n+区与p+区。p-本体区包括具第一深度、第一横向扩展与第一p型杂质浓度的第一注入区，和具第二深度、第二横向扩展与第二p型杂质浓度的第二注入区。第二深度小于第一深度，第二横向扩展大于第一横向扩展，且第二浓度高于第一浓度。p+区和n+区毗连第二注入区。
实施方式可包括一或多个下列特征。p-本体区可被配置成将漏极区与源极区间电容降至预定值以下。p-本体区可被配置成降低漏极区与源极区间电容至少30％。第二浓度可为第一浓度的至少两倍。第一浓度可为5×1012至1.1×1013原子每立方米。第一深度可比第二深度深约0.5微米(μm)。第一深度可为0.5至1μm，第二深度可为1至1.5μm。第二注入区可横向延伸到栅极下方，例如小于约0.1μm。第一注入区的边缘可横向对准栅极的源极侧边。第一注入区可横向延伸到栅极下方，第二注入区则横向延伸到比第一注入区更远的栅极下方。第一注入区可横向延伸到栅极下方约0.2至0.25μm处。第一注入区和第二注入区可被配置成使栅极与漏极间的电位梯度比只具第二注入区的晶体管的电位梯度和缓。第一注入区和第二注入区可被配置成使晶体管的漏极与源极间电容比只具第二注入区的晶体管的电容小至少15％。栅极可包括第一区域及第二区域，所述第一区域具有为第一厚度的第一氧化层、所述第二区域具有不同第二厚度的第二氧化层。第一厚度可大于第二厚度，第一区域可比第二区域更靠近漏极。栅极可为阶状栅极，第一区域可毗连第二区域。栅极可为双栅极，第一区域可离第二区域预定非零距离。n型掺杂的浅漏极可注入漏极区。
本发明的另一方面为一种制造呈现减少电容性损失的晶体管的方法，包括以下步骤：将n-井区注入基板表面、在晶体管的源极区与漏极区间形成栅氧化物、以导电材料覆盖栅氧化物而形成晶体管的栅极、将p-本体区注入晶体管的源极区、在p-本体区的第二注入区中，将n+区与p+区注入晶体管的源极区，以及将n+区注入晶体管的漏极区。注入p-本体区的步骤包括利用具第一能量且与第一表面法线夹第一角度的第一注入束，注入第一注入区，使第一注入区具有第一深度、第一横向扩展和第二杂质的第一浓度，以及利用具第二能量且与第一表面法线夹第二角度的第二注入束，注入第二注入区，使第二注入区具有第二深度、第二横向扩展和第二杂质的第二浓度，其中第二角度大于第一角度，第二深度小于第一深度，第二能量小于第一能量，第二横向扩展大于第一横向扩展，且第二浓度高于第一浓度。
本发明的又一方面为一种晶体管，包括：注入基板的n-井、源极区、包括n+区的漏极区，以及位于源极区与漏极区间的双栅极，所述源极区包括位于n-井的p-本体区和位于p-本体区的n+区与p+区。双栅极包括靠近源极区一侧的第一栅极，和靠近漏极区一侧的第二栅极，第一栅极与第二栅极相隔预定距离，此距离足够使栅极与漏极间的电容，比起除了第一栅极毗连第二栅极之外均具有相同晶胞尺寸与构造的晶体管的电容小至少15％。
实施可包括一或多个下列特征。预定距离可小于0.5μm。栅极与漏极间电容可为总体漏极电容的约50％，且栅极与漏极间电容可比起除了第一栅极毗连第二栅极之外均具有相同晶胞尺寸与构造的晶体管的电容小至少15％。第一栅极可包括第一栅氧化层，且第二栅极可包括比第一栅氧化层厚的第二栅氧化层。第一栅氧化层的第一厚度小于约100埃，且第二栅氧化层的第二厚度为第一厚度的至少五倍。第一栅氧化层可与第一n+区和p-本体区部分重迭。第二栅氧化层可与第二n+区和n型掺杂的浅漏极部分重迭。p-本体区可包括具第一深度、第一横向扩展与第一p型杂质浓度的第一注入区，和具第二深度、第二横向扩展与第二p型杂质浓度的第二注入区。第二深度小于第一深度，第二横向扩展大于第一横向扩展，且第二浓度高于第一浓度。p+区和n+区可毗连第二注入区。
本发明的再一方面为一种晶体管，包括：注入基板的n-井、源极区、包括n+区的漏极区，以及位于源极区与漏极区间的双栅极，所述源极区包括位于n-井的p-本体区和位于p-本体区的n+区与p+区。双栅极包括靠近源极区一侧的第一栅极，和靠近漏极区一侧的第二栅极，第一栅极与第二栅极相隔预定距离，第一栅极耦接第一电极，所述第一电极在晶体管的关闭状态时保持第一电压或浮置，第二栅极耦接第二电极，所述第二电极在晶体管的导通状态时保持浮置或不同的第二电压。
实施可包括一或多个下列特征。第一栅极可耦接第一电极，所述第一电极在晶体管的关闭状态时保持第一电压。第二栅极可耦接第二电极，所述第二电极在晶体管的导通状态时保持不同的第二电压。第二栅极可耦接第二电极，所述第二电极在晶体管的导通状态时保持浮置。第一栅极可耦接第一电极，所述第一电极在晶体管的关闭状态时保持浮置。第一电压与第二电压间的差异，足够使栅极与漏极间的电容比有相同构造与晶胞尺寸的晶体管的电容小至少15％，其中在关闭状态时，相同电压施加于第一栅极和第二栅极。栅极与漏极间电容可为总体漏极电容的约50％，且栅极与漏极间电容可比有相同构造与晶胞尺寸的晶体管的电容小20％，其中在关闭状态时，相同电压施加于第一栅极和第二栅极。电压差在关闭状态时可实质为0至6伏特或呈三态，且电压差在导通(ON)状态时可为0至12伏特或呈三态。在关闭(OFF)状态时，第一栅极可接地，且第二电压可为约0至6伏特。在关闭状态时，第一电压可为约0，且第二电压可为约0至2伏特(V)或呈三态。预定距离可小于0.5μm。第一电压、第二电压和预定距离可被配置成使栅极与漏极间电容比有相同构造与晶胞尺寸的晶体管的电容小至少25％，其中第一栅极毗连第二栅极且在相同电压下操作。第二栅氧化层比第一栅氧化层厚。第一栅氧化层的第一厚度小于约100埃，且第二栅氧化层的第二厚度为第一厚度的至少五倍。p-本体区可包括具第一深度、第一横向扩展与第一p型杂质浓度的第一注入区，和具第二深度、第二横向扩展与第二p型杂质浓度的第二注入区。第二深度小于第一深度，第二横向扩展大于第一横向扩展，且第二浓度高于第一浓度。p+区和n+区可毗连第二注入区。p-本体区的栅极侧边可自行对准第二栅极的源极侧边。n型掺杂的浅漏极可注入漏极区。n型掺杂的浅漏极的栅极侧边可自行对准第一栅极的漏极侧边。
一些实施方式可具备一或多个下列优点。LDMOS晶体管的电容性损失因栅极与漏极间、漏极与源极间、及/或p-本体区与n型井间的电容降低而减少。上述电容降低将可减少晶体管的集总电容，并且上述电容降低将可提高对于任何包括此类晶体管的器件(如电压调节器)的给定负载电流的效率。由于电容性损失减少，故也可增进器件的峰效率。
一或多个实施例的细节将配合附图详述于下。其它特征、方面和优点在参阅实施方式说明、图式和权利要求书后，将变得更清楚易懂。
附图说明
示例实施例将配合附图加以说明，其中相同的元件符号代表相仿的元件，其中：
图1A为LDMOS器件的截面示意图；
图1B为LDMOS器件的另一实施的截面示意图；
图2A至图2C为双栅极LDMOS器件的截面示意图；
图3A至图3B为绘示LDMOS器件中的电位分布图；
图4为图示双栅极LDMOS器件的制造步骤流程图；
图5为图示负载电流相应于LDMOS器件的效率特性的曲线图；以及
图6为降压转换器的电路图。
具体实施方式
电容性损失会降低晶体管效率。晶体管电容的一个造就因素为漏极与源极间电容。不局限于任何特殊理论，晶体管的漏极与源极间电容是漏极与源极间的电压电位梯度的函数。通过提供晶体管在漏极与源极间扩展电压电位梯度的掺杂轮廓，即通过将电压电位差扩展到更大的量来减少梯度，可使晶体管呈现低电容性损失。
晶体管电容的另一造就因素为栅极与漏极间电容。不局限于任何特殊理论，栅极与漏极间电容是栅极与漏极间的电压电位梯度的函数。电容性损失也可通过使用双栅极而减少，所述双栅极包括靠近源极的第一栅极，和与第一栅极相隔并靠近漏极的第二独立控制栅极。特别地，通过将控制电压施加于第一部分，并于第二栅极施加较低的低电压，可使电压电位差扩展到较大的量，进而降低栅极与漏极间电容。此外，假设双栅极尺寸不相对标准栅极增大，则移除部分栅极会缩减所述栅极的总面积，因而降低电容。
参照图1A，图1A为横向扩散金氧半导体(LDMOS)晶体管100的截面示意图。概括来看，晶体管100包括漏极区104、源极区106和栅极区108。LDMOS晶体管100可制造于p型基板102的高电压n型井(HNW)103上。栅极108包括导电层114，例如多晶硅，所述导电层114设置于介电层116上，例如氧化物(如氧化硅)。栅极可为阶状栅极，所述阶状栅极包括如位于栅极的源极侧的第一栅极区110，和如位于栅极的漏极侧的第二栅极区112。第一栅极区110包括薄氧化层116a，而第二栅极区112包括厚氧化层116b。
漏极区104可包括n型掺杂的n+区122和n型掺杂的浅漏极(NDD)124。浅漏极124的掺杂浓度比n+区122低，且浅漏极124延伸到比n+区更深及/或更远的栅极108下方。n+区124经注入接触浅漏极124，例如被浅漏极124围绕。漏极电极132设置在基板上且电气连接n+区122。源极区106包括n型掺杂的n+区126、p型掺杂的p+区128和p型掺杂的p-本体130。p-本体130的掺杂浓度比p+区128低，且p-本体130延伸到比n+区126与p+区128较深及比n+区126更深的栅极108下方。n+区126和p+区128经注入接触p-本体130，例如被p-本体130围绕。源极电极135设置在基板上且电气连接n+区126与p+区128。或者，个别接触垫可接触n+区126与p+区128。
在一些实施中，HNW103是深注入，且HNW103通常是比传统CMOSn-井掺杂地更少。在一些实施中，HNW103具有逆行垂直掺杂轮廓。
图1A所示的基础LDMOS结构可以不同方式修改如下。然下述LDMOS晶体管仍依据制造晶体管100的线宽工艺技术配置。例如，包括氧化层116a、116b的LDMOS晶体管可采行线宽0.18μm或以下的工艺技术。
图1A所示的LDMOS晶体管可实施做为器件零件，例如电源开关(如用于电压调节器的电源开关)。所述器件通常配置来处理大电流，且所述器件包括多个互相连接的分布式晶体管。例如，分布式晶体管的通道宽度可为约2公尺，以提供约30安培的电流容量。在所述器件中，电气连接n+区124、n+区126和p+区128可由上覆金属层上的多个接触垫或电流绕线结构制成。
操作时，LDMOS晶体管或包括LDMOS晶体管的器件将呈现电容性损失。不局限于任何特殊理论，电阻性损失是与流过器件的电流平方成正比，而切换损失是与电流成线性比例。故在一些情况下，如就峰效率应用而言，电容性损失很明显，是以减少所述损失是有益的。电容性损失可以漏极相关的集总电容Cx表示。集总电容Cx可包括一或多个下列项目：栅极与漏极间电容Cgd、漏极与源极间电容Cds，和接触垫及/或电流绕线结构引起的电容Cmetal。集总电容更可包括p-本体130与HNW103间的电容Cpb-nwl，和HNW103与基板102间的电容Cnwl-psub。在一些情况下，电容Cds取决于电容Cpb-nwl与Cnwl-psub。然此清单并无限定意图，集总电容Cx也可包括其它电容，包括器件中不同位置间的寄生电容。因此，集总电容Cx可表示成：
Cx＝Cgd+Cds+Cpb-nwl+Cnwl-psub+Cmetal+Cmisc
其中Cmisc代表其它各式各样的电容，所述电容包括贡献至集总电容Cx的寄生电容。故降低一或多个分量电容，可降低集总电容Cx。
现参照图3A，图3A图示如图1A所示的一个LDMOS器件中的电位分布205。对应漏极、源极与栅极的结构分别以104、106、108表示。如图1A所示，p型基板和HNW分别以102、103表示，同时p-本体位置以130表示。p-本体130的掺杂轮廓由线207划界。
仍旧参照图3A的实例，等势区225对应晶体管中的最高电位，所述最高电位对应漏极104的电位且延伸通过大部分的HNW103。另一方面，等势区215对应晶体管于栅极108和从源极106经由p-本体130而至栅极108所形成通道的最低电位。区域220代表等势区215、225间的电位梯度。图例250图示此实例中等势区215、225和电位梯度区域220的实际电位值。例如，等势区240对应11.63伏特的电位，而等势区215对应-0.5929伏特的电位。电位梯度区域220的值介于此二数值之间。尽管图3A实例图式显示电位梯度区域220是由具明确边界与离散电位值的离散区组成，但器件中任二个位置间的实际电位分布可以是连续的。此外，甚至等势区215、225各自的电位也可能呈现一些内部变异。
等势区215、225间的电容是与所述等势区215、225间距成反比。通过将电位差扩展到更长距离，可降低等势区间电容。换言之，若电位梯度区域220的宽度增加，则源极与漏极间电容会降低，因而减少电容性损失。不局限于任何特殊理论，如图3A所示的电位分布变化将造成晶体管的电容改变，以致改变电容性损失。例如，若电位分布变化使得电位梯度区域220的宽度增加，则电容Cds会降低。电位梯度区域220的宽度增加将使等势区215、225互相远离，且此增加导致源极与漏极间电容降低。电位梯度宽度增加还会造成p-本体与HNW103间的电容Cpb-nwl，和HNW103与p型基板102间的电容Cnwl-psub降低。
现参照图3B，图3B图示电位梯度区域220比图3A宽的电位分布实例。在此实例中，较宽的电位梯度区域220将使等势区215、225互相远离，以致降低漏极与源极间电容。然图3A实例仅为举例说明、而无限定之意。例如，等势区的其它等值线也落在本申请案的保护范围内，只要等势区间的电位梯度区域220较宽即可。
在一些实施中，电位分布扩展可依据一或多个限制选择。例如，掺杂轮廓的特定部分期保留不变，而改变其它部分的形状。图3B中p-本体的掺杂轮廓209为此限制轮廓的实例。掺杂轮廓209被配置成使靠近栅极108的轮廓209部分实质类似轮廓207的对应部分，同时远离栅极108的部分则比轮廓207的对应部分更宽。此可能是为了使靠近栅极的长度保持类似图3A实例的目的。
图1B绘示晶体管300的一实施的简化示意图，所述晶体管300提供较宽的电位梯度区域220，例如图3B的电位分布210。晶体管300可实质类似图1A的晶体管100。然而，晶体管300具有浅而宽的浅p-本体305和深p-本体310。深p-本体310较深，是意指深p-本体310位于浅p-本体305下方且离基板表面更远。第一和第二p-本体可被配置成实现晶体管300内的电位分布210。在所述情况下，浅p-本体305的宽度或横向扩展大于深p-本体310的宽度或横向扩展。在一些实施中，浅p-本体305的横向扩展可延伸到栅极108下方。深p-本体310的边缘可对准栅极108的源极侧边(如图1B所示)，或者深p-本体310可延伸到栅极108下方，但深p-本体310不像浅p-本体305那般远(如图2B所示)。
在一些实施中，第一和第二p-本体的掺杂浓度可彼此实质不同。例如，浅p-本体305有较高掺杂浓度，而深p-本体310的掺杂浓度比浅p-本体305低。在一些实施中，不同掺杂材料可用来分别掺杂浅p-本体305和深p-本体310。当然，用于浅p-本体305和深p-本体310的掺杂材料均将提供p型掺杂。例如，浅p-本体305的注入深度可为0.5μm至1.0μm，且注入浓度为1×1013至8×1013原子每立方米。例如，深p-本体310的注入深度可大于浅p-本体(0.8μm至1.5μm)，且注入浓度为5×1012至1.2×1013原子每立方米。掺杂浓度表示成注入步骤的一部分，即每平方公分的粒子通量表示。
下表1列出修改注入程序后的电位增进效果。
总之，因器件结构最佳化所致，电容Cx可降低约30％。
尽管图1B实例只图示两个不同的p-本体区305、310，然其也可采用更多个p-本体区。例如，深p-本体区310下方可有第三或第四p-本体区。多个p-本体区的掺杂浓度可依需求改变，以实现降低电容、同时维持器件电导度不变的目的。例如，在一些实施中，器件的电容可降低约20％，且电阻没有任何变化。
包括第一和第二p-本体305、310的多个p-本体区可有不同横向扩展。两个或两个以上p-本体区的相对分布可被配置成实现器件300内的预定电位分布。例如，浅p-本体305相对于深p-本体310的相对交错排列或相对横向扩展，可视预定掺杂轮廓209而配置。
在一些实施中，两个或两个以上p-本体区间(如浅p-本体305与深p-本体310间)的边界未清楚界定。例如，若浅p-本体305和深p-本体310是以所述浅p-本体305和深p-本体310的相对掺杂浓度定义，则浓度将从浅p-本体305往深p-本体310逐渐改变。
在一些实施中，栅极区108可包括阶状栅极结构，其中第一栅极区110中靠近漏极的氧化层116b，比第二栅极区112中靠近源极的氧化层116b厚。薄氧化层116a容许器件100由比具厚氧化层的控制栅极的器件或晶体管低的栅极电压控制。在一些实施中，氧化层116b的厚度可制作得比氧化层116a的厚度厚，以实现漏极104的预定崩溃电压特性。例如，薄氧化层116a的厚度可小于100埃，例如小于40埃(如35埃)。反之，厚氧化层116b厚度可为薄氧化层116a厚度的至少五倍厚，例如至少为薄氧化层116a的10倍厚，如在200埃至800埃之间。
在一些实施中，一或多个第一栅极区110和第二栅极区112的尺寸可被配置成控制某些特性。例如，第一栅极区110的长度Lg1可被配置成控制通道电导度，第二栅极区112的长度Lg2可被配置成控制崩溃电压，且Lg1+Lg2的总长度可被配置成控制安全操作区域(SOA)。通道长度Lch影响诸如电阻和晶体管300的操作特性等参数，且通道长度Lch可被配置成控制所述参数。
晶体管300包括相邻的p型掺杂区和n型掺杂区。故晶体管300可视为在源极与漏极间包括本征体二极管。通过改变氧化层116的厚度及/或降低p-本体的浓度，栅极的导通电压(Vt)可被配置成小于本征体二极管的导通电压(Vbe)。例如，栅极的导通电压可小于0.6V。当Vt小于Vbe时，晶体管可进入第三象限电导度，促使电流行经晶体管、而非体二极管。
氧化层116结合浅p-本体305会影响栅极的导通电压(Vt)。例如，氧化层116制作得更薄时，导通电压会降低。另外，浅p-本体305的掺杂浓度越低，导通电压越小。然而通道长度Lch太短可能导致器件无法运作，故p-本体的浓度不能太低。此乃因通道是由源极侧的多晶硅遮罩散射所形成。浅p-本体的浓度主宰着离掺杂散射而形成通道的多晶硅遮罩下方有多远。
漏极区104可包括n型掺杂的n+区122和n型掺杂的浅漏极(NDD)124。在一些实施中，n+区122与第一栅极区110间有偏移间距(d)，且n+区122自行对准第二栅极区112的漏极侧边。第二栅极区112的尺寸可用来控制偏移间距(d)的长度。在NDD124自行对准第二栅极区112的实施中，NDD124并未完全延伸到第二栅极区112下方。在一些实施方式中，NDD124自行对准第一栅极区110的漏极侧边。在所述实施中，NDD124可完全延伸到第二栅极区112下方。在一些实施中，NDD124不自行对准栅极。
源极区106可包括n型掺杂的n+区126、p型掺杂的p+区128和p型掺杂的p-本体130。n+区126、p+区128、p-本体130、HNW103、NDD124和n+区122分别是由掺杂材料组成的材体，且各区域是由半导体制造工艺的一或多个注入步骤定义。在一实施中，NDD124和HNW103的掺杂浓度比n+区122低。然而材体重迭部分的掺杂浓度比分开的个别材体高。例如，包含n+区122、NDD124与HNW103的重迭材体部分有所有重迭材体中的最高掺杂浓度。同样地，源极区106的n+区126、p+区128和p-本体130是由掺杂材料组成的材体。本文中所用的浓度是指一定体积内的电洞与电子密度、而非电洞或电子来源的材料密度。
虽然上述晶体管具有阶状栅极，但对一些实施来说，双栅极结构是有益的。回溯图1A，在一些情况下，LDMOS晶体管呈现栅极与漏极间的高电容。以图1A所示的晶体管100为例，试想栅极的输入电压为Vg，且漏极的输出电压为Vd。因此增益为：
且Agd<1。
假设栅极108与漏极104间的物理阻抗为Z，则从栅极108往漏极104的电流为：
I g d = V g - V d Z = V g ( 1 - A g d ) Z
故有效输入阻抗为：
Z e f f = V g I g d = V g Z V g ( 1 - A g d ) = Z 1 - A g d
假设整体阻抗是出于电容Cgd，则物理阻抗可表示成：
Z = 1 j&omega;C g d
由此可得：
其中Ceff＝Cgd(1-Agd)。
其中有效电容Ceff为米勒(Miller)电容的实例。由于米勒效应，当栅极与漏极间的电压或电位差很多时，有效电容会提高，以致增加电容性损失。若第一栅极区110和第二栅极区112是呈相同电压，例如使用同一电极，则基于上述理由，栅极的Vg与漏极的Vd间产生的电位差将提高，以致增加电容性损失。
在一些实施中，所述实施将参照图2A至图2C说明于后，通过使第一栅极110和第二栅极112分开预定距离，可降低栅极108与漏极104间的有效电容。下述双栅极结构可或可不与上述深p-本体一同运用，但双栅极结构结合深p-本体可提供累进减少的晶体管电容。
在一些实施中，第一栅极110是经控制栅极，且第二栅极112是非经控制栅极。经控制栅极是接收能够启动(如开启或关闭)对应器件(如晶体管)的电压的栅极。在一些实施中，第二栅极112可为浮置或耦接预定参考电压(未绘示)。在第二栅极112保持浮置的实施中，通过移除会容许于器件切换时形成位移电流的虚部阻抗，可有效降低电容。或者，第一栅极110和第二栅极112可均为控制栅极。特别地，通过将控制电压施加于第一栅极110，并于第二栅极112施加较高电压，可使电压电位差扩展到较大的量，进而降低栅极与漏极间电容。此外，假设双栅极尺寸不相对标准栅极增大，则移除部分栅极会缩减所述栅极的总面积，因而降低电容。
参照图2A，图2A绘示并描述具双栅极的LDMOS晶体管400的实例。在一些实施中，双栅极108a包括双栅极108靠近源极一侧的第一栅极110，和双栅极108靠近漏极一侧的第二栅极112。第二栅极112与第一栅极110相隔预定距离(g)。第一栅极110包括介电层116(如氧化物，例如氧化硅)和导电层114(如多晶硅)。第二栅极112还包括介电层120(如氧化物，例如氧化硅)和导电层118(如多晶硅)。晶体管400制造期间，距离(g)受控于遮罩。以20V器件为例，「g」值可为约0.3μm。
在一些实施中，第一栅极110是经控制栅极，且第二栅极112是非经控制栅极。经控制栅极是接收电压的栅极，所述电压能够启动(如开启或关闭)对应器件(如晶体管)。在一些实施中，非控制的第二栅极112可为浮置或耦接预定参考电压(未绘示)。或者，第一栅极110和第二栅极112可均为控制栅极。
在一些实施方式中，氧化层120比氧化层116厚。薄氧化层116容许器件100由比具厚氧化层的控制栅极的器件或晶体管低的栅极电压控制。在一些实施中，双栅极108a容许晶体管400在关闭状态时有高崩溃电压。双栅极108a还降低了晶体管400于导通状态时的漏极与源极间电阻Rds。在一些实施中，第一栅极110当作典型晶体管栅极，并且第一栅极110控制通道中的反转层，同时第二栅极112控制漏极间隔物两端的电位和电荷累积。例如，第二栅极的正电压会增加电荷累积，进而降低漏极电阻。施加于第二栅极的电压还决定跨电容Cgd的偏压电位。在一些实施中，晶体管400可连接外部电路(未绘示)，所述外部电路能个别控制第一栅极110和第二栅极112，以最大化关闭状态时的崩溃电压，及最小化晶体管400导通时的Rds。
至少在某些部分，晶体管400实质类似图1A及图1B所示的晶体管100。例如，晶体管400具有漏极区104、源极区106和栅极区108。晶体管400制造于p型基板102的HNW103上。漏极区104包括n型掺杂的n+区122和n型掺杂的浅漏极(NDD)124。源极区106包括n型掺杂的n+区126和p型掺杂的p+区128。
图2A显示氧化层120比氧化层116厚。在一些实施中，氧化层120和氧化层116具有实质相同的厚度。此如图2B所示。在一些实施中，导电层114和氧化层116的结合厚度与导电层118和氧化层120的结合厚度实质相同。此可通过研磨导电层来实现。图2C显示此实施。在此情况下，导电层114、导电层118的厚度为彼此不同或实质相同。
回溯至图2A，薄氧化层116位于第一栅极110下方，而厚氧化层120位于第二栅极112下方。薄氧化层116可比厚氧化层120更靠近源极106，且薄氧化层116与n+区126和浅p-本体305部分重迭。厚氧化层120可比薄氧化层116更靠近漏极104，且厚氧化层120可与n+区122和浅漏极124部分重迭。厚氧化层120和薄氧化层116可具不同厚度。例如，薄氧化层116的厚度可小于100埃，例如小于40埃(如35埃)。反之，厚氧化层120厚度可为薄氧化层116厚度的至少五倍，例如至少为薄氧化层116厚度的10倍，如在200埃至800埃之间。
就LDMOS晶体管400而言，施加于第一栅极110的够高的正电压(称为导通电压(Vt))，会将p-本体的正电洞推离栅极110而形成空乏层。如此将产生通道供电子(n)在源极106与漏极104间流动(n-通道)。改变第一栅极110与基板间的电压可调节n-通道的电导率，因而可控制电流在漏极与源极间流动。
薄氧化层116结合p-本体轮廓会影响栅极的导通电压(Vt)。当薄氧化层116制作得更薄时，导通电压会降低。另外，p-本体的浓度越低，导通电压越小。
晶体管400包括相邻的p型掺杂区和n型掺杂区。故晶体管400可视为在源极与漏极间包括本征体二极管。通过改变氧化层116的厚度及/或降低p-本体的浓度，栅极的导通电压(Vt)可被配置成小于本征体二极管的导通电压(Vbe)。例如，栅极的导通电压可小于0.6V。当Vt小于Vbe时，晶体管可进入第三象限电导度，促使电流行经晶体管、而非体二极管。
在一些实施方式中，如图2A及图2C所示，氧化层116的厚度实质不同于氧化层120。例如，氧化层116的厚度可实质等于或小于35埃，而氧化层120的厚度则大于35埃。在一些实施中，氧化层120的厚度可制作得比氧化层116的厚度厚，以实现漏极104的预定崩溃电压特性。然而，在一些实施中，如图2B所示，氧化层116的厚度与氧化层120的厚度实质相同。
在一些实施中，一或多个第一栅极110和第二栅极112的尺寸可被配置成控制某些特性。例如，第一栅极110的长度Lg1可被配置成控制通道电导度，第二栅极的长度Lg2可被配置成控制崩溃电压，Lg1+Lg2的总长度可被配置成控制SOA。通道长度Lch影响诸如电阻和晶体管400的操作特性等参数，且通道长度Lch可被配置成控制所述参数。例如，晶体管400的栅极导通电压可与通道长度Lch成正比。栅极间隔距离g可经控制以控制晶体管400的电容性损失。Lg1、Lg2还可视第二栅极是否有独立电压控制而控制。例如，若第二栅极没有独立电压控制，则距离g和Lg2可被配置成所述距离总和等于阶状结构中的第二栅极长度。在第二栅极上有偏压的一些实施方式中，g+Lg2的距离可缩短以升高本征崩溃电压。缩短g+Lg2的距离能有效降低栅极与漏极间的电位差，进而提高崩溃电压。
图2A至图2B绘示具深p-本体注入的晶体管，以提供改善的电位梯度区域扩展及较低的电容。晶体管400中的p-本体305、p-本体310可以与图1B及图3B实质相同的方式配置。然在，一些实施中，晶体管400采用上述双栅极结构，但只有传统单一p-本体130。
现参照图4，图4为显示制造LDMOS晶体管(如器件400)的工艺500的示例步骤流程图。工艺500包括形成基板(步骤502)。基板可为p型基板或n型基板。工艺500更包括将用于LDMOS晶体管的井注入基板(步骤504)。在一些实施中，注入井可为HNW103。栅氧化物116据悉可应用到栅氧化物部分116a，且栅氧化物120据悉可应用到栅氧化物部分116b。
工艺500还包括注入深p-本体310以用于LDMOS晶体管的源极区(步骤506)。在一些实施中，深p-本体310可不自行对准栅极，例如，可于栅极形成前注入p-本体。或者，第二p-本体310可自行对准栅极，即在栅极形成后注入深p-本体。在一些实施中，可利用小角度高能注入束来注入深p-本体310。采用小角度高能注入束可形成更深入HNW103的第二p-本体310。在一些实施中，深p-本体310的掺杂浓度是依据预定掺杂轮廓及/或晶体管内的预定电位分布来控制。在一些实施中，深p-本体的注入深度为0.8μm至1.5μm、浓度为5×1012至1.2×1013原子每立方米、能量为100至250千电子伏特(keV)，且角度小于10度。
在一些实施中，步骤506是用于注入晶体管中唯一的p-本体130(图1A)。
工艺500更包括形成LDMOS晶体管的栅氧化物(步骤508)，例如利用化学气相沉积(CVD)或热氧化。在一些实施中，此包括形成第一和第二栅氧化物116、120于HNW103上。在一些实施中，此包括形成阶状栅极结构，所述阶状栅极结构具有互相接触的第一与第二栅氧化物，然在其它实施中，此包括形成双栅极结构，所述双栅极结构具有与第一栅氧化物116相隔预定距离(g)的第二栅氧化物120。在一些实施中，栅氧化物120比栅氧化物116厚(如图2A及图2C所示)。或者，栅氧化物116、120的厚度为实质相同(图2B)。在一些实施中，栅氧化物116、120是在制造工艺的不同时候形成。例如，若浅漏极(如NDD124)是自行对准第一栅极110，则栅氧化物116是于栅氧化物120之前形成，而浅漏极注入步骤(如步骤512)将在栅氧化物116形成后、但在栅氧化物120形成前的某一时候进行。
工艺500更包括沉积导电层(如多晶硅)于LDMOS晶体管的栅氧化物上(步骤510)，例如利用化学气相沉积。在一些实施中，步骤510包括沉积第一导电层114于栅氧化层116上及沉积第二导电层118于栅氧化物120上(图2A至图2C)，然在其它实施中，只沉积单一导电层(图1)。在一些实施中，导电层经回磨使薄氧化层116上的部分导电层比厚氧化层上的部分导电层厚(图1及图2C)。或者，部分导电层(如导电层114、118)的厚度为实质相同(图2B)。
工艺500可选择性包括注入浅p-本体305(步骤511)。尽管图5流程图图示步骤511是接在步骤508、509之后，但在替代实施中，浅p-本体305可于形成栅氧化物之前形成。换言之，浅p-本体305可或可不自行对准栅极。在一些实施中，当浅p-本体305自行对准栅极时，因氧化物116可能不够厚来做为自行对准注入的遮罩，故注入是在沉积导电层114(如多晶硅)之后完成。在一些实施中，可利用大角度低能注入束来注入浅p-本体305。束的低能量允许可形成比深p-本体310浅的浅p-本体305。束相对于垂直的大角度可使浅p-本体305有更大的横向扩展。例如，若浅p-本体305是在栅氧化物116形成后形成，则大角度注入束可用于将浅p-本体305的横向扩展延伸到栅氧化物116下方区域。浅p-本体305的掺杂浓度高于深p-本体310的掺杂浓度。应注意掺杂浓度及/或注入束的角度与能量可加以改变，以获得不同深度、扩展和浓度的浅和深p-本体。
工艺500还包括在LDMOS晶体管的漏极区104注入浅漏极(步骤512)。在图1及图3实例中，浅漏极为NDD124。在一些实施中，NDD124可自行对准栅极，例如由第二导电层118与栅氧化物120组成的栅极。或者，NDD124可不自行对准，即浅漏极是于栅氧化物316、320形成前注入。
工艺500尚可包括注入LDMOS晶体管的n+区和p+区(步骤514)。此可包括在LDMOS晶体管的源极区注入p+区128和n+区126。在一些实施中，此更包括在LDMOS晶体管的漏极区104注入n+区122。p+区128和n+区126、128为重掺杂(相对于NDD124)，并且p+区128和n+区126、128对LDMOS晶体管提供低电阻欧姆触点。n+区122可自行对准栅极，例如由第二导电层118与栅氧化物120组成的栅极。
在图2A至图2C所示的器件中，通过分开第一栅极110和第二栅极112，可降低电容和电容性损失，从而提高晶体管的峰效率。参照图6，曲线605、610、615代表不同器件尺寸封装等级的电流与效率关系。本文中所用的器件尺寸是指接触LDMOS器件所需的晶片级封装(CSP)球数量。从各曲线605、610、615可发现，效率在低电流值是随完全负载电流上升，但效率在高电流值是随电流下降。对给定的负载电流值来说，减少电容性损失可增进LDMOS晶体管效率。具多个如上述p-本体的LDMOS晶体管可用于扩展晶体管(和器件)中的电位梯度，以减少对给定的负载电流时的电容性损失。在一些情状下，甚至期以较低完全负载电流水平的代价而有更高效率。
特别地，上述LDMOS晶体管因有预期特性(如高电流容量)而尤其适用于诸如电压转换器或切换调节器等器件。参照图6，切换调节器710通过输入终端720耦接第一高直流(DC)输入电压源712，例如电池。切换调节器710也通过输出终端724耦接负载714，例如集成电路。切换调节器710做为输入终端720与输出终端724间的DC对DC转换器。切换调节器710包括切换电路716，切换电路716当作电源开关，用以交替耦合及去耦合输入终端720和中间终端722。切换电路716包括整流器，例如开关或二极管，用以耦合中间终端722和接地处。明确地说，切换电路716可包括具有连接输入终端720的源极与连接中间终端722的漏极的第一晶体管740(称为高侧晶体管)及具有接地的源极与连接中间终端722的漏极的第二晶体管742(称为低侧晶体管或同步晶体管)。
在一实施中，第一晶体管740可为PMOS、NMOS或LDMOS，且第二晶体管742可为LDMOS。一或二个LDMOS可依上述实施。
中间终端722通过输出滤波器726耦接输出终端724。输出滤波器726将中间终端722的矩形波形中间电压转换成输出终端724的实质DC输出电压。明确地说，在降压转换器布局中，输出滤波器726包括连接于中间终端722与输出终端724间的电感器744，和并联连接负载714的电容器746。在高侧导通期间，第一晶体管为关闭，且源712则经由第一晶体管740供应负载714和电感器744能量。另一方面，在低侧导通期间，第二晶体管742为关闭，且当电感器744供应能量时，电流流经第二晶体管742。产生的输出电压V输出是实质DC电压。虽然在此是以降压转换器为例说明，但也可采用升压转换器、降压/升压转换器或其它转换器布局。
切换调节器还包括控制器718、高侧驱动器780和低侧驱动器782，用以控制切换电路716的操作。第一控制线730连接高侧晶体管740和高侧驱动器780，且第二控制线732连接低侧晶体管742和低侧驱动器782。高侧和低侧驱动器分别通过控制线784、786连接控制器718。控制器718促使切换电路716在高侧与低侧导通期间之间交替，以于中间终端722产生中间电压V中间，所述中间电压V中间具矩形波形。控制器718尚可包括回授电路(未绘示)，所述回授电路测量输出电压和通过输出终端的电流。虽然控制器718通常是脉宽调制器，但本发明也可应用到其它调变方案，例如脉频调变。
本发明已以一些实施例揭露如上，然应理解在不脱离本发明的精神和范围内，其当可作各种的更动与润饰。例如，LDMOS晶体管或器件100、300可制造于n型基板上。在此实施中，绝缘体上覆硅(SOI)的绝缘层可沉积(或生长)在n型基板上。其它实施例也落在后附权利要求书所界定的保护范围内。

Claims (20)

1.一种晶体管，包含：
n-井，注入基板中；
源极区，包括p-本体区、位于所述p-本体区的n+区与p+区，所述p-本体区包括：
第一注入区，具有第一深度、第一横向扩展与p型杂质的第一浓度；以及
第二注入区，具有第二深度、第二横向扩展与所述p型杂质的第二浓度，其中所述第二深度小于所述第一深度，所述第二横向扩展大于所述第一横向扩展，且所述第二浓度高于所述第一浓度，其中所述p+区和所述n+区毗连所述第二注入区；
其中所述第一注入区和所述第二注入区毗连所述n-井；
漏极区，包含n+区；以及
栅极，位于所述源极区与所述漏极区之间。
2.如权利要求1所述的晶体管，其中所述p-本体区是被配置成将所述漏极区与所述源极区间的电容降至预定值以下。
3.如权利要求2所述的晶体管，其中所述p-本体区是被配置成降低所述漏极区与所述源极区间的电容至少30％。
4.如权利要求1所述的晶体管，其中所述第二浓度为所述第一浓度的至少两倍。
5.如权利要求1所述的晶体管，其中所述第一浓度为5×1012至1.1×1013原子每立方米。
6.如权利要求1所述的晶体管，其中所述第一深度比所述第二深度深0.5微米(μm)。
7.如权利要求1所述的晶体管，其中所述第一深度为0.5至1微米(μm)，且所述第二深度为1至1.5μm。
8.如权利要求1所述的晶体管，其中所述第二注入区横向延伸到所述栅极下方。
9.如权利要求8所述的晶体管，其中所述第二注入区横向延伸到所述栅极下方小于0.1微米(μm)处。
10.如权利要求8所述的晶体管，其中所述第一注入区的边缘横向对准所述栅极的源极侧边。
11.如权利要求8所述的晶体管，其中所述第一注入区横向延伸到所述栅极下方，所述第二注入区则横向延伸到比所述第一注入区更远的所述栅极下方。
12.如权利要求11所述的晶体管，其中所述第一注入区横向延伸到所述栅极下方0.2至0.25微米(μm)处。
13.如权利要求1所述的晶体管，其中所述第一注入区和所述第二注入区是被配置成使所述栅极与漏极间的电位梯度比只具所述第二注入区的晶体管的电位梯度和缓。
14.如权利要求1所述的晶体管，其中所述第一注入区和所述第二注入区是被配置成使所述晶体管的漏极与源极间电容比只具所述第二注入区的晶体管的电容小至少15％。
15.如权利要求1所述的晶体管，其中所述栅极包含第一区域及第二区域，所述第一区域具有为第一厚度的第一氧化层、所述第二区域具有不同第二厚度的第二氧化层。
16.权利要求15所述的晶体管，其中所述第一厚度大于所述第二厚度，且所述第一区域比所述第二区域更靠近所述漏极。
17.权利要求16所述的晶体管，其中所述栅极是阶状栅极，且所述第一区域毗连所述第二区域。
18.权利要求17所述的晶体管，其中所述栅极是双栅极，且所述第一区域离所述第二区域预定距离。
19.权利要求1所述的晶体管，更包含注入所述漏极区中的n型掺杂的浅漏极。
20.一种制造呈现出减少过的电容性损失的晶体管的方法，所述方法包含：
将n-井区注入基板的第一表面；
在所述晶体管的源极区与漏极区间形成栅氧化物；
以导电材料覆盖所述栅氧化物而形成所述晶体管的栅极；
将p-本体区注入所述晶体管的所述源极区，其中注入所述p-本体区的步骤包含：
利用具第一能量且与第一表面的法线夹第一角度的第一注入束，注入第一注入区，使所述第一注入区具有第一深度、第一横向扩展和p型杂质的第一浓度；以及
利用具第二能量且与所述第一表面的所述法线夹第二角度的第二注入束，注入第二注入区，使所述第二注入区具有第二深度、第二横向扩展和所述p型杂质的第二浓度，其中所述第二角度大于所述第一角度，所述第二深度小于所述第一深度，所述第二能量小于所述第一能量，所述第二横向扩展大于所述第一横向扩展，且所述第二浓度高于所述第一浓度；
在所述p-本体区的所述第二注入区中，将n+区与p+区注入所述晶体管的所述源极区；以及
将n+区注入所述晶体管的所述漏极区；
其中所述第一注入区和所述第二注入区毗连所述n-井区。
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