CN109256425A - 半导体器件及其制造方法 - Google Patents

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insulating film
gate insulating
conductive type
region
semiconductor devices
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金国焕
孙振荣
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Megna Zhixin Hybrid Signal Co.,Ltd.
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MagnaChip Semiconductor Ltd
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Abstract

一种半导体器件及其制造方法。所述半导体器件，包括第一导电型第一掺杂区域、第二导电型第二掺杂区域、源极区、漏极区、栅绝缘膜和栅电极。第一导电型第一掺杂区域形成在基板区中。第二导电型第二掺杂区域形成在基板中并与第一导电型第一掺杂区域间隔开。源极区形成在第一导电型第一掺杂区域中。漏极区形成在第二导电型第二掺杂区域中。栅绝缘膜形成在源极区和漏极区之间。栅绝缘膜的第一端的厚度与栅绝缘膜的第二端的厚度不同。栅电极形成在栅绝缘膜上。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2017年7月13日向韩国知识产权局提交的韩国专利申请第10-2017-0089116号的权益，其全部公开内容通过引用结合于此以用于所有目的。
技术领域
本公开内容涉及一种半导体器件及其制造方法，更具体地，涉及一种用于显示驱动器IC的电平移位器块的包括台阶栅绝缘膜或连接绝缘膜的N沟道延伸漏极MOS(nEDMOS)及其制造方法。
背景技术
电平移位器块是在包括在移动设备中的显示驱动器IC中将电压电平从低电压升高至高电压的器件。因为电平移位器块基本上被提供用于所有通道，电平移位器块在显示驱动器IC中占据相对大的面积。尽管已经努力减小常规电平移位器块的占用面积，但由于期望的驱动电流，难以获得积极的结果。
双扩散金属氧化物半导体(DMOS)半导体器件(例如，N沟道横向双扩散MOS(nLDMOS)或N沟道延伸漏极MOS(nEDMOS))已经经常用作电平移位器。在由DMOS半导体器件形成的电平移位器中，由于电平移位器需要承受高漏极电压，因此优选使用厚栅绝缘膜。然而，存在由于栅极输入电压低而无法通过厚栅绝缘膜获得所期望的漏极电流Idsat的问题。此外，由于低掺杂浓度，不能从已经用于相关技术的DMOS器件的漂移区获得期望的漏极电流Idsat值。此外，由于用于调整沟道长度的余量不足，在将漏电流Ioff调整为预定值或更低时存在限制。
发明内容
提供本发明内容是为了以简化的形式介绍将在以下具体实施方式中进一步描述的一些构思。本发明内容并非旨在确定所要求保护的主题的关键特征或基本特征，也不旨在用作帮助确定所要求保护的主题的范围。
在一个总体方面，提供了一种半导体器件，包括：基板；第一导电型第一掺杂区域，其形成在所述基板中；第二导电型第二掺杂区域，其与所述第一导电型第一掺杂区域间隔开地形成在所述基板中；源极区，其形成在所述第一导电型第一掺杂区域中；漏极区，其形成在所述第二导电型第二掺杂区域中；栅绝缘膜，其形成在所述源极区和所述漏极区之间，所述栅绝缘膜包括：薄栅绝缘膜，其形成为相比于所述漏极区更靠近所述源极区；厚栅绝缘膜，其形成为相比于所述源极区更靠近所述漏极区；以及连接绝缘膜，其设置在所述薄栅绝缘膜和所述厚栅绝缘膜之间，并且所述连接绝缘膜的厚度从所述薄栅绝缘膜的厚度变化至所述厚栅绝缘膜的厚度；以及栅电极，其形成在所述薄栅绝缘膜、所述厚栅绝缘膜和所述连接绝缘膜上，其中，所述薄栅绝缘膜的下表面与所述厚栅绝缘膜的下表面共面，并且所述栅电极覆盖所述厚栅绝缘膜的长度的一半以上。
优选地，所述连接绝缘膜的上表面可以具有斜面。
优选地，所述第一导电型第一掺杂区域可以形成为在所述源极区至所述漏极区的方向上延伸至所述薄栅绝缘膜的部分区域。
优选地，所述第二导电型第二掺杂区域可以形成为在所述漏极区至所述源极区的方向上延伸至所述薄栅绝缘膜的部分区域。
优选地，所述第二导电型第二掺杂区域可以形成为在所述漏极区至所述源极区的方向上仅延伸至所述厚栅绝缘膜的部分区域。
优选地，所述第二导电型第二掺杂区域可以形成为在所述漏极区至所述源极区的方向上延伸至所述连接绝缘膜的部分区域。
优选地，所述连接绝缘膜可以将所述薄栅绝缘膜和所述厚栅绝缘膜彼此连接。
优选地，所述的半导体器件还可以包括：在所述基板中顺序形成的第一隔离区、第二隔离区和第三隔离区；形成在所述第一隔离区和所述第三隔离区之间的第二导电型深阱区；以及形成在所述第二隔离区和所述第三隔离区之间并与所述第二导电型深阱区接触的第一导电型阱区。
优选地，所述漏极区可以与所述厚栅绝缘膜间隔开。
优选地，所述的半导体器件还可以包括：设置在所述漏极区和所述厚栅绝缘膜之间的硅化物阻挡绝缘膜，其中，所述硅化物阻挡绝缘膜与所述基板的上表面接触。
优选地，所述的半导体器件还可以包括：设置在所述漏极区和所述厚栅绝缘膜之间的硅化物阻挡绝缘膜，其中，所述硅化物阻挡绝缘膜与所述第二导电型第二掺杂区域的上表面接触。
优选地，所述的半导体器件还可以包括：形成在所述栅电极、所述源极区和所述漏极区上的硅化物。
在另一总体方面，一种制造半导体器件的方法，包括：在基板中形成第一导电型第一阱区；在所述第一导电型第一阱区上形成第一栅绝缘膜，所述第一栅绝缘膜包括薄栅绝缘膜、厚栅绝缘膜和连接所述薄栅绝缘膜和所述厚栅绝缘膜的连接绝缘膜，其中所述薄栅绝缘膜的下表面与所述厚栅绝缘膜的下表面彼此共面；在所述第一栅绝缘膜上形成第一栅电极；以及在基板中形成源极区和漏极区，其中，所述薄栅绝缘膜形成为相比于所述漏极区更靠近所述源极区，所述厚栅绝缘膜形成为相比于所述源极区更靠近所述漏极区，并且所述连接绝缘膜设置在所述薄栅绝缘膜和所述厚栅绝缘膜之间，并且其中，所述连接绝缘膜的厚度从所述薄栅绝缘膜的厚度变化至所述厚栅绝缘膜的厚度。
优选地，根据所述的制造半导体器件的方法，其中，所述第一栅电极覆盖所述厚栅绝缘膜的长度的一半以上。
优选地，所述的制造半导体器件的方法还可以包括：在所述第一导电型第一阱区中形成第一导电型第一掺杂区域和第二导电型第二掺杂区域，其中所述源极区和所述漏极区分别形成在所述第一导电型第一掺杂区域和所述第二导电型第二掺杂区域中。
优选地，所述的制造半导体器件的方法还可以包括：形成与所述第一导电型第一阱区间隔开的第一导电型第二阱区；在所述第一导电型第二阱区中形成第二导电型第二漂移区；以及在所述第一导电型第二阱区中形成具有与所述厚栅绝缘膜的厚度相同的厚度的第二栅绝缘膜。
优选地，所述的制造半导体器件的方法还可以包括：形成与所述第一导电型第一阱区间隔开的第一导电型第三阱区；以及在所述第一导电型第三阱区中形成具有与所述薄栅绝缘膜的厚度相同的厚度的第三栅绝缘膜。
在另一总体方面，一种半导体器件，包括：第一导电型第一掺杂区域，其形成在基板中；第二导电型第二掺杂区域，其与所述第一导电型第一掺杂区域间隔开地形成在所述基板中；源极区，其形成在所述第一导电型第一掺杂区域中；漏极区，其形成在所述第二导电型第二掺杂区域中；栅绝缘膜，其形成在所述源极区和所述漏极区之间，其中，所述栅绝缘膜的第一端的厚度与所述栅绝缘膜的第二端的厚度不同；以及栅电极，其形成在所述栅绝缘膜上。
优选地，所述栅绝缘膜的所述第一端的厚度可以小于所述栅绝缘膜的所述第二端的厚度。
优选地，所述栅绝缘膜的所述第一端可以形成为相比于所述漏极区更靠近所述源极区。
根据以下详细描述、附图和权利要求，其他特征和方面将变得明显。
附图说明
图1和图2是包括台阶栅绝缘膜的双扩散金属氧化物半导体(DMOS)半导体器件的示例的截面图。
图3、图4和图5是包括连接绝缘膜的DMOS半导体器件的另一示例的截面图。
图6和图7是包括第三阱区和连接绝缘膜的DMOS半导体器件的另一示例的截面图。
图8是根据本公开内容的示例的DMOS半导体器件的连接绝缘膜的制造方法的截面图。
图9是根据本公开内容的示例的多个半导体器件的结构的截面图及其制造方法。
图10是根据本公开内容的示例的DMOS半导体器件的电特性的曲线图。
在整个附图和详细描述中，相同的附图标记表示相同的元件。附图可能不是按比例绘制的，并且为了清楚、说明和方便，附图中元件的相对尺寸、比例和描述可能被夸大。
具体实施方式
提供以下详细描述以帮助读者获得对本文中描述的方法、装置和/或系统的全面理解。然而，在理解了本申请的公开内容之后，本文中描述的方法、装置和/或系统的各种改变、修改和等同内容将是明显的。例如，本文中描述的操作顺序仅仅是示例，并且不限于本文中阐述的那些，而是可以在理解本申请的公开内容后明显改变，除了必须以特定顺序发生的操作之外。此外，为了更加清楚和简洁，可以省略对本领域已知的特征的描述。
本文中描述的特征可以以不同的形式实施，并且不被解释为限于本文中描述的示例。相反，提供本文中描述的示例仅仅是为了示出实施本文中描述的方法、装置和/或系统的许多可能方式中的一些，这些方式、装置和/或系统在理解本申请的公开内容后将明显。
在整个说明书中，当元件(例如，层、区或基板)被描述为“在另一元件上”、“连接至”或“耦接至”另一元件时，它可以直接“在另一元件上”、“连接至”或“耦接至”另一元件，或者可以有一个或更多个其他元件介于其间。相反，当元件被描述为“直接在另一元件上”、“直接连接至”或“直接耦接至”另一元件时，其间不能有其他元件介入。
如本文中所使用的，表述“和/或”包括相关所列项中的任何一个以及任何两个或更多个的任何组合。
尽管在本文中可以使用诸如“第一”、“第二”和“第三”的表述来描述各种构件、部件、区、层或区段，但是这些构件、部件、区、层或区段不受这些表述限制。相反，这些表述仅用于区分一个构件、部件、区、层或区段与另一构件、部件、区、层或区段。因此，在不脱离示例的教导的情况下，本文中描述的示例中涉及的第一构件、部件、区、层或区段也可以被称为第二构件、部件、区、层或区段。
为便于描述，在本文中可以使用诸如“上方”、“上面”、“下方”和“下面”之类的空间相关表述来描述如附图中所示的一个元件与另一元件的关系。除了附图中描绘的取向之外，这样的空间相关表述旨在涵盖器件在使用或操作中的不同取向。例如，如果附图中的器件翻转，则被描述为相对于另一元件“上方”或“上面”的元件相对于另一元件将是“下方”或“下面”。因此，根据器件的空间取向，表述“上方”涵盖上方和下方二者的取向。器件还可以以其他方式(例如，旋转90度或其他取向)定向，并且本文中使用的空间相关表述被相应地解释。
本文中使用的表述仅用于描述各种示例，并不用于限制本公开内容。除非上下文另有明确指示，否则冠词“一”、“一个”和“该”旨在也包括复数形式。表述“包括”、“包含”和“具有”指定所述特征、数字、操作、构件、元件和/或其组合的存在，但并不排除存在或添加一个或更多个其他特征、数字、操作、构件、元件和/或其组合。
由于制造技术和/或公差，可能发生附图中所示形状的变化。因此，本文中描述的示例不限于附图中示出的具体形状，而是包括在制造期间发生的形状变化。
本文中描述的示例的特征可以以各种方式进行组合，这在理解了本申请的公开内容后将明显。此外，尽管本文中描述的示例具有各种配置，但是在理解本申请的公开内容之后将会明白其他配置也是可以的。
本公开内容的示例提供一种半导体器件及其制造方法，该半导体器件包括设置在一个栅绝缘膜中的具有不同厚度的薄栅绝缘膜和厚栅绝缘膜以及设置在其界面处的连接绝缘膜。
示例还包括以下半导体器件及其制造方法，该半导体器件包括掺杂区域，该掺杂区域从漏极区延伸至薄栅绝缘膜区域以满足漏电流Ioff、漏极电流Idsat和Vt。
这些示例包括即使在低栅极输入电压下也具有高漏极电流的半导体器件及其制造方法。
示例包括以下半导体器件及其制造方法，该半导体器件调整沟道中的掺杂区域(延伸的漏极结)的长度，其中形成台阶栅绝缘膜以根据器件特性调整沟道长度。
图1和图2是包括台阶栅绝缘膜的DMOS半导体器件100的示例的截面图。这里，双扩散金属氧化物半导体(DMOS)包括n沟道横向双扩散金属氧化物半导体(nLDMOS)或n沟道延伸漏极金属氧化物半导体(nEDMOS)器件。
如图1所示，半导体器件100包括形成在基板10上的第一导电型(P)阱区30以及在阱区30上具有不同厚度的栅绝缘膜310和320。此外，在栅绝缘膜310和320上形成有栅电极350。第二导电型(N)漏极区90和源极区80设置在栅电极350的相对侧。即，当栅绝缘膜310(具有小的厚度)形成为靠近源极区80时，栅绝缘膜320(具有大的厚度)形成为更靠近漏极区90。由于漏极电压高于源极电压，所以栅绝缘膜310和320的厚度从源极区80到漏极区90增加。
在相关技术中，仅使用厚栅绝缘膜而不提供薄栅绝缘膜。即，在相关技术的器件中，使用适用于中电压(MV)和高电压(HV)的厚栅绝缘膜。当0.5V到10V的电压被施加至栅电极350时，由于厚栅绝缘膜，漏极电流Idsat太低。因此，为了提高漏极电流，沟道区的宽度需要较大。然而，在这种情况下，装置的面积不期望地变得太大。
当仅使用具有相对较小厚度的薄栅绝缘膜310时，漏极电流可能增大；然而，由于将高电压施加至漏极区90，所以使用厚栅绝缘膜320。使用厚栅绝缘膜320防止了由于高电压而导致薄栅绝缘膜310破裂。当薄栅绝缘膜310形成在漏极区90附近时，薄栅绝缘膜破裂并且对器件的特性产生不利影响。
在第一导电型(P)阱区30中形成有第一导电型(P)第一掺杂区域40和第二导电型(N)第二掺杂区域50。第一导电型(P)第一掺杂区域40在源极区80至漏极区90的方向上延伸至薄栅绝缘膜310的部分区域。第一导电型(P)第一掺杂区域40的右外边缘410从栅电极350的左侧壁延伸薄栅绝缘膜310的宽度A2。
第一导电型(P)第一掺杂区域40用作沟道。与仅提供第一导电型(P)阱区30的情况相比，第一导电型(P)第一掺杂区域40增加阈值电压。这是因为与仅提供第一导电型(P)阱区30的情况相比，P型杂质的浓度增加。由于增加的阈值电压，漏电流Ioff可能减小。源极区80的界面用于增强P型掺杂剂的浓度。由源极区80引起的耗尽区的延伸减小以防止穿通。此外，可以在P型阱区30中形成用于调整EDMOS半导体器件的Vt的Vt调整离子注入区。
本公开内容的半导体器件100包括包围漏极区90的第二导电型(N)第二掺杂区域50。第二导电型(N)第二掺杂区域50延伸至薄栅绝缘膜310。第二导电型(N)第二掺杂区域50以比漏极区90中高的能量注入离子以包围漏极区90。此外，第二导电型(N)第二掺杂区域50相比于相关技术的漂移区较高度掺杂使得电阻低以提供高的漏极电流。
随着第二导电型(N)第二掺杂区域50中的掺杂的剂量增加，饱和漏极电流Idsat也增加。但是，随着剂量增加，由于诸如击穿电压的问题，器件可能变得不可靠。因此，需要在适当地满足饱和漏极电流Idsat和击穿电压的范围内优化第二导电型(N)第二掺杂区域50的离子注入剂量。第二导电型(N)第二掺杂区域50的优化的离子注入剂量在P型阱区30和漏极区90之间的范围内。第二导电型(N)第二掺杂区域50相比于P型阱区30较高度掺杂并且相比于漏极区90以较低度掺杂。
第二导电型(N)第二掺杂区域50可以使用离子注入来形成，以调整逻辑阱阈值电压。用于调整逻辑阱阈值电压的离子注入使用低能量执行，以用于形成低电压(LV)器件。由于逻辑阱阈值电压离子注入的能量较低，基板10表面附近的第二导电型(N)第二掺杂区域50很薄。第二导电型(N)第二掺杂区域50形成为在漏极区90至源极区80的方向上不仅延伸至厚栅绝缘膜320，而且延伸至的薄栅绝缘膜310。第二导电型(N)第二掺杂区域50的长度大于厚栅绝缘膜320的长度。
沟道长度由第二导电型(N)第二掺杂区域50减小至Leff。这里，图1中的有效沟道长度Leff是从栅电极350的左侧壁开始至第二导电型(N)第二掺杂区域50的左外边缘510的距离。此外，第二导电型(N)第二掺杂区域50相比于高电压半导体器件200的第二漂移区190或中电压半导体器件300的第三漂移区195较高度掺杂，使得其电阻低。
因此，沟道长度减小，电阻变低，并且使用薄栅绝缘膜310，使得提供比现有DMOS器件高约10倍的漏极电流Idsat。这是可能的，因为栅绝缘膜310和320由其中低电压LV的薄栅绝缘膜310和中电压MV的厚栅绝缘膜320被组合的台阶栅绝缘膜构成，同时还使用第二导电型(N)第二掺杂区域50。即，由于存在薄栅绝缘膜310，因此高漏极电流是可获得的。
通过交叠形成在栅电极350一侧的间隔部180来形成源极区80。相反，漏极区90被形成为与栅电极350的间隔部180隔开预定间隔以增加击穿电压。在栅电极350和高掺杂漏极区90之间提供用于增加栅极-漏极击穿电压的非硅化物区域。间隔部180和漏极区90之间的预定间隔被确定为满足例如示出为至少大于10V的击穿电压。为了形成非硅化物区域，在基板上的漏极区90与厚栅绝缘膜320之间形成硅化物阻挡绝缘膜270。阻挡绝缘膜270可以使用SiON、SiO2和SiN中的任何一种或其组合。在一些情况下，可以应用硅化物而不提供非硅化物区域。
在第一导电型(P)阱区30与基板10之间形成有深N型阱(DNW)区20。DNW区20用于将该半导体器件与其他器件隔开。当其中形成P型阱(PW)的其他半导体被设置成与该半导体器件相邻时，不需要将另一半导体隔开；因此，在这种情况下，不使用DNW。
在漏极区90或源极区80的侧部顺序地形成有由用于将相邻器件隔开的沟槽形成的第一隔离区110、第二隔离区120和第三隔离区130。这里，沟槽可以根据器件的所需规格选自浅沟槽隔离(STI)、中沟槽隔离(MTI)和深沟槽隔离(DTI)。替选地，可以使用LOCOS氧化物层代替沟槽。
可以在第二隔离区120和源极区80之间设置向P型阱区30或第一导电型(P)第一掺杂区域40施加偏置电压的第一导电型(P)第一拾取区70。此外，可以设置向DNW区20施加偏置电压的第二导电型(N)第二拾取区60。
半导体器件100包括设置在第二导电型(N)第二拾取区60、第一导电型(P)第一拾取区70、源极区80、漏极区90和栅电极350上的硅化物210、220和230。半导体器件100还包括分别设置在硅化物210和230上的源极接触插塞240和漏极接触插塞250以及设置在硅化物220上的栅极接触插塞260。
施加至漏极区90的电压是3.3V或更高。施加至栅电极350的电压是作为最低电压的栅电压，并被施加至用于数字块的低电压半导体器件400。在本公开内容的示例实施方式中，将约0.5V至10V的电压施加至栅电极350。为了将来自由LV器件形成的数字块的信号传输至高电压半导体器件200的块，可以将根据本公开内容的示例实施方式的器件用于中间区域。
因此，根据本公开内容的示例实施方式的半导体器件100可以用于需要小芯片尺寸的移动智能电话或者驱动小型/大型显示驱动器的驱动芯片。此外，该半导体器件还可以用于LED、LCD、AMOLED或PMOLED显示驱动器IC。
此外，半导体器件100具有优良的沟道长度调制(CLM)以构成稳定的模拟电路。在栅电极350和漏极区90之间可以使用厚LOCOS(硅的局部氧化的组合)或STI(浅沟槽隔离)绝缘层。然而，通过这样做，在栅绝缘薄膜310和320与漏极区90之间形成一定曲率，使得漏极电流速度降低。因此，在薄栅绝缘膜310与漏极区90之间的基板10的表面可以是均匀的以彼此共面，而不在其之间形成LOCOS或STI绝缘层。
根据示例的台阶栅绝缘膜DMOS半导体器件在图2中示出，并且具有与上述示例的配置类似的配置。
如图2所示，第二导电型(N)第二掺杂区域50形成为在漏极区90至源极区80的方向上延伸至厚栅绝缘膜320的部分区域。与图1中的有效沟道长度相比，图2中的有效沟道长度Leff增加了ΔA1。因此，Ioff减少。
图3至图5是根据另一示例的包括连接绝缘膜的DMOS半导体器件的截面图。
如图3至图5所示，本公开内容的另一示例具有其中图1和图2中示出的台阶栅绝缘膜被修改为连接绝缘膜的结构。
如图3所示，形成有在漏极区90至源极区80的方向上延伸至薄栅绝缘膜310的部分区域的第二导电型(N)第二掺杂区域50。形成有在源极区80至漏极区90的方向上延伸至薄栅绝缘膜310的部分区域的第一导电型(P)第一掺杂区域40。
在基板10上依次形成有第一隔离区110、第二隔离区120和第三隔离区130。半导体器件100包括形成在基板10上的第二导电型深阱区20和形成在第二导电型深阱区20中的第一导电型第一阱区30。半导体器件100还包括形成在第一导电型第一阱区30中的第一导电型(P)第一掺杂区域40和形成在第一导电型第一阱区30中并且与第一导电型(P)第一掺杂区域40间隔开的第二导电型(N)第二掺杂区域50。半导体器件100还包括形成在第一导电型(P)第一掺杂区域40中的源极区80以及形成在第二导电型(N)第二掺杂区域50中的漏极区90。
这里，第二导电型深阱区20形成在第一隔离区110和第三隔离区130之间。第一导电型第一阱区30形成在第二隔离区120和第三隔离区130之间。
此外，半导体器件100包括形成在基板10上的栅绝缘膜310、320和330以及形成在栅绝缘膜310、320和330上的栅电极350。这里，栅电极350覆盖厚栅绝缘膜320的长度的一半以上。此外，栅绝缘膜310、320和330形成在源极区80和漏极区90之间。栅绝缘膜310、320和330包括薄栅绝缘膜310、厚栅绝缘膜320以及设置在薄栅绝缘膜310和厚栅绝缘膜320之间的连接绝缘膜330。
代替台阶栅绝缘膜，当与栅电极350接触时，可以使用连接绝缘膜330。这是因为连接绝缘膜330的厚度与具有更突变的轮廓的台阶栅绝缘膜相比渐进的变化。这是由连接绝缘膜330的形状引起的。连接绝缘膜330具有预定斜面或弯曲形状。因此，在栅电极350和连接绝缘膜330之间不存在空的空间。相反，由于台阶栅绝缘膜的厚度快速变化，所以当沉积栅电极350时，可能在界面处形成空的空间。连接绝缘膜330的厚度从薄栅绝缘膜310的厚度变化至厚栅绝缘膜320的厚度。
薄栅绝缘膜310靠近源极区80并且厚栅绝缘膜320靠近漏极区90。
此外，薄栅绝缘膜310的下表面和厚栅绝缘膜320的下表面彼此共面，并且连接绝缘膜330的厚度朝向厚栅绝缘膜320增加。因此，连接绝缘膜330将薄栅绝缘膜310和厚栅绝缘膜320彼此连接。
此外，在半导体器件100中，连接绝缘膜330的上表面具有弯曲形状或斜面，并且薄栅绝缘膜310和/或厚栅绝缘膜320的每个上表面共面。
半导体器件100还包括第二导电型高掺杂掺杂区域，即形成在第一隔离区110和第二隔离区120之间待与第二导电型深阱区20接触的第二导电型(N)第二拾取区60。
此外，漏极区90与厚栅绝缘膜320间隔开。半导体器件100还包括设置在漏极区90和厚栅绝缘膜320之间的硅化物阻挡绝缘膜270。硅化物阻挡绝缘膜270与基板10的表面直接接触。第二导电型(N)第二掺杂区域50与硅化物阻挡绝缘膜270直接接触。
如图4所示，形成有在漏极区90至源极区80的方向上延伸至连接绝缘膜330的部分区域的第二导电型(N)第二掺杂区域50。因此，与图2中的有效沟道长度相比，图4中的有效沟道长度Leff增加了ΔA4。未描述的其余元件与图3中描述的相同。
如图5所示，第二导电型(N)第二掺杂区域50形成为在漏极区90至源极区80的方向上延伸至厚栅绝缘膜320的部分区域。第二导电型(N)第二掺杂区域50不延伸至薄栅绝缘膜310；因此，与图2中的有效沟道长度相比，图5中的有效沟道长度Leff增加了ΔA5。图5的有效沟道长度比图4的长。这是因为第二导电型(N)第二掺杂区域50没有延伸至薄栅绝缘膜310，而是仅延伸至厚栅绝缘膜320的部分区域。可以使用第二导电型(N)第二掺杂区域50来调整有效沟道长度。未描述的其余元件与图3中所述的相同。
在图3中，第一导电型第一阱区30与薄栅绝缘膜310接触，并且在图4中，第一导电型第一阱区30与薄栅绝缘膜310和连接绝缘膜330接触。在图5中，第一导电型第一阱区30与薄栅绝缘膜310、连接绝缘膜330和厚栅绝缘膜320接触。按照图3、图4和图5的顺序，沟道长度或有效沟道长度可以增加并且Idsat值可以减小。然而，Ioff值较低，使得至基板10的漏电流减小。因此，可以根据期望的Idsat和Ioff确定适合的有效沟道长度。
图6和图7是根据本公开内容的另一示例的包括第三阱区和连接绝缘膜的DMOS半导体器件的截面图。
作为上述半导体器件100的第一导电型第一阱区30，可以使用中电压半导体器件的中电压阱区或高电压半导体器件的第二阱区。然而，图6示出了其中中电压阱区(或第二阱区)30被第三阱区35替换的结构。第三阱区35的掺杂剂掺杂浓度高于中电压/第二阱区30的掺杂剂掺杂浓度。因此，半导体器件100的Vt进一步增加。包围源极区80的第一导电型(P)第一掺杂区域40不包括在图6中。原因在于中电压阱区30和第一导电型(P)第一掺杂区域40的增加的掺杂浓度与第三阱区35的掺杂浓度类似。由于没有第一导电型(P)第一掺杂区域40，可以降低制造成本。
栅绝缘膜包括薄栅绝缘膜310、厚栅绝缘膜320以及设置在薄栅绝缘膜310和厚栅绝缘膜320之间的连接绝缘膜330。此外，形成有在漏极区90至源极区80的方向上延伸至薄栅绝缘膜310的部分区域的第二导电型(N)第二掺杂区域50。其余部分与图3中的相同，因此将省略其描述。
如图7所示，第二导电型(N)第二掺杂区域50形成为在漏极区90至源极区80的方向上仅延伸至连接绝缘膜330的部分区域。因此，与图2中的有效沟道长度相比，图7中的有效沟道长度Leff增加了ΔA7。这里，Leff是从栅电极350左边缘至第二导电型(N)第二掺杂区域50的左边缘510的长度。未描述的其余元件与图3中所述的相同。
图8是根据本公开内容的示例的DMOS半导体器件的连接绝缘膜的形成方法的截面图。
连接绝缘膜330通过以下制造工艺形成。在形成薄栅绝缘膜310之前，首先形成厚栅绝缘膜320，之后对光掩模43进行图案化。执行湿法蚀刻过程以去除暴露的厚栅绝缘膜320。湿法蚀刻过程是各向同性蚀刻过程，从而同时产生垂直和水平蚀刻。通过湿法蚀刻过程，厚栅绝缘膜320的一部分具有如图8所示的相对于基板表面的斜面或曲面321。在湿法蚀刻过程之后，去除图案化的光掩模43并形成薄栅绝缘膜310。因此，可以形成在薄栅绝缘膜310和厚栅绝缘膜320的界面处具有斜面321的连接绝缘膜330。
图9是根据本公开内容的示例的多个半导体器件的结构的截面图及其制造方法。
在一个基板10上形成有多个半导体器件100、200、300和400，并且这些半导体器件可以用于驱动显示面板(例如，AMOLED、OLED或LCD)。例如，布置nEDMOS半导体器件100、高电压半导体器件200、中电压半导体器件300和低电压半导体器件400。高电压半导体器件200可以用于用作输出或输入缓冲的所有器件。中电压半导体器件300可以用于用作显示驱动器IC中的数模转换器(DAC)或缓冲器的半导体器件。低电压半导体器件400可以用于用作显示驱动器IC中的移位寄存器或锁存器的半导体器件。
根据该示例的高电压半导体器件200以大约10V至100V操作。中电压半导体器件300例如以大约5V至10V操作。低电压半导体器件400例如以5V或更低操作。因此，用于高电压半导体器件200的栅绝缘膜的厚度最大，并且厚度按照中电压半导体器件300和低电压半导体器件400的顺序减小。
以上已经详细描述了nEDMOS半导体器件100，因此将省略其描述。高电压半导体器件200包括形成在基板10上的P型第二阱区30a(HPW)、N型第二漂移区190、N型源极区80a、N型漏极区90a、P型拾取区70a、多个硅化物层210a、220a和230a、第二栅绝缘膜320a、栅电极350a、间隔部180a、硅化物阻挡绝缘膜270a以及分隔层120a和130a。
中电压半导体器件300包括形成在基板10上的P型中电压阱区30b(MPW)、N型第三漂移区195、N型源极区80b、N型漏极区90b、P型拾取区70b、多个硅化物层210b、220b和230b、中电压栅绝缘膜320b、栅电极350b、间隔部180b以及分隔层120b和130b。这里，N型第三漂移区195的深度可以等于或浅于N型第二漂移区190的深度。
低电压半导体器件400包括形成在基板10上的P型第三阱区35c(PW)、N型LDD区75、N型源极区80c、N型漏极区90c、P型拾取区70c、多个硅化物层210c、220c和230c、第三栅绝缘膜320c、栅电极350c、间隔部180c以及分隔层120c和130c。在低电压半导体器件400中，使用具有比第二漂移区190或第三漂移区195的深度浅的深度的LDD区。
nEDMOS半导体器件100的厚栅绝缘膜320的厚度等于形成在同一芯片中的中电压半导体器件300或高电压半导体器件200的栅绝缘膜320b或320a的厚度。可以根据所使用的电平移位器电路的类型来选择栅绝缘膜。替选地，选择标准可以根据产品类型或期望的电特性而变化。与此不同的是，可以根据nEDMOS半导体器件100的特性来将其他栅绝缘膜组合。
当根据是否使用电平移位器电路来选择栅绝缘膜时，可以理解如下：例如，当用于产品的电平移位器电路从低电压变为高电压时，nEDMOS半导体器件100的栅绝缘膜310和320可以由第三栅绝缘膜310c和第二栅绝缘膜320a构成。高电压半导体器件200的栅绝缘膜320a同时用于nEDMOS半导体器件100的厚栅绝缘膜320。即，当形成高电压半导体器件200的栅绝缘膜320a时，同时形成nEDMOS半导体器件100的厚栅绝缘膜320。
替选地，当用于产品的电平移位器电路从低电压变为中电压时，nEDMOS半导体器件100的栅绝缘膜310和320可以由第三栅绝缘膜310c和中电压栅绝缘膜320b构成。中电压半导体器件300的栅绝缘膜320b同时用于nEDMOS半导体器件100的厚栅绝缘膜320。即，当形成中电压半导体器件300的栅绝缘膜320b时，同时形成nEDMOS半导体器件100的厚栅绝缘膜320。
此外，当形成低电压逻辑器件或低电压半导体器件400的栅绝缘膜310c时，同时形成nEDMOS半导体器件100的薄栅绝缘膜310。通过这样做，可以降低制造成本。
也可以同时形成根据本公开内容的示例的高电压/中电压半导体器件的阱区和nEDMOS器件的阱区。例如，当期望在与第二阱区30a相同的条件下形成nEDMOS器件的阱区30时，阱区30可以在相同的步骤中形成。类似地，当期望在与中电压阱区30b相同的条件下形成nEDMOS器件的阱区30时，阱区30可以在相同的步骤中形成。图1至5说明了上述情况。
类似地，当期望在与第三阱区35c相同的条件下形成nEDMOS半导体器件100的阱区30时，阱区30可以在相同的步骤中形成。例如，图6示出了上述情况。如上所述，在与低电压半导体器件400的阱区35c相同的条件下形成nEDMOS半导体器件100的阱区30。低电压半导体器件400的第三阱区35c和nEDMOS半导体器件100的阱区30可以同时形成。因此，低电压半导体器件400的第三阱区35c和nEDMOS半导体器件100的阱区30可以具有相同的深度。
图10是DMOS半导体器件的示例的电特性的曲线图。
如图10所示，在DMOS半导体器件中，确保稳定的饱和漏极电流IDat并且骤回(snapback)特性消失。如上所述，这是增加有效沟道长度Leff或优化第二导电型(N)第二掺杂区域50的剂量的结果。相反，在由相关技术制造的半导体器件中，出现骤回特性并产生不稳定的饱和漏极电流IDat。
尽管本公开内容包括具体示例，但在理解本申请的公开内容后将明显是，在不脱离权利要求及其等同内容的精神和范围的情况下，可以在这些示例中进行形式和细节上的各种改变。本文中描述的示例仅被认为是描述性的，而不是为了限制的目的。每个示例中的特征或方面的描述被认为适用于其他示例中的类似特征或方面。如果所描述的技术以不同的顺序执行和/或如果所描述的系统、架构、器件或电路中的部件以不同的方式组合和/或被其他部件或它们的等同物替换或补充，则可以实现合适的结果。因此，本公开内容的范围不是由详细描述限定，而是由权利要求及其等同内容限定，并且在权利要求及其等同内容的范围内的所有变化都被解释为包括在本公开内容中。

Claims (20)

1.一种半导体器件，包括：
基板；
第一导电型第一掺杂区域，其形成在所述基板中；
第二导电型第二掺杂区域，其与所述第一导电型第一掺杂区域间隔开地形成在所述基板中；
源极区，其形成在所述第一导电型第一掺杂区域中；
漏极区，其形成在所述第二导电型第二掺杂区域中；
栅绝缘膜，其形成在所述源极区和所述漏极区之间，所述栅绝缘膜包括：
薄栅绝缘膜，其形成为相比于所述漏极区更靠近所述源极区；
厚栅绝缘膜，其形成为相比于所述源极区更靠近所述漏极区；以及
连接绝缘膜，其设置在所述薄栅绝缘膜和所述厚栅绝缘膜之间，并且所述连接绝缘膜的厚度从所述薄栅绝缘膜的厚度变化至所述厚栅绝缘膜的厚度；以及
栅电极，其形成在所述薄栅绝缘膜、所述厚栅绝缘膜和所述连接绝缘膜上，
其中，所述薄栅绝缘膜的下表面与所述厚栅绝缘膜的下表面共面，并且所述栅电极覆盖所述厚栅绝缘膜的长度的一半以上。
2.根据权利要求1所述的半导体器件，其中，所述连接绝缘膜的上表面具有斜面。
3.根据权利要求1所述的半导体器件，其中，所述第一导电型第一掺杂区域形成为在所述源极区至所述漏极区的方向上延伸至所述薄栅绝缘膜的部分区域。
4.根据权利要求1所述的半导体器件，其中，所述第二导电型第二掺杂区域形成为在所述漏极区至所述源极区的方向上延伸至所述薄栅绝缘膜的部分区域。
5.根据权利要求1所述的半导体器件，其中，所述第二导电型第二掺杂区域形成为在所述漏极区至所述源极区的方向上仅延伸至所述厚栅绝缘膜的部分区域。
6.根据权利要求1所述的半导体器件，其中，所述第二导电型第二掺杂区域形成为在所述漏极区至所述源极区的方向上延伸至所述连接绝缘膜的部分区域。
7.根据权利要求1所述的半导体器件，其中，所述连接绝缘膜将所述薄栅绝缘膜和所述厚栅绝缘膜彼此连接。
8.根据权利要求1所述的半导体器件，还包括：
在所述基板中顺序形成的第一隔离区、第二隔离区和第三隔离区；
形成在所述第一隔离区和所述第三隔离区之间的第二导电型深阱区；以及
形成在所述第二隔离区和所述第三隔离区之间并与所述第二导电型深阱区接触的第一导电型阱区。
9.根据权利要求1所述的半导体器件，其中，所述漏极区与所述厚栅绝缘膜间隔开。
10.根据权利要求1所述的半导体器件，还包括：
设置在所述漏极区和所述厚栅绝缘膜之间的硅化物阻挡绝缘膜，
其中，所述硅化物阻挡绝缘膜与所述基板的上表面接触。
11.根据权利要求1所述的半导体器件，还包括：
设置在所述漏极区和所述厚栅绝缘膜之间的硅化物阻挡绝缘膜，
其中，所述硅化物阻挡绝缘膜与所述第二导电型第二掺杂区域的上表面接触。
12.根据权利要求1所述的半导体器件，还包括：
形成在所述栅电极、所述源极区和所述漏极区上的硅化物。
13.一种制造半导体器件的方法，包括：
在基板中形成第一导电型第一阱区；
在所述第一导电型第一阱区上形成第一栅绝缘膜，所述第一栅绝缘膜包括薄栅绝缘膜、厚栅绝缘膜和连接所述薄栅绝缘膜和所述厚栅绝缘膜的连接绝缘膜，其中所述薄栅绝缘膜的下表面与所述厚栅绝缘膜的下表面彼此共面；
在所述第一栅绝缘膜上形成第一栅电极；以及
在基板中形成源极区和漏极区，
其中，所述薄栅绝缘膜形成为相比于所述漏极区更靠近所述源极区，所述厚栅绝缘膜形成为相比于所述源极区更靠近所述漏极区，并且所述连接绝缘膜设置在所述薄栅绝缘膜和所述厚栅绝缘膜之间，并且
其中，所述连接绝缘膜的厚度从所述薄栅绝缘膜的厚度变化至所述厚栅绝缘膜的厚度。
14.根据权利要求13所述的制造半导体器件的方法，
其中，所述第一栅电极覆盖所述厚栅绝缘膜的长度的一半以上。
15.根据权利要求13所述的制造半导体器件的方法，还包括：
在所述第一导电型第一阱区中形成第一导电型第一掺杂区域和第二导电型第二掺杂区域，其中所述源极区和所述漏极区分别形成在所述第一导电型第一掺杂区域和所述第二导电型第二掺杂区域中。
16.根据权利要求13所述的制造半导体器件的方法，还包括：
形成与所述第一导电型第一阱区间隔开的第一导电型第二阱区；
在所述第一导电型第二阱区中形成第二导电型第二漂移区；以及
在所述第一导电型第二阱区中形成具有与所述厚栅绝缘膜的厚度相同的厚度的第二栅绝缘膜。
17.根据权利要求13所述的制造半导体器件的方法，还包括：
形成与所述第一导电型第一阱区间隔开的第一导电型第三阱区；以及
在所述第一导电型第三阱区中形成具有与所述薄栅绝缘膜的厚度相同的厚度的第三栅绝缘膜。
18.一种半导体器件，包括：
第一导电型第一掺杂区域，其形成在基板中；
第二导电型第二掺杂区域，其与所述第一导电型第一掺杂区域间隔开地形成在所述基板中；
源极区，其形成在所述第一导电型第一掺杂区域中；
漏极区，其形成在所述第二导电型第二掺杂区域中；
栅绝缘膜，其形成在所述源极区和所述漏极区之间，其中，所述栅绝缘膜的第一端的厚度与所述栅绝缘膜的第二端的厚度不同；以及
栅电极，其形成在所述栅绝缘膜上。
19.根据权利要求18所述的半导体器件，其中，所述栅绝缘膜的所述第一端的厚度小于所述栅绝缘膜的所述第二端的厚度。
20.根据权利要求19所述的半导体器件，其中，所述栅绝缘膜的所述第一端形成为相比于所述漏极区更靠近所述源极区。
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