CN110289315A - 具有双台阶场板结构的高电压晶体管装置 - Google Patents

具有双台阶场板结构的高电压晶体管装置 Download PDF

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Abstract

本发明提供具有双台阶场板结构的高电压晶体管装置及制作其的方法。一种示例性高电压晶体管装置包括栅电极、第一膜、第二膜以及场板。栅电极设置在源极区与漏极区之间的基底上。第一膜从栅电极之上横向延伸至漂移区之上，其中漂移区横向配置于栅电极与漏极区之间。第二膜在漂移区的与漏极区相邻且远离栅电极的一部分之上横向延伸。场板从第一膜之上横向延伸至第二膜之上。由栅电极的顶表面垂直至场板的底表面的第一厚度小于由漂移区的一部分的顶表面垂直至场板的底表面的第二厚度。

Description

具有双台阶场板结构的高电压晶体管装置
技术领域
本发明涉及一种半导体结构及其制造方法，且特别涉及一种具有双台阶场板结构的高电压晶体管装置。
背景技术
高电压(high-voltage，HV)晶体管(例如金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET))可充当高电压切换调节器及功率管理集成电路(integrated circuit，IC)中的高电压开关。为了处理所述及其他高电压应用中所涉及的高电压，期望使高电压晶体管具有高击穿电压(breakdown voltage)及低导通电阻(on-resistance)。
发明内容
本发明阐述具有双台阶场板结构(two-step field plate structure)的高电压晶体管装置以及制作此等装置的方法的实施方案，所述高电压晶体管装置可达成高击穿电压及低导通电阻。
本发明的一个态样以一种高电压晶体管装置为特征，所述高电压晶体管装置包括：设置于源极区与漏极区之间的半导体基底之上的栅电极；从栅电极之上横向延伸至漂移区之上的第一膜，且漂移区横向配置于栅电极与漏极区之间；横向延伸于漂移区的一部分之上的第二膜，且所述漂移区的一部分与漏极区相邻且远离栅电极；以及从第一膜之上横向延伸至第二膜之上的场板。由栅电极的顶表面垂直至场板的底表面而界定的第一厚度小于由漂移区的一部分的顶表面垂直至场板的底表面而界定的第二厚度，第一厚度包括第一膜的厚度，且第二厚度包括第二膜的厚度。
第一膜可在漂移区的一部分之上横向延伸，且第一厚度可等同于第一膜的厚度，且第二厚度可不小于第一膜与第二膜的厚度之和。
在一些实施方案中，第二膜形成于第一膜之上和场板之下。场板可包括位于第二膜之上的第一导电层以及共形地位于第一膜和第一导电层之上的第二导电层。高电压晶体管装置可更包括位于第二膜与第一导电层之间的多晶硅层。第一导电层可包含金属硅化物，且第二导电层包含金属。高电压晶体管装置可更包括金属硅化物层，所述金属硅化物层形成于源极区、漏极区与门电极的未被第一膜覆盖的部分上。
在一些实施方案中，第一膜形成于第二膜之上及场板之下。第二膜可包括具有与栅电极相同的厚度及材料的导电层。导电层与门电极可由多晶硅形成。在一些实例中，高电压晶体管装置更包括位于栅电极与漂移区之间的第一介电层，且第二膜包括位于导电层与漂移区的一部分之间的第二介电层，并且第二介电层具有与第一介电层相同的材料及相同的厚度。
在一些实例中，第二膜包括由第一膜覆盖的第一部分以及由金属层覆盖的第二部分，第二部分横向邻接第一部分且比第一部分靠近漏极区。高电压晶体管装置可更包括位于场板与第一膜之间的多晶硅层，且场板可具有与金属层相同的材料及相同的厚度。高电压晶体管装置可更包括位于源极区、漏极区以与门电极的一部分(未被第一膜覆盖)上的相应金属层，所述相应金属层具有与金属层相同的材料及相同的厚度。
在一些情形中，高电压晶体管装置更包括：耦接至源极区的源极金属接触窗；以及被配置成将场板耦接至源极金属接触窗的金属线层。在一些情形中，高电压晶体管装置更包括：耦接至栅电极的栅极金属接触窗；以及被配置成将场板耦接至栅极金属接触窗的金属线层。
高电压晶体管装置可被配置为低侧开关(low-side switch)、高侧开关(high-side switch)及完全隔离式开关(fully isolated switch)中的一者。第一膜可包括包含硅化物阻挡层在内的一个或多个介电层，且第二膜可包括包含场板蚀刻停止层在内的一个或多个介电层。第一膜可覆盖栅电极的边缘，且第二膜可远离栅电极的边缘并横向邻接漏极区的边缘。
在一些情形中，高电压晶体管装置更包括：多个金属接触窗，所述多个金属接触窗垂直配置于层间介电(inter-level dielectric，ILD)层内且形成于源极区、栅电极及漏极区上。在一些情形中，高电压晶体管装置更包括：侧壁间隙壁，所述侧壁间隙壁沿着栅电极的侧壁配置且将栅电极与第一膜和场板横向分隔开。
本发明的另一态样以一种制作高电压晶体管装置的方法为特征，所述方法包括：在半导体基底中形成源极区及漏极区；在源极区与漏极区之间的所述半导体基底上形成栅电极；形成第一膜，所述第一膜从栅电极之上横向延伸至漂移区之上，且漂移区横向配置于栅电极与漏极区之间；形成第二膜，所述第二膜横向延伸于漂移区的一部分之上，且所述漂移区的一部分与漏极区相邻且远离栅电极；以及形成场板，所述场板从第一膜之上横向延伸至第二膜之上。由栅电极的顶表面垂直至场板的底表面而界定的第一厚度小于由漂移区的一部分的顶表面垂直至场板的底表面而界定的第二厚度，第一厚度包括第一膜的厚度，且第二厚度包括第二膜的厚度。
第一膜的厚度可基于预定击穿电压、漂移区的掺杂浓度或从栅电极至漏极区的漂移长度中的至少一者来确定。第二膜的厚度可基于第一膜的厚度、预定击穿电压、漂移区的掺杂浓度、所述漂移长度或晶体管装置的导通电阻来确定，并且第一膜及第二膜可被配置成使场板上形成实质上均匀的电场且晶体管装置的击穿电压高于预定击穿电压。
在一些实施方案中，形成第一膜包括在漂移区的一部分之上形成横向延伸的第一膜，并且第一厚度等同于第一膜的厚度，且第二厚度不小于第一膜与第二膜的厚度之和。
在一些实例中，形成第二膜的步骤包括在第一膜之上形成第二膜。所述方法可包括在源极区、栅电极、漏极区及第二膜上选择性地形成第一导电层。形成场板的步骤可包括在第二膜上形成所述第一导电层，并于第一膜之上以及位于第二膜上的第一导电层之上共形地形成第二导电层。所述方法可更包括在第二膜与第一导电层之间形成多晶硅层。
在一些实例中，形成栅电极及第二膜的步骤包括：选择性地在漂移区的第一部分上依序形成介电层及导电层来作为所述栅电极，并且选择性地在漂移区的第二部分上依序形成介电层及导电层来作为第二膜，且形成第一膜的步骤包括在第二膜之上形成第一膜。形成第一膜可的步骤包括在第二膜的一部分上形成第一膜。所述方法可包括在第一膜之上形成多晶硅层。形成场板的步骤可包括：在多晶硅层之上以及第二膜的另一部分之上形成金属层，且所述第二膜的另一部分与第二膜的一部分横向邻接并与漏极区相邻。形成金属层的步骤可包括在源极区、栅电极及漏极区上选择性地形成所述金属层。
在一些情形中，所述方法更包括：形成耦接至源极区与门电极中的一者的金属接触窗；以及形成将金属接触窗耦接至场板的金属线层。
在一些情形中，所述方法更包括：在源极区、栅电极及漏极区之上形成层间介电(ILD)层；在层间介电层中形成垂直耦接至源极区及漏极区的多个金属接触窗；以及在层间介电层上形成金属线层并将用于场板的金属接触窗耦接至用于源极区的金属接触窗。
在一些情形中，所述方法更包括：在源极区、栅电极及漏极区之上形成层间介电(ILD)层；在层间介电层中形成垂直耦接至源极区、栅电极及漏极区的多个金属接触窗；以及在层间介电层上形成金属线层并将用于场板的金属接触窗耦接至用于栅电极的金属接触窗。
在一些情形中，所述方法更包括：在半导体基底之上形成层间介电(ILD)层；以及在层间介电层内形成一或多个金属结构，所述一或多个金属结构包括位于第一膜及第二膜之上的场板以及垂直耦接至源极区及漏极区的多个金属接触窗。
本发明的又一态样以一种高电压晶体管装置为特征，所述高电压晶体管装置包括：源极区，其位于半导体基底中具有第一掺杂型的阱中；具有第二掺杂型的掺杂漂移区，其位于半导体基底中；具有第二掺杂型的漏极区，其位于掺杂漂移区中；栅电极，其借由栅极介电层设置于源极区与漏极区之间的半导体基底之上；第一膜区，其从栅电极之上横向延伸至掺杂漂移区的第一部分之上，所述掺杂漂移区的第一部分位于栅电极与漏极区之间；第二膜区，其横向延伸于掺杂漂移区的第二部分之上，其中掺杂漂移区的第二部分在第一端处横向邻接掺杂漂移区的第一部分且在第二端处相邻于漏极区；场板，其从第一膜区之上横向延伸至第二膜区之上；以及金属线层，其将场板耦接至源极区与门电极中的一者。所述第二膜区具有较所述第一膜区大的厚度。
在附图及以下说明中陈述一个或多个所揭露实施方案的细节，依据以下说明和附图，其他特征、方案及优点将变得显而易见。
附图说明
图1示出根据一个或多个实施方案具有双台阶场板结构的示例性高电压晶体管装置的剖视图。
图2A-1示出根据一个或多个实施方案具有第一示例性双台阶场板结构的低侧开关横向扩散金属氧化物半导体(laterally-diffused MOS，LDMOS)晶体管装置的剖视图。
图2A-2是示出根据一个或多个实施方案用于制作图2A-1所示晶体管装置的示例性制作工艺的重要步骤的流程图。
图2B-1示出根据一个或多个实施方案具有图2A-1所示第一示例性场板结构的示例性高侧开关LDMOS晶体管装置的剖视图。
图2B-2是示出根据一个或多个实施方案用于制作图2B-1所示晶体管装置的示例性制作工艺的重要步骤的流程图。
图2C-1示出根据一个或多个实施方案具有图2A-1所示第一示例性场板结构的示例性完全隔离式开关LDMOS晶体管装置的剖视图。
图2C-2是示出根据一个或多个实施方案用于制作图2C-1所示晶体管装置的示例性制作工艺的重要步骤的流程图。
图3A示出根据一个或多个实施方案具有图2A-1所示第一示例性场板结构的另一低侧开关LDMOS晶体管装置的剖视图。
图3B示出根据一个或多个实施方案具有图2A-1所示第一示例性场板结构的另一高侧开关LDMOS晶体管装置的剖视图。
图3C示出根据一个或多个实施方案具有图2A-1所示第一示例性场板结构的另一完全隔离式开关LDMOS晶体管装置的剖视图。
图4A-1示出根据一个或多个实施方案具有第二示例性双台阶场板结构的低侧开关LDMOS晶体管装置的剖视图。
图4A-2是示出根据一个或多个实施方案用于制作图4A-1所示晶体管装置的示例性制作工艺的重要步骤的流程图。
图4B-1示出根据一个或多个实施方案具有图4A-1所示第二示例性场板结构的示例性高侧开关LDMOS晶体管装置的剖视图。
图4B-2是示出根据一个或多个实施方案用于制作图4B-1所示晶体管装置的示例性制作工艺的重要步骤的流程图。
图4C-1示出根据一个或多个实施方案具有图4A-1所示第二示例性场板结构的示例性完全隔离式开关LDMOS晶体管装置的剖视图。
图4C-2是示出根据一个或多个实施方案用于制作图4C-1所示晶体管装置的示例性制作工艺的重要步骤的流程图。
图5A示出根据一个或多个实施方案具有图4A-1所示第二示例性场板结构的另一低侧开关LDMOS晶体管装置的剖视图。
图5B示出根据一个或多个实施方案具有图4A-1所示第二示例性场板结构的另一高侧开关LDMOS晶体管装置的剖视图。
图5C示出根据一个或多个实施方案具有图4A-1所示第二示例性场板结构的另一完全隔离式开关LDMOS晶体管装置的剖视图。
图6A-1示出根据一个或多个实施方案具有第三示例性双台阶场板结构的低侧开关LDMOS晶体管装置的剖视图。
图6A-2是示出根据一个或多个实施方案用于制作图6A-1所示晶体管装置的示例性制作工艺的重要步骤的流程图。
图6B-1示出根据一个或多个实施方案具有图6A-1所示第三示例性场板结构的示例性高侧开关LDMOS晶体管装置的剖视图。
图6B-2是示出根据一个或多个实施方案用于制作图6B-1所示晶体管装置的示例性制作工艺的重要步骤的流程图。
图6C-1示出根据一个或多个实施方案具有图6A-1所示第三示例性场板结构的示例性完全隔离式开关LDMOS晶体管装置的剖视图。
图6C-2是示出根据一个或多个实施方案用于制作图6C-1所示晶体管装置的示例性制作工艺的重要步骤的流程图。
图7A示出根据一个或多个实施方案具有图6A-1所示第三示例性场板结构的另一低侧开关LDMOS晶体管装置的剖视图。
图7B示出根据一个或多个实施方案具有图6A-1所示第三示例性场板结构的另一高侧开关LDMOS晶体管装置的剖视图。
图7C示出根据一个或多个实施方案具有图6A-1所示第三示例性场板结构的另一完全隔离式开关LDMOS晶体管装置的剖视图。
图8示出根据一个或多个实施方案配置具有双台阶场板结构的高电压晶体管装置的示例性过程。
图9示出根据一个或多个实施方案制作具有双台阶场板结构的高电压晶体管装置的示例性工艺。
【符号说明】
100、200、240、260、300、340、360、400、440、460、500、540、560、600、640、660、700、740、760：晶体管装置
102：基底
103：本体接触区
104：P阱
105：源极区
106：n型掺杂漂移区
107：漏极区
108：浅沟道隔离
109：漂移区
110：源极侧
112、122、268、270、302、602、702：金属接触窗
114、124、206、272、304、704：金属线层
120：漏极侧
130：栅极结构
132：栅电极
134：栅极介电层
136、418：侧壁间隙壁
140、210、410、610：场板结构
142：第一膜区
144：第二膜区
146、216、616：场板
150：层间介电层
202、614：多晶硅层
204：金属硅化物
212、412、612：第一层
214：第二层
220、250、280、420、450、480、620、650、680、900：工艺
221、222、223、224、225、226、227、228、229、230、231、232、233、252、282、284、286、422、622、624、802、804、806、902、904、906、908、910：步骤
242：深n型阱
261：基体区
262：n型掺杂掩埋层
263：掩埋层
264：深p型阱
266：高电压n型阱区
274：N隔离金属线层
304：栅极金属线层/栅极金属层
414：多晶硅层
416：介电层
800：过程
D：距离
L1、L2：长度
t1、t2：厚度
具体实施方式
本发明的实施方案提供具有高击穿电压及低导通电阻的高电压晶体管装置。可在高电压晶体管装置中使用双台阶场板结构来提高击穿电压并降低导通电阻。第一台阶场板结构包括场板及第一膜区，且被配置成降低晶体管装置的栅极侧的边缘的电场。第二台阶场板结构包括场板及第二膜区，且被配置成降低场板边缘与晶体管装置的漏极侧之间的电场。由于漏极侧与场板之间的电压电位大于栅极侧边缘与场板之间的电压电位，因此第二膜区被配置成厚于第一膜区。
晶体管装置的导通电阻与掺杂漂移区的浓度和从栅极侧至漏极侧的漂移长度相关联，而晶体管装置的击穿电压与掺杂漂移区的浓度、漂移长度以及第一膜区和第二膜区的性质(例如厚度)相关联。因此，双台阶场板结构能够在维持高击穿电压(例如借由对第一膜区及第二膜区的性质进行控制)的同时减小导通电阻(例如借由增大漂移区的浓度)。
本文中所揭露的技术可在无需额外掩模(例如光刻胶掩模)的情况下将高电压晶体管装置的导通电阻及击穿电压优化。高电压晶体管装置可借由标准工艺来制作，例如三阱工艺(triple well process)、双极-互补金属氧化物半导体-双重扩散金属氧化物半导体(Bipolar-complementary metal-oxide-semiconductor(CMOS)-double-diffusedmetal-oxide-semiconductor(DMOS)，BCD)工艺、具有三阱工艺或双阱工艺(twin wellprocess)的非外延生长层(non-epitaxially-grown layer，non-EPI)工艺和/或单多晶硅或双多晶硅工艺(single poly or double poly process)。高电压晶体管装置可为低侧开关金属氧化物半导体(MOS)晶体管、高侧开关MOS晶体管或完全隔离式开关MOS晶体管。高电压晶体管可为n通道金属氧化物半导体(n-channel MOS，NMOS)晶体管、p通道金属氧化物半导体(p-channel MOS，PMOS)晶体管或互补金属氧化物半导体(CMOS)晶体管。所述技术可应用于任何适合的结构、任何适合的工艺和/或任何适合的操作电压。除高电压装置之外，所述技术也可用于直流(DC，direct current)应用和/或低电压应用。
所述技术可应用于任何适合基底中的任何适合晶体管装置。仅出于说明目的，以下说明中的一些实例是有关于作为一种高电压晶体管类型的n通道横向扩散(LD)金属氧化物半导体场效应晶体管(或LDMOS晶体管)。n通道LDMOS晶体管可位于p型半导体基底中，或作为另一选择，可位于形成于基底上的p型外延层中。以下说明中的一些实例是有关于借由制作工艺来制作单个高电压晶体管，且应理解，可跨越充当基底的半导体晶圆同时形成多个晶体管。
图1示出根据一个或多个实施方案具有双台阶场板结构的示例性高电压(HV)晶体管装置100的剖视图。高电压晶体管装置100可为LDMOS晶体管。高电压晶体管装置100形成于p型半导体基底102中。p型半导体基底102可为形成于基底上的p型硅晶圆或p型外延层。p型半导体基底102可具有1014cm-3至1016 cm-3的p型掺杂浓度。
在半导体基底102中，以较p型半导体基底102高的p型掺杂浓度(例如1016 cm-3至1018cm-3)植入及扩散有P阱104。在P阱104中形成有经重掺杂的P+本体接触区103(例如具有1019cm-3至1021cm-3的p型掺杂浓度)及经重掺杂的N+源极区105(例如具有1019cm-3至1021cm-3的n型掺杂浓度)。P+本体接触区103可较N+源极区105距栅极更远。P阱104可横向地延伸超出P+本体接触区103及N+源极区105且垂直地在P+本体接触区103及N+源极区105下面延伸。P+本体接触区103与N+源极区105彼此直接电性接触。
在p型基底102中，以更高的n型掺杂浓度(例如1016cm-3至1018cm-3)植入及扩散有n型掺杂漂移(n-type doping drifting，NDD)区106。P阱104可与n型掺杂漂移区106横向分隔开。n型掺杂漂移区106含有经重掺杂的N+漏极区107(例如具有1019 cm-3至1021cm-3的n型掺杂浓度)。N+漏极区107可较n型掺杂漂移区106被更重地掺杂。
沿着晶体管装置100的周边，在p型半导体基底102中形成有浅沟道隔离(shallowtrench isolation，STI)108。浅沟道隔离108将晶体管装置100与其他晶体管装置及形成于p型半导体基底102上的装置电性隔离。在一些实施方案中，形成厚场氧化物(thick fieldoxide，FOX)层来作为隔离区，以代替浅沟道隔离。
在横向配置于N+源极区105与漏极区107之间的位置处将栅极结构130设置于半导体基底102之上。栅极结构130包括部分覆盖于P阱104及n型掺杂漂移区106上的栅电极132。栅电极132借由栅极介电层134与半导体基底102、P阱104及n型掺杂漂移区106分隔开。栅极介电层134可包含二氧化硅(SiO2)或高介电常数介电材料(例如较二氧化硅(SiO2)的介电常数(3.9)大的高介电常数)。栅电极132可包含设置于栅极介电层134之上的导电多晶硅(poly)。与栅电极132的侧壁相邻的侧壁间隙壁136用于在制作期间使源极区105与栅电极132自对准。侧壁间隙壁136可包含二氧化硅(SiO2)或二氧化硅(SiO2)及氮化硅(SiN)。
层间介电层150设置于半导体基底102之上。层间介电层150可包括一个或多个介电层，例如由SiO2/SiN/SiO2形成的叠层。在层间介电层150内可设置有一个或多个导电金属结构。在一些实施方案中，数个金属接触窗形成于层间介电层150中，且被配置成在源极区105、漏极区107和/或门电极132与上覆于层间介电层150上的金属内连线层之间提供垂直连接。举例而言，源极区105经由源极金属接触窗112以导电方式耦接至源极金属线层114，以形成晶体管装置100的源极侧110。漏极区107经由漏极金属接触窗122以导电方式耦接至漏极金属线层124，以形成晶体管装置100的漏极侧120。金属接触窗可包含钛、氮化钛及钨。金属线层可为后段工艺(back-end-of-the-line，BEOL)的层。金属线的金属可包括铝铜或铜。
栅电极132在一端处邻接源极区105，且在另一端处延伸至n型掺杂漂移区106的第一部分之上。n型掺杂漂移区106的第二部分(自栅电极132的所述另一端至漏极区107)邻接n型掺杂漂移区106的第一部分且具有横向距离D。n型掺杂漂移区106的第二部分可被视为供电荷载子自源极区105移动至漏极区107的漂移区109。晶体管装置100的导通电阻与漂移区109的掺杂浓度(即n型掺杂漂移区106的浓度)及横向距离D相关联。漂移区109的掺杂浓度愈高，导通电阻即愈低；横向距离D愈长，导通电阻即愈高。
晶体管装置100包括设置于层间介电层150内的双台阶场板结构140，双台阶场板结构140上覆于栅电极132的一部分及n型掺杂漂移区106的一部分上。双台阶场板结构140包括：第一膜区142，自栅电极132的一部分之上横向延伸至漂移区109的第一部分之上；以及第二膜区144，在漂移区109的第二部分之上自漂移区109的第一部分横向延伸至漏极区107。漂移区109的第二部分可在第一端处横向邻接漂移区109的第一部分且在第二端处相邻于漏极区107的边缘。漂移区109的第二部分也可邻接漏极区107。
双台阶场板结构140更包括场板146，场板146自第一膜区142之上横向延伸至第二膜区144之上。第一膜区142共形地覆盖栅电极132的所述一部分及侧壁间隙壁136。场板146可共形地覆盖第一膜区142及第二膜区144。场板146可包含导电材料，例如金属。在一些实例中，场板146与金属接触窗112及122是相同的导电材料，且可在同一制造工艺中形成。第一膜区142及第二膜区144被配置成将场板146与栅电极132及漂移区109分隔开。第一膜区142可包括一个或多个介电层，例如SiO2/SiN。第二膜区144也可包括一个或多个介电层，例如SiO2/SiN/SiO2。
在操作期间，场板146被配置成对由栅电极132及漏极区107产生的电场起反应。场板146可被配置成改变由栅电极132和漏极区107所产生之电场在漂移区109中的分布，此可增强漂移区109的内部电场，借此增强高电压晶体管装置100的击穿电压能力。
第一膜区142及相对应的场板146(覆盖第一膜区142)可被视为第一台阶场板结构，且第二膜区144及相对应的场板146(覆盖第二膜区144)可被视为第二台阶场板。第一台阶场板结构被配置成降低栅电极132的边缘的电场。第二台阶场板结构被配置成降低场板146与漏极区107之间的电场。由于漏极区107与场板146之间的电压电位大于栅电极132的边缘与场板146之间的电压电位，因此第二膜区144被配置成厚于第一膜区142。第一膜区142及第二膜区144被配置成使场板146上得到均匀的电场分布。
如图1中所示，第一膜区具有长度L1及厚度t1，且第二膜区具有长度L2及厚度t2。距离D可等同于L1与L2之和。第二膜区的厚度t2大于第一膜区的厚度t1，例如t2＞t1。在特定实例中，比率t2/t1在1.2至2.5的范围内。
相较于具有单台阶场板结构(例如仅具有第一膜区142及场板146)的高电压晶体管装置，具有双台阶场板结构140的晶体管装置100可更提高击穿电压。此外，如在图8中更详细所述，晶体管装置100可在维持高击穿电压的同时减小导通电阻。
晶体管装置100的导通电阻相依于漂移区109(或n型掺杂漂移区106)的浓度及漂移长度(距离D)，而晶体管装置100的击穿电压相依于漂移区109的浓度、漂移长度(距离D)以及第一膜区的性质(t1，L1)及第二膜区的性质(t2，L2)。漂移长度愈长，导通电阻及击穿电压将愈高。漂移区的浓度愈高，导通电阻及击穿电压将愈低。由于改变第一膜区的性质及第二膜区的性质可影响击穿电压而不影响导通电阻，因此双台阶场板结构140可使晶体管装置100能够在维持高击穿电压的同时(例如，借由对第二膜区和/或第一膜区的性质进行控制)减小导通电阻(例如，借由增大漂移区的浓度)。
示例性晶体管装置及制作步骤
在下文中，阐述具有示例性双台阶场板结构的数种高电压晶体管装置(例如LDMOS晶体管)。对于每一双台阶场板结构而言，晶体管装置可具有不同的场板偏压配置(fieldplate biasing configuration)。仅为了进行说明，提供两种偏压配置，包括：1)借由来自源极区的源极电压对场板施加偏压，以及2)借由来自栅电极的栅极电压对场板施加偏压。另外，每一晶体管装置可具有不同的切换隔离配置(switching isolationconfiguration)，包括低侧开关、高侧开关及完全隔离式开关。
图2A-1、图2B-1、图2C-1所示晶体管装置具有相同的场板结构(第一示例性双台阶场板结构210)、相同的场板偏压配置(借由源极电压)，但具有不同的隔离配置(低侧、高侧及完全隔离式)。图3A、图3B、图3C所示晶体管装置具有相同的场板结构(第一示例性双台阶场板结构210)、相同的场板偏压配置(借由栅极电压)，但具有不同的隔离配置(低侧、高侧及完全隔离式)。图4A-1、图4B-1、图4C-1所示晶体管装置具有相同的场板结构(第二示例性双台阶场板结构410)、相同的场板偏压配置(借由源极电压)，但具有不同的隔离配置(低侧、高侧及完全隔离式)。图5A、图5B、图5C所示晶体管装置具有相同的场板结构(第二示例性双台阶场板结构410)、相同的场板偏压配置(借由栅极电压)，但具有不同的隔离配置(低侧、高侧及完全隔离式)。图6A-1、图6B-1、图6C-1所示晶体管装置具有相同的场板结构(第三示例性双台阶场板结构610)、相同的场板偏压配置(借由源极电压)，但具有不同的隔离配置(低侧、高侧及完全隔离式)。图7A、图7B、图7C所示晶体管装置具有相同的场板结构(第三示例性双台阶场板结构610)、相同的场板偏压配置(借由栅极电压)，但具有不同的隔离配置(低侧、高侧及完全隔离式)。
也提供用于制作所述晶体管装置之相对应制作步骤。图2A-2、图2B-2、图2C-2分别示出用于制作图2A-1、图2B-1、图2C-1所示晶体管装置的步骤。图3A、图3B、图3C所示晶体管装置可使用与图2A-1、图2B-1、图2C-1所示晶体管装置实质上相同的步骤来制作。图4A-2、图4B-2、图4C-2分别示出用于制作图4A-1、图4B-1、图4C-1所示晶体管装置的步骤。图5A、图5B、图5C所示晶体管装置可使用与图4A-1、图4B-1、图4C-1所示晶体管装置实质上相同的步骤来制作。图6A-2、图6B-2、图6C-2分别示出用于制作图6A-1、图6B-1、图6C-1所示晶体管装置的步骤。图7A、图7B、图7C所示晶体管装置可使用与图6A-1、图6B-1、图6C-1所示晶体管装置实质上相同的步骤来制作。
参照图2A-1，晶体管装置200包括双台阶场板结构210。场板结构210可为图1所示场板结构140。场板结构210包括第一层212，例如SiO2/SiN双层。第一层212自栅电极132、侧壁间隙壁136之上横向延伸至n型掺杂漂移区106之上。场板结构210包括自n型掺杂漂移区106的一部分之上横向延伸至漏极区107的第二层214(例如SiO2)。第一层212在n型掺杂漂移区106的所述一部分之上横向延伸至漏极区107。也就是说，第二层214形成于第一层212之上。在一些实例中，在制造期间，也可在浅沟道隔离108上形成与第一层212相同的介电层。
场板结构210也包括上覆于第一层212及第二层214上的金属场板216。在第二层214与金属场板216之间形成有多晶硅层202及金属硅化物(或金属多晶硅化物(metalpolycide))204。组成与金属硅化物204相同的金属硅化物也可选择性地设置在本体接触区103和源极区105、未被第一层212覆盖的栅电极132和漏极区107之上。金属硅化物204可包含硅化钴、氮化钛/硅化钛、氮化钛/钛/硅化钴、多晶硅化钴或氮化钛/多晶硅化钛、氮化钛/钛/多晶硅化钴。
场板结构210的第一膜区可包括第一层212并具有厚度t1，且场板结构210的第二膜区可包括第一层212及第二层214并具有厚度t2。如图2A-1中所示，第一膜区覆盖n型掺杂漂移区106的第一部分(长度为L1)，且第二膜区覆盖n型掺杂漂移区106的第二部分(长度为L2)。因此，场板结构210的第一台阶场板结构包括第一膜区及金属场板216，且场板结构210的第二台阶场板结构包括第二膜区、金属硅化物204及金属场板216。
在特定实例中，晶体管装置200是针对6伏(V)至60伏的操作电压范围而配置。第一层212包括厚度为400埃至1500埃的SiO2层及厚度为200埃至600埃的SiN层。第二层214包括厚度为400埃至1000埃的另一SiO2层。多晶硅层202具有600埃至1200埃的厚度。第一膜区可具有0.2微米(μm)至3.0微米的长度L1，且第二膜区可具有0.2微米至0.7微米的长度L2。
金属线层206形成于层间介电层150上且共形地形成于金属场板216上。金属线层206可包含铝或铜。金属线层206耦接至源极金属接触窗112，源极金属接触窗112经由组成与金属硅化物204相同的金属硅化物层耦接至源极区105。因此，金属场板216经由金属线层206耦接至源极区105。借由将金属场板216及金属硅化物204电性耦接至源极区105，场板216及金属硅化物204由源极电压施加偏压，此可为高电压晶体管装置200提供低导通状态电阻(on-state resistance)及低动态功率耗散(dynamic power dissipation)。低动态功率耗散可使晶体管装置200在高频率切换应用(例如高于10百万赫(MHz))期间提供良好效能。
晶体管装置200被配置为其中源极区105与p基底102具有相同操作范围的低侧开关LDMOS，例如反相器(inverter)中接地的开关。源极区105可为浮置的，使得源极区105上的源极电压可在切换循环期间改变。
图2A-2是示出用于制作图2A-1所示晶体管装置200的示例性制作工艺220的重要步骤的流程图。工艺220可使用在标准CMOS制造工艺中所使用的工艺步骤来形成晶体管装置200。虽然示出了制作工艺220的重要步骤，然而视情况而定，所述重要步骤中的某些步骤不必被执行，或者除非明确陈述了一个步骤在另一步骤之前或之后，否则可以与所示及所述的次序不同的次序来执行。
首先提供p型半导体基底102，且在p型半导体基底102中形成浅沟道隔离(STI)108(步骤221)。在基底102中形成具有更高p型掺杂浓度的P阱104(步骤222)，且在基底102中形成n型掺杂漂移(NDD)区106(步骤223)。接着，在基底102上形成栅电极132(例如栅极多晶硅(Gate Poly))(步骤224)。栅电极132可形成于P阱104的一部分及n型掺杂漂移区106的一部分之上。相邻于栅电极132的侧壁形成侧壁间隙壁136(步骤225)。分别在P阱104及n型掺杂漂移区106中形成经重掺杂N+的源极区105及N+漏极区107(步骤226)。侧壁间隙壁136用于使源极区105与栅电极132自对准，使得栅电极132邻接N+源极区105。在P阱104中形成经重掺杂的P+本体接触区103(步骤227)。P+本体接触区103与N+源极区105彼此直接电性接触。
接下来，形成双台阶场板结构。首先，借由形成第一层212来形成第一膜区(步骤228)，第一层212自栅电极132的一部分之上横向延伸至漏极区107。借由在第一层212(位于n型掺杂漂移区106的邻近漏极区107的一部分上)上更形成第二层214来形成第二膜区(步骤229)。在第二层214、栅电极132、P+本体接触区103、N+源极区105及N+漏极区107上选择性地形成金属硅化物204(步骤230)。在一些实例中，于形成金属硅化物之前先在第二层214上形成多晶硅层202，且多晶硅层202位于金属硅化物204与第二层214之间。
在半导体基底102上形成层间介电(ILD)层150(步骤231)。接着，在层间介电层150内形成包括金属接触窗112、122及金属场板216在内的一个或多个金属结构(步骤232)。具体而言，金属场板216共形地形成于第一层212及金属硅化物204(在第一膜区及第二膜区之上)上。最终，在层间介电层150上形成金属线层(步骤233)，以形成源极金属线层206及漏极金属线层124。因此，金属场板216经由源极金属线层206、金属接触窗112及源极区105上的金属硅化物耦接至源极区105。
图2B-1示出另一高电压晶体管装置240，高电压晶体管装置240与图2A-1所示晶体管装置200相似，只不过晶体管装置240被配置为高侧开关LDMOS，而晶体管装置200被配置为低侧开关LDMOS。
晶体管装置240可为反相器中连接至VDD的开关。在此种配置中，源极区105与p型基底102可具有不同的操作电压。源极区105连接至源极电压。晶体管装置240包括深n型阱(deep n-type well，DNW)242，以借由阻止电荷载子自源极区105行进至基底102而防止源极电压被提升超过基底电压。P阱104及n型掺杂漂移区106形成于深n型阱242中。深n型阱242可具有较n型掺杂漂移区106的n型掺杂浓度低的n型掺杂浓度，例如1015cm-3至1018cm-3的掺杂浓度。
图2B-2是示出用于制作图2B-1所示晶体管装置的示例性制作工艺250的重要步骤的流程图。与图2A-2所示制作工艺220相较，制作工艺250在执行制作工艺220之前包括用于在半导体基底102上形成深n型阱242的步骤252。
图2C-1示出另一高电压晶体管装置260，高电压晶体管装置260与图2A-1所示晶体管装置200相似，只不过晶体管装置260被配置为完全隔离式开关LDMOS，而晶体管装置200被配置为低侧开关LDMOS。
晶体管装置260被配置成与基底102完全隔离，以能够被独立地施加偏压。晶体管装置260可包括深p型阱(DPW)264及与深p型阱264相对的下伏n型掺杂掩埋层(n-typedoped buried layer，NBL)262，n型掺杂掩埋层262被配置成提供垂直隔离。晶体管装置260更包括将漏极区107、p型基体区(p-type bulk region)261及具有n掺杂类型的掩埋层263横向分隔开的一个或多个附加浅沟道隔离区(浅沟道隔离108)。基体区261上覆于深p型阱264上，且掩埋层263上覆于与深p型阱264邻接的高电压n型阱(high voltage n-typewell，HVNW)区266上。金属接触窗268及270被配置成分别将偏压提供至基体区261及掩埋层263，以在深p型阱264与高电压n型阱区266形成接面隔离(junction isolation)。所述接面隔离使得完全隔离式高电压晶体管装置260能够在偏压范围内运作。在金属接触窗268及270上选择性地形成有源极金属线层272及N隔离(N-ISO)金属线层274。源极区105与基底102可具有不同的输入电压，且漏极区107与掩埋层263可具有不同的输入电压。
在一些实例中，深p型阱264可具有1015cm-3至1018cm-3的p型掺杂浓度。n型掺杂掩埋层262可具有1016 cm-3至1019cm-3的n型掺杂浓度。高电压n型阱266可具有1015cm-3至1018cm-3的n型掺杂浓度。基体区261可具有与P+本体接触区103相同的p型掺杂浓度。掩埋层263可具有与N+源极区105相同的n型掺杂浓度。基体区261及掩埋层263上也可形成有金属硅化物。
图2C-2是示出用于制作图2C-1所示晶体管装置260的示例性制作工艺280的重要步骤的流程图。与图2A-2所示制作工艺220相较，制作工艺280在执行制作工艺220之前包括用于在基底102上形成n型掺杂掩埋层262的步骤282、用于在n型掺杂掩埋层262上形成高电压n型阱区266的步骤284及用于在n型掺杂掩埋层262上形成深p型阱264的步骤286。当执行步骤226时，掩埋层263也与N+源极区105一起形成。当执行步骤227时，基体区261也与P+本体接触区103一起形成。当执行步骤230时，金属硅化物也形成于基体区261及掩埋层263上。
图3A示出具有图2A-1所示第一示例性场板结构210的另一低侧开关LDMOS晶体管装置300的剖视图。与图2A-1所示晶体管装置200相较，晶体管装置300具有不同的场板偏压配置。代替将金属场板216耦接至源极区105，晶体管装置300被配置成经由层间介电层150内的金属接触窗302及上覆于层间介电层150上的栅极金属线层304，将金属场板216耦接至栅电极132。栅极金属线层304可在金属接触窗302之上共形地延伸至金属场板216之上。
借由将金属场板216电性耦接至栅电极132，金属场板216由栅极电压施加偏压。借由栅极电压对金属场板216施加偏压会为高电压LDMOS晶体管装置300提供低导通电阻及高击穿电压。具有栅极偏压场板(gate bias field plate)的晶体管装置300可在低频率切换应用(例如低于10百万赫)中使用。
晶体管装置300可使用用于晶体管装置200的相同工艺220来制作。当执行步骤232时，金属接触窗302也与其他金属接触窗112及122一起形成。当执行步骤233时，源极金属层114形成于金属接触窗112之上而不连接至金属场板216，且栅极金属线层304形成于金属接触窗302之上并延伸以上覆于金属场板216上。
图3B示出具有图2A-1所示第一示例性场板结构210的另一高侧开关LDMOS晶体管装置340的剖视图。与图2B-1所示晶体管装置240相较，晶体管装置340具有不同的场板偏压配置。代替将金属场板216耦接至源极区105，晶体管装置340被配置成经由层间介电层150内的金属接触窗302及上覆于层间介电层150上的栅极金属线层304，将金属场板216耦接至栅电极132。栅极金属线层304可在金属接触窗302之上共形地延伸至金属场板216之上。
晶体管装置340可使用用于晶体管装置240的相同工艺250来制作。当执行步骤232时，金属接触窗302也与其他金属接触窗112及122一起形成。当执行步骤233时，源极金属层114形成于金属接触窗112之上而不连接至金属场板216，且栅极金属线层304形成于金属接触窗302之上且延伸以上覆于金属场板216上。
图3C示出具有图2A-1所示第一示例性场板结构的另一完全隔离式开关LDMOS晶体管装置360的剖视图。与图2C-1所示晶体管装置260相较，晶体管装置360具有不同的场板偏压配置。代替将金属场板216耦接至源极区105，晶体管装置360被配置成经由层间介电层150内的金属接触窗302及上覆于层间介电层150上的栅极金属线层304，将金属场板216耦接至栅电极132。栅极金属线层304可在金属接触窗302之上共形地延伸至金属场板216之上。
晶体管装置360可使用用于晶体管装置260的相同工艺280来制作。当执行步骤232时，金属接触窗302也与其他金属接触窗112及122一起形成。当执行步骤233时，源极金属层114形成于金属接触窗112之上而不连接至金属场板216，且栅极金属线层304形成于金属接触窗302之上并延伸以上覆于金属场板216上。
图4A-1示出具有第二示例性双台阶场板结构410的低侧开关LDMOS晶体管装置400的剖视图。与图2A-1所示晶体管装置200中的双台阶场板结构210相较，双台阶场板结构410包括浮置多晶硅层414，其位于n型掺杂漂移区106的一部分之上。多晶硅层414借由介电层416与n型掺杂漂移区106分隔开。浮置多晶硅层414可具有与栅电极132相同的厚度及材料组成，且可与栅电极132在同一工艺步骤中一起形成。介电层416可具有与栅极介电层134相同的厚度及材料，且可与栅极介电层134在同一工艺步骤中一起形成。相邻于浮置多晶硅层414的侧壁形成有侧壁间隙壁418。侧壁间隙壁418可与相邻于栅电极132的侧壁的侧壁间隙壁136在同一工艺步骤中一起形成。侧壁间隙壁418可位于漏极区107之上，并与漏极区107上的金属硅化物邻接。
不同于其中在场板结构210中第一层212在第二层214下方延伸的图2A-1所示晶体管装置200，在图4A-1所示的实施方案中，场板结构410包括在浮置多晶硅层414之上延伸的第一层412。第一层412自栅电极132的一部分以与门电极132的侧壁间隙壁136(漏极侧)之上横向且共形地延伸至浮置多晶硅层414的侧壁间隙壁418(源极侧)以及浮置多晶硅层414本身之上。金属场板共形地上覆于第一层412上。
场板结构410的第一膜区包括第一层412并具有厚度t1，且场板结构410的第二膜区包括介电层416、浮置多晶硅层414及第一层412。第二膜区具有厚度t2。第一膜区可具有长度L1，其一端在栅电极132的侧壁处且另一端在浮置多晶硅层414的侧壁处。第二膜区可具有由浮置多晶硅层414的两个相对侧壁界定的长度L2。因此，结构410的第一台阶场板结构包括第一膜区及金属场板216，且结构410的第二台阶场板结构包括第二膜区及金属场板216。
在特定实例中，晶体管装置400是针对6伏至60伏的操作电压范围而配置。第一层412包括厚度为600埃至2000埃的SiO2层及厚度为200埃至600埃的SiN层。浮置多晶硅层414包括厚度为1000埃至3000埃的多晶硅层。第一膜区可具有0.2微米至3.0微米的长度L1，且第二膜区可具有0.2微米至0.7微米的长度L2。
借由将金属场板216电性耦接至源极区105，场板216由源极电压施加偏压，此可为高电压晶体管装置400提供低导通状态电阻及低动态功率耗散。低动态功率耗散可使晶体管装置400在高频率切换应用(例如高于10百万赫)期间提供良好效能。
晶体管装置400被配置为其中源极区105与p基底102具有相同操作范围的低侧开关LDMOS，例如反相器中接地的开关。源极区105可为浮置的，使得源极区105上的源极电压可在切换循环期间改变。
图4A-2是示出用于制作图4A-1所示晶体管装置400的示例性制作工艺420的重要步骤的流程图。与图2A-2所示制作工艺220相较，制作工艺420包括用于在与栅电极132(例如栅极多晶硅(Gate Poly))相同的步骤中形成浮置多晶硅(Floating Poly)层414的步骤422，并省去步骤229。第一层412可为在步骤228中形成的硅化物阻挡层(silicideblocking layer)。
图4B-1示出具有图4A-1所示第二示例性场板结构410的示例性高侧开关LDMOS晶体管装置440的剖视图。晶体管装置440与图4A-1所示晶体管装置400相似，只不过晶体管装置440被配置为高侧开关LDMOS，而晶体管装置400被配置为低侧开关LDMOS。如以上在图2B-1中所提及，晶体管装置440与晶体管装置240相似，且可被配置成包括深n型阱(DNW)242，以借由阻止电荷载子自源极区105行进(例如借由穿通(punchthrough))至基底102而防止源极电压被提升超过基底电压。P阱104及n型掺杂漂移区106形成于深n型阱242中。深n型阱242可具有1015cm-3至1018cm-3的n型掺杂浓度。
图4B-2是示出用于制作图4B-1所示晶体管装置440的示例性制作工艺450的重要步骤的流程图。与图4A-2所示制作工艺420相较，制作工艺450在执行制作工艺420之前包括用于在半导体基底102上形成深n型阱242的步骤252。
图4C-1示出另一高电压晶体管装置460，高电压晶体管装置460与图2A-1所示晶体管装置200相似，只不过晶体管装置460被配置为完全隔离式开关LDMOS晶体管装置，而晶体管装置400被配置为低侧开关LDMOS晶体管装置。
晶体管装置460与图2C-1所示晶体管装置260相似，且可被配置成包括深p型阱(DPW)264以及与深p型阱264相对的下伏n型掺杂掩埋层(NBL)262。晶体管装置460更包括将漏极区107、p型基体区261及具有n掺杂类型的掩埋层263横向分隔开的一个或多个附加浅沟道隔离区(浅沟道隔离108)。基体区261上覆于深p型阱264上，且掩埋层263上覆于与深p型阱264邻接的高电压n型阱(HVNW)区266上。金属接触窗268及270被配置成分别将偏压提供至基体区261及掩埋层263，以在深p型阱264与高电压n型阱区266之间形成接面隔离。在金属接触窗268及270上选择性地形成有源极金属线层272及N隔离金属线层274。源极区105与基底102可具有不同的输入电压，且漏极区107与掩埋层263可具有不同的输入电压。基体区261及掩埋层263上也可形成有金属硅化物。
图4C-2是示出用于制作图4C-1所示晶体管装置460的示例性制作工艺480的重要步骤的流程图。与图4A-2所示制作工艺420相较，制作工艺480在执行制作工艺420之前包括用于在基底102上形成n型掺杂掩埋层262的步骤282、用于在n型掺杂掩埋层262上形成高电压n型阱区266的步骤284及用于在n型掺杂掩埋层262上形成深p型阱264的步骤286。当执行步骤226时，掩埋层263也与N+源极区105一起形成。当执行步骤227时，基体区261也与P+本体接触区103一起形成。当执行步骤230时，金属硅化物也形成于基体区261及掩埋层263上。
图5A示出具有图4A-1所示第二示例性场板结构410的另一低侧开关LDMOS晶体管装置500的剖视图。与图4A-1所示晶体管装置400相较，晶体管装置500具有不同的场板偏压配置。代替将金属场板216耦接至源极区105，晶体管装置500被配置成经由层间介电层150内的金属接触窗302及上覆于层间介电层150上的栅极金属线层304，将金属场板216耦接至栅电极132。栅极金属线层304可在金属接触窗302之上共形地延伸至金属场板216之上。
借由将金属场板216电性耦接至栅电极132，场板216由栅极电压施加偏压。借由栅极电压对金属场板216施加偏压会为高电压LDMOS晶体管装置500提供低导通电阻及高击穿电压。具有栅极偏压场板的晶体管装置500可在低频率切换应用(例如低于10百万赫)中使用。
晶体管装置500可使用用于晶体管装置400的相同工艺420来制作。当执行步骤232时，金属接触窗302也与其他金属接触窗112及122一起形成。当执行步骤233时，源极金属层114形成于金属接触窗112之上而不连接至金属场板216，且栅极金属线层304形成于金属接触窗302之上并延伸以上覆于金属场板216上。
图5B示出具有图4A-1所示第二示例性场板结构410的另一高侧开关LDMOS晶体管装置540的剖视图。与图4B-1所示晶体管装置440相较，晶体管装置540具有不同的场板偏压配置。代替将金属场板216耦接至源极区105，晶体管装置540被配置成经由层间介电层150内的金属接触窗302及上覆于层间介电层150上的栅极金属线层304将金属场板216耦接至栅电极132。栅极金属线层304可在金属接触窗302之上共形地延伸至金属场板216之上。
晶体管装置540可使用用于晶体管装置440的相同工艺450来制作。当执行步骤232时，金属接触窗302也与其他金属接触窗112及122一起形成。当执行步骤233时，源极金属层114形成于金属接触窗112之上而不连接至金属场板216，且栅极金属线层304形成于金属接触窗302之上并延伸以上覆于金属场板216上。
图5C示出具有图4A-1所示第二示例性场板结构410的另一完全隔离式开关LDMOS晶体管装置560的剖视图。与图4C-1所示晶体管装置460相较，晶体管装置560具有不同的场板偏压配置。代替将金属场板216耦接至源极区105，晶体管装置560被配置成经由层间介电层150内的金属接触窗302及上覆于层间介电层150上的栅极金属线层304将金属场板216耦接至栅电极132。栅极金属线层304可在金属接触窗302之上共形地延伸至金属场板216之上。
晶体管装置560可使用用于晶体管装置460的相同工艺480来制作。当执行步骤232时，金属接触窗302也与其他金属接触窗112及122一起形成。当执行步骤233时，源极金属层114形成于金属接触窗112之上而不连接至金属场板216，且栅极金属线层304形成于金属接触窗302之上并延伸以上覆于金属场板216上。
图6A-1示出具有第三示例性双台阶场板结构610的低侧开关LDMOS晶体管装置600的剖视图。与图4A-1所示晶体管装置400中的双台阶场板结构410相似，双台阶场板结构610包括通过介电层416而位于n型掺杂漂移区106的一部分之上的浮置多晶硅层414。浮置多晶硅层414可具有与栅电极132相同的厚度及材料，且可与栅电极132在同一工艺步骤中一起形成。介电层416可具有与栅极介电层134相同的厚度及材料，且可与栅极介电层134在同一工艺步骤中一起形成。相邻于浮置多晶硅层414的侧壁形成有侧壁间隙壁418。侧壁间隙壁418可与相邻于栅电极132的侧壁的侧壁间隙壁136在同一工艺步骤中一起形成。侧壁间隙壁418可位于漏极区107之上，并与漏极区107上的金属硅化物邻接。
然而，不同于场板结构410中包括两个介电层(例如SiO2/SiN双层)的第一层412，场板结构610包括包含具有一种组成物(例如SiO2)的单个介电层的第一层612。此外，第一层412横向且共形地延伸达浮置多晶硅层414的总长度，而在图6A-1所示实施方案中，第一层612仅覆盖浮置多晶硅层414的一部分。浮置多晶硅层414的与漏极区107相邻的另一部分由金属硅化物覆盖。
场板结构610在第一层612之上包括作为金属场板616的金属硅化物层，第一层612与金属场板616之间具有多晶硅层614。在制作期间，金属场板616可与浮置多晶硅层414的所述另一部分上的金属硅化物层在同一工艺步骤中一起形成。此外，在制作期间，金属场板616可与源极区105、栅电极132及漏极区107上的其他金属硅化物层在同一工艺步骤中一起形成。金属接触窗602形成于层间介电层150中并耦接至金属场板616。为借由源极电压对场板616施加偏压，金属接触窗602耦接至源极金属线层206。
场板结构610的第一膜区包括第一层612并具有厚度t1，且场板结构610的第二膜区包括介电层416、浮置多晶硅层414及第一层612。第二膜区具有厚度t2。第一膜区可具有长度L1，其一端在栅电极132的侧壁处且另一端在浮置多晶硅层414的侧壁处。第二膜区可具有由浮置多晶硅层414的两个相对侧壁界定的长度L2。因此，结构610的第一台阶场板结构包括第一膜区、多晶硅层614及金属场板616，且结构610的第二台阶场板结构包括第二膜区、多晶硅层614及金属场板616。
在特定实例中，晶体管装置600是针对6伏至60伏的操作电压范围而配置。第一层612包括厚度为600埃至2500埃的SiO2层。浮置多晶硅层414包括厚度为1000埃至3000埃的多晶硅层。第一膜区可具有0.2微米至3.0微米的长度L1，且第二膜区可具有0.2微米至0.7微米的长度L2。
借由将金属场板616电性耦接至源极区105，场板216由源极电压施加偏压，此可为高电压晶体管装置600提供低导通状态电阻及低动态功率耗散。低动态功率耗散可使晶体管装置600在高频率切换应用(例如高于10百万赫)期间提供良好效能。
晶体管装置600被配置为其中源极区105与p基底102具有相同操作范围的低侧开关LDMOS，例如反相器中接地的开关。源极区105可为浮置的，使得源极区105上的源极电压可在切换循环期间改变。
图6A-2是示出用于制作图6A-1所示晶体管装置600的示例性制作工艺620的重要步骤的流程图。与图4A-2所示制作工艺420相较，制作工艺620包括用于形成作为场多晶硅氧化物层的第一层612的步骤622及用于形成作为金属场板616的金属硅化物层的步骤624。
图6B-1示出具有图6A-1所示第三示例性场板结构610的示例性高侧开关LDMOS晶体管装置640的剖视图。晶体管装置640与图6A-1所示晶体管装置600相似，只不过晶体管装置640被配置为高侧开关LDMOS，而晶体管装置600被配置为低侧开关LDMOS。如上所提及，晶体管装置640与晶体管装置440相似，且可被配置成包括深n型阱(DNW)242，以借由阻止电荷载子自源极区105行进(例如借由穿通)至基底102而防止源极电压被提升超过基底电压。P阱104及n型掺杂漂移区106形成于深n型阱242中。深n型阱242可具有1015cm-3至1018cm-3的n型掺杂浓度。
图6B-2是示出用于制作图6B-1所示晶体管装置640的示例性制作工艺650的重要步骤的流程图。与图6A-2所示制作工艺620相较，制作工艺650在执行制作工艺620之前包括用于在半导体基底102上形成深n型阱242的步骤252。
图6C-1示出另一高电压晶体管装置660，高电压晶体管装置660与图6A-1所示晶体管装置600相似，只不过晶体管装置660被配置为完全隔离式开关LDMOS晶体管装置，而晶体管装置600被配置为低侧开关LDMOS晶体管装置。
晶体管装置660与图2C-1所示晶体管装置260相似，且可被配置成包括深p型阱(DPW)264及与深p型阱264相对的下伏n型掺杂掩埋层(NBL)262。晶体管装置660更包括将漏极区107、p型基体区261及具有n掺杂类型的掩埋层263横向分隔开的一个或多个附加浅沟道隔离区(浅沟道隔离108)。基体区261上覆于深p型阱264上，且掩埋层263上覆于与深p型阱264邻接的高电压n型阱(HVNW)区266上。金属接触窗268及270被配置成分别将偏压提供至基体区261及掩埋层263，以在深p型阱264与高电压n型阱区266之间形成接面隔离。在金属接触窗268及270上选择性地形成有源极金属线层272及N隔离金属线层274。源极区105与基底102可具有不同的输入电压，且漏极区107与掩埋层263可具有不同的输入电压。也可在基体区261及掩埋层263上形成有金属硅化物。
图6C-2是示出用于制作图6C-1所示晶体管装置660的示例性制作工艺680的重要步骤的流程图。与图6A-2所示制作工艺620相较，制作工艺680在执行制作工艺620之前包括用于在基底102上形成n型掺杂掩埋层262的步骤282、用于在n型掺杂掩埋层262上形成高电压n型阱区266的步骤284及用于在n型掺杂掩埋层262上形成深p型阱264的步骤286。当执行步骤226时，掩埋层263也与N+源极区105一起形成。当执行步骤227时，基体区261也与P+本体接触区103一起形成。当执行步骤624时，金属硅化物也形成于基体区261及掩埋层263上。
图7A示出具有图6A-1所示第三示例性场板结构610的另一低侧开关LDMOS晶体管装置700的剖视图。与图6A-1所示晶体管装置600相较，晶体管装置700具有不同的场板偏压配置。代替将金属场板616耦接至源极区105，晶体管装置700被配置成经由金属接触窗602并经由层间介电层150内的金属接触窗702以及上覆于层间介电层150上并耦接至金属接触窗602及金属接触窗702的栅极金属线层704，将金属场板616耦接至栅电极132。金属接触窗702垂直耦接至栅电极132与门极金属线层704。
借由将金属场板616电性耦接至栅电极132，场板616由栅极电压施加偏压。借由栅极电压对金属场板616施加偏压会为高电压LDMOS晶体管装置700提供低导通电阻及高击穿电压。具有栅极偏压场板的晶体管装置700可在低频率切换应用(例如低于10百万赫)中使用。
晶体管装置700可使用用于晶体管装置600的相同工艺620来制作。当执行步骤232时，金属接触窗602及702也与其他金属接触窗112及122一起形成。当执行步骤633时，源极金属层114形成于金属接触窗112之上而不连接至金属场板616，且栅极金属线层704形成于金属接触窗602及702之上。
图7B示出具有图6A-1所示第三示例性场板结构610的另一高侧开关LDMOS晶体管装置740的剖视图。与图6B-1所示晶体管装置640相较，晶体管装置740具有不同的场板偏压配置。代替将金属场板616耦接至源极区105，晶体管装置740被配置成经由层间介电层150内的金属接触窗602及702以及上覆于金属接触窗602及702上的栅极金属线层704，将金属场板616耦接至栅电极132。
晶体管装置740可使用用于晶体管装置640的相同工艺650来制作。当执行步骤232时，金属接触窗602及702也与其他金属接触窗112及122一起形成。当执行步骤633时，源极金属层114形成于金属接触窗112之上而不连接至金属场板616，且栅极金属线层704形成于金属接触窗602及702之上。
图7C示出具有图6A-1所示第三示例性场板结构610的另一完全隔离式开关LDMOS晶体管装置760的剖视图。与图6C-1所示晶体管装置660相较，晶体管装置760具有不同的场板偏压配置。代替将金属场板616耦接至源极区105，晶体管装置760被配置成经由层间介电层150内的金属接触窗602及702以及上覆于层间介电层150上的栅极金属线层704将金属场板616耦接至栅电极132。栅极金属线层704在金属接触窗602及702之上横向延伸。
晶体管装置760可使用用于晶体管装置660的相同工艺680来制作。当执行步骤232时，金属接触窗602及702也与其他金属接触窗112及122一起形成。当执行步骤633时，源极金属层114形成于金属接触窗112之上而不连接至金属场板616，且栅极金属线层704形成于金属接触窗602及702之上。
示例性过程
图8示出根据一个或多个实施方案配置具有双台阶场板结构的高电压晶体管装置的示例性过程800。所述晶体管装置可为如上所述晶体管装置中的一者，且所述双台阶场板结构可为双台阶场板结构210、410或610。可借由仿真(例如使用仿真软件，例如SilvacoTCAD)或实验测试或其组合来执行过程800。
基于预定击穿电压及漂移区的掺杂浓度来确定第一膜(步骤802)。晶体管装置可被设计成具有预定操作电压，例如在6伏至40伏的范围内。可基于操作电压的最大值来确定晶体管装置的击穿电压。举例而言，击穿电压可为最大操作电压的1.2倍，例如48伏。第一膜可包括一个或多个介电层。在一些实例中，第一膜包括SiO2层。在一些实例中，第一膜包括硅化物阻挡层，例如SiN层。在一些实例中，第一膜包括多个层，例如SiO2/SiN层。如上所述，第一膜可自栅电极之上横向延伸至漂移区之上，甚至延伸至漏极区。可确定第一膜的性质(例如厚度、长度及材料)，以得到接近于预定击穿电压的击穿电压。漂移区的掺杂浓度的值可首先被设定成低的，例如2×1016cm-3。
基于第一膜、预定击穿电压及漂移区的掺杂浓度来确定第二膜(步骤804)。第二膜可设置于第一膜之上(例如在场板结构210中)或者设置于第一膜下方(例如在场板结构410或610中)。可对第一膜及第二膜之上的金属场板上的电场进行模拟。可借由跨越金属场板得到均匀的电场并得到不小于预定击穿电压的击穿电压来确定第二膜的性质(例如厚度、长度及材料)。在一些实例中，可相应地调整第一膜的性质及第二膜的性质，以获得高于预定击穿电压的击穿电压。添加第二膜可增大晶体管装置的击穿电压，此也为调整击穿电压添加更多的参数。
基于第一膜、第二膜及预定击穿电压来调整漂移区的掺杂浓度的值，以减小晶体管装置的导通电阻(步骤806)。为减小导通电阻，可将漂移区的掺杂浓度的值调整为更高值。由于击穿电压也随着漂移区的掺杂浓度的值变高而减小，因此监测晶体管装置的击穿电压并维持其高于预定击穿电压，例如借由调整第二膜的性质及视需要第一膜的性质。如此一来，可借由调整漂移区的掺杂浓度的值以及第二膜的性质及视需要第一膜的性质来使导通电阻及击穿电压优化。
在特定实例中，晶体管装置被设计成在最大电压40伏下操作，且击穿电压被预定为48伏。初始条件包括使漂移区的掺杂浓度是2×1016cm-3且使场板结构包括第一膜而不包括第二膜。在初始条件下，所获得的击穿电压是40伏，此低于预定击穿电压。当在场板结构中添加第二膜时，所获得的击穿电压是60伏，此高于预定击穿电压。此也表明添加第二膜可增大击穿电压。接着，当漂移区的掺杂浓度自2×1016cm-3增大至3×1016cm-3且场板结构仍包括第二膜时，晶体管装置的导通电阻减小且所获得的击穿电压变为50伏，此仍高于预定击穿电压。
图9示出根据一个或多个实施方案制作具有双台阶场板结构的高电压晶体管装置的示例性工艺900。所述晶体管装置可为如上所述晶体管装置中的一者，且所述双台阶场板结构可为双台阶场板结构210、410或610。工艺900可使用标准工艺(例如，三阱工艺、BCD工艺、具有三阱工艺或双阱工艺的non-EPI工艺和/或单多晶硅或双多晶硅工艺)来形成晶体管装置。
在半导体基底中形成源极区及漏极区(步骤902)。所述半导体基底可具有第一掺杂型，例如p型。可首先在基底中形成具有第一掺杂型(例如p型)的阱。也可在基底上形成具有第二掺杂型(例如n型)的掺杂漂移区。接着，在具有第一掺杂型的阱中形成具有第二掺杂型的源极区并视需要形成具有第一掺杂型的本体接触区。在具有第二掺杂型的掺杂漂移区中形成具有第二掺杂型的漏极区。源极区与漏极区是在同一工艺步骤902中形成。
在源极区与漏极区之间的基底上形成栅电极(步骤904)。在形成栅电极之前，可首先在基底上形成栅极介电层。栅电极可包括多晶硅层。也可在基底上形成与栅电极的侧壁相邻的侧壁间隙壁。
形成第一膜，所述第一膜自栅电极之上横向延伸至栅电极与漏极区之间的掺杂漂移区(步骤906)。第一膜可包括一个或多个介电层，所述一个或多个介电层可包括硅化物阻挡层。
形成第二膜，所述第二膜在掺杂漂移区的与漏极区相邻的一部分之上横向延伸(步骤908)。第二膜也可包括一个或多个介电层。
形成场板，所述场板自第一膜之上横向延伸至第二膜之上(步骤910)。所述场板可为导电的。举例而言，所述场板可包括一个或多个导电层，例如金属层。
由栅电极的顶表面垂直至场板的底表面而界定的第一厚度小于由漂移区的所述一部分的顶表面垂直至场板的底表面而界定的第二厚度。第一厚度包括第一膜的厚度，且第二厚度包括第二膜的厚度。
第一膜可在掺杂漂移区的所述一部分之上横向延伸，以例如邻接漏极区。在此种情形中，第一厚度等同于第一膜的厚度，且第二厚度不小于第一膜的厚度与第二膜的厚度之和。
在一些实施方案中，第二膜形成于第一膜之上。工艺900可包括在源极区、栅电极、漏极区及第二膜上选择性地形成第一导电层，例如，金属硅化物。可借由在第二膜上形成第一导电层并在第一膜之上以及第二膜上的第一导电层之上共形地形成第二导电层(例如金属)来形成场板，例如图2A-1中所示。多晶硅层可形成在第二膜与第一导电层之间。
在一些实施方案中，栅电极与第二膜是借由以下而在同一工艺步骤中形成：在漂移区的第一部分上选择性地依序形成介电层(例如SiO2)及导电层(例如多晶硅)作为栅电极，并在漂移区的第二部分上选择性地依序形成介电层(例如SiO2)及导电层(例如多晶硅)作为第二膜，且第一膜共形地形成于栅电极及第二膜之上，例如图4A-1中所示。
在一些实施方案中，在第二膜的一部分之上形成第一膜，且在第一膜之上共形地形成多晶硅层。在多晶硅层之上以及第二膜的与第二膜的所述一部分横向邻接并与漏极区相邻的另一部分之上形成金属层(例如金属硅化物)，例如图6A-1中所示。所述金属层也可选择性地形成于源极区、栅电极及漏极区上。
可在基底之上形成层间介电(ILD)层。可在层间介电层中形成耦接至源极区、漏极区和/或门电极的数个金属接触窗。接着，可在层间介电层之上形成选择性地耦接至金属接触窗中的一或多者的金属线层。在一些情形中，借由将场板耦接至用于源极区的金属接触窗而由源极电压对场板施加偏压。在一些情形中，借由将场板耦接至用于栅电极的金属接触窗而由栅极电压对场板施加偏压。
在一些实施方案中，晶体管装置被配置为其中源极区与基底具有相同操作电压的低侧开关。在一些实施方案中，晶体管装置被配置为其中源极区与基底具有不同操作电压的高侧开关，例如借由如图3B中所示在基底上添加具有第二掺杂型的深阱。在一些实施方案中，晶体管装置被配置为其中源极区与基底具有不同操作电压且漏极区与N隔离层具有不同输入电压的完全隔离式开关，例如借由如图3C中所示来配置晶体管装置。
所揭露实例及其他实例可被实作为一个或多个计算机程序产品，例如，编码于计算机可读取媒体上以供数据处理设备执行或对数据处理设备的操作进行控制的一个或多个计算机程序指令模块。计算机可读取媒体可为机器可读取储存装置、机器可读取储存基底、存储器装置或上述中的一或多者的组合。术语“数据处理设备”囊括用于处理数据的所有设备、装置及机器，例如包括可编程处理器、计算机或者多个处理器或多个计算机。除硬件以外，所述设备也可包括为所讨论计算机程序创建执行环境的程序代码(code)，例如构成处理器韧体、协议堆叠(protocol stack)、数据库管理系统、操作系统或上述中的一或多者的组合的程序代码。
系统可囊括用于处理数据的所有设备、装置及机器，例如包括可编程处理器、计算机或者多个处理器或多个计算机。除硬件以外，系统也可包括为所讨论计算机程序创建执行环境的程序代码，例如构成处理器韧体、协议堆叠、数据库管理系统、操作系统或上述中的一或多者的组合的程序代码。
计算机程序(也被称为程序、软件、软件应用程序、脚本(script)或程序代码)可以任何形式的程序设计语言(包括编译语言或解译语言)来编写，且其可被部署成任何形式，包括被部署为独立程序或模块、组件、子例程或其他适于在计算环境中使用的单元。计算机程序未必对应于文件系统中的档案。程序可储存于也保存其他程序或数据的档案的一部分中(例如储存于标记语言文件(markup language document)中的一个或多个脚本)、储存于专用于所讨论程序的单个档案中或储存于多个协调档案(例如多个储存一个或多个模块、一个或多个子程序或一个或多个程序代码部分的档案)中。计算机程序可被部署成在一个计算机上执行或在多个计算机上执行，所述多个计算机位于一个站点处或跨越多个站点分布且借由通讯网络内连。
本文件中所述的过程及逻辑流程可由一个或多个可编程处理器执行，所述一个或多个可编程处理器执行一个或多个计算机程序以执行本文中所述的功能。所述过程及逻辑流程也可由特殊用途逻辑电路系统(例如现场可编程门阵列(field programmable gatearray，FPGA)或应用专用集成电路(application specific integrated circuit，ASIC))来执行，且设备也可被实作为所述特殊用途逻辑电路系统。
适用于执行计算机程序的处理器包括例如一般用途微处理器及特殊用途微处理器以及任一类数字计算机的任一个或多个处理器。一般而言，处理器将自只读存储器或随机存取存储器或自其二者接收指令及数据。计算机的必要元件可包括用于执行指令的处理器以及用于储存指令及数据的一个或多个存储器装置。一般而言，计算机也可包括用于储存数据的一个或多个大容量储存装置(例如磁盘、磁光盘或光盘)，或者将被操作性地耦接成自所述一个或多个大容量储存装置接收数据或传送数据至所述一个或多个大容量储存装置或者进行此两种操作。然而，计算机无需一定具有此等装置。适用于储存计算机程序指令及数据的计算机可读取媒体可包括所有形式的非易失性存储器、媒体及存储器装置，例如包括：半导体存储器装置，例如，可抹除可编程只读存储器(erasable programmableread-only memory，EPROM)、电可擦除可编程只读存储器(electrically erasableprogrammable read-only memory，EEPROM)及闪存装置；磁盘。处理器及存储器可由特殊用途逻辑电路系统来补充或并入于特殊用途逻辑电路系统中。
尽管本文件可阐述诸多细节，然而，此等细节不应被理解为是对已主张发明或可主张内容的范围的限制，而仅是对特定实施例所特有的特征的说明。本文件在各单独实施例的上下文中所述的某些特征也可以组合形式实作于单个实施例中。相反地，在单个实施例的上下文中所述的各种特征也可分别地或以任一适合子组合形式实作于多个实施例中。此外，虽然上文可将各特征阐述为以某些组合形式起作用且甚至最初被主张为如此，然而所主张组合中的一个或多个特征在一些情形中可自所述组合去除，且所主张组合可变为子组合或子组合的变化形式。类似地，尽管在附图中以特定次序绘示了各操作，然而此不应被理解为要求：应以所示特定次序或以顺序次序来执行此等操作，或者应执行所有所说明操作，以达成所需结果。
本文仅揭露了几个实例及实施方案。可基于所揭露内容来对所述实例及实施方案以及其他实施方案作出变化、润饰及增强。

Claims (15)

1.一种高电压晶体管装置，包括：
栅电极，设置于源极区与漏极区之间的半导体基底上；
第一膜，从所述栅电极之上横向延伸至漂移区之上，所述漂移区横向配置于所述栅电极与所述漏极区之间；
第二膜，横向延伸于所述漂移区的一部分之上，所述漂移区的所述一部分与所述漏极区相邻且远离所述栅电极；以及
场板，从所述第一膜之上横向延伸至所述第二膜之上，
其中由所述栅电极的顶表面垂直至所述场板的底表面而界定的第一厚度小于由所述漂移区的所述一部分的顶表面垂直至所述场板的所述底表面而界定的第二厚度，所述第一厚度包括所述第一膜的厚度，且所述第二厚度包括所述第二膜的厚度。
2.如权利要求1所述的高电压晶体管装置，其中所述第一膜在所述漂移区的所述一部分之上横向延伸，且
其中所述第一厚度等同于所述第一膜的所述厚度，且所述第二厚度不小于所述第一膜的所述厚度与所述第二膜的所述厚度之和。
3.如权利要求2所述的高电压晶体管装置，其中所述第二膜形成于所述第一膜之上和所述场板之下。
4.如权利要求3所述的高电压晶体管装置，其中所述场板包括位于所述第二膜之上的第一导电层以及共形地位于所述第一膜和所述第一导电层之上的第二导电层。
5.如权利要求2所述的高电压晶体管装置，其中所述第一膜形成于所述第二膜之上和所述场板之下。
6.如权利要求5所述的高电压晶体管装置，其中所述第二膜包括具有与所述栅电极相同厚度及相同材料的导电层。
7.如权利要求6所述的高电压晶体管装置，更包括位于所述栅电极与所述漂移区之间的第一介电层，
其中所述第二膜包括位于所述导电层与所述漂移区的所述一部分之间的第二介电层，且所述第二介电层具有与所述第一介电层相同的材料及厚度。
8.如权利要求6所述的高电压晶体管装置，其中所述第二膜包括由所述第一膜覆盖的第一部分以及由金属层覆盖的第二部分，所述第二部分横向邻接所述第一部分且比所述第一部分靠近所述漏极区。
9.如权利要求1所述的高电压晶体管装置，更包括：
源极金属接触窗，耦接至所述源极区；以及
金属线层，被配置成将所述场板耦接至所述源极金属接触窗。
10.如权利要求1所述的高电压晶体管装置，更包括：
栅极金属接触窗，耦接至所述栅电极；以及
金属线层，被配置成将所述场板耦接至所述栅极金属接触窗。
11.一种制作高电压晶体管装置的方法，所述方法包括：
在半导体基底中形成源极区和漏极区；
在所述源极区与所述漏极区之间的所述半导体基底上形成栅电极；
形成第一膜，所述第一膜从所述栅电极之上横向延伸至漂移区之上，所述漂移区横向配置于所述栅电极与所述漏极区之间；
形成第二膜，所述第二膜横向延伸于所述漂移区的一部分之上，所述漂移区的所述一部分与所述漏极区相邻且远离所述栅电极；以及
形成场板，所述场板从所述第一膜之上横向延伸至所述第二膜之上，
其中由所述栅电极的顶表面垂直至所述场板的底表面而界定的第一厚度小于由所述漂移区的所述一部分的顶表面垂直至所述场板的所述底表面而界定的第二厚度，所述第一厚度包括所述第一膜的厚度，且所述第二厚度包括所述第二膜的厚度。
12.如权利要求11所述的方法，其中形成所述第一膜包括在所述漂移区的所述一部分之上形成横向延伸的所述第一膜，且
其中所述第一厚度等同于所述第一膜的所述厚度，且所述第二厚度不小于所述第一膜的所述厚度与所述第二膜的所述厚度之和。
13.如权利要求12所述的方法，其中形成所述栅电极及所述第二膜包括：
依序在所述漂移区的第一部分上选择性地形成介电层及导电层作为所述栅电极，并依序在所述漂移区的第二部分上选择性地形成所述介电层及所述导电层作为所述第二膜，且
其中形成所述第一膜包括在所述第二膜之上形成所述第一膜。
14.如权利要求13所述的方法，其中形成所述第一膜包括在所述第二膜的一部分上形成所述第一膜，
其中所述方法包括在所述第一膜之上形成多晶硅层，且
其中形成所述场板包括在所述多晶硅层之上以及所述第二膜的另一部分之上形成金属层，所述第二膜的所述另一部分与所述第二膜的所述一部分横向邻接且与所述漏极区相邻。
15.一种高电压晶体管装置，包括：
源极区，位于半导体基底中具有第一掺杂型的阱中；
具有第二掺杂型的掺杂漂移区，位于所述半导体基底中；
具有所述第二掺杂型的漏极区，位于所述掺杂漂移区中；
栅电极，借由栅极介电层设置于所述源极区与所述漏极区之间的所述半导体基底之上；
第一膜区，从所述栅电极之上横向延伸至所述掺杂漂移区的第一部分之上，所述掺杂漂移区的所述第一部分位于所述栅电极与所述漏极区之间；
第二膜区，横向延伸于所述掺杂漂移区的第二部分之上，其中所述掺杂漂移区的所述第二部分在第一端处横向邻接所述掺杂漂移区的所述第一部分且在第二端处相邻于所述漏极区；
场板，从所述第一膜区之上横向延伸至所述第二膜区之上；以及
金属线层，将所述场板耦接至所述源极区及所述栅电极中的一者，
其中所述第二膜区具有较所述第一膜区大的厚度。
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