CN114068708B - 半导体结构及其形成方法，半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，半导体器件及其形成方法，其中，半导体结构的形成方法包括：提供基底，基底的衬底内形成有相邻接的阱区和漂移区，阱区和漂移区交界处的衬底上形成有栅极结构，且漂移区的衬底上形成有伪栅极结构；在伪栅极结构远离栅极结构的一侧的漂移区内形成漏区，伪栅极结构和漏区在垂直于衬底的方向上的投影相交或部分重叠；形成隔离层，隔离层至少位于栅极结构和伪栅极结构之间且分别与栅极结构和伪栅极结构相接触，位于栅极结构和伪栅极结构之间的隔离层的厚度小于伪栅极结构的厚度；在隔离层上形成导电结构，导电结构至少覆盖伪栅极结构和栅极结构相邻的侧壁。从而在不需要增加工艺流程的基础上，提高半导体结构的击穿电压。

Description

半导体结构及其形成方法，半导体器件及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法，半导体器件及其形成方法。
背景技术
随着功率集成电路的飞速发展，功率半导体器件的研究与开发显得愈发重要。LDMOS是DMOS器件的一种横向高压器件，具有耐压高、增益大、失真低等优点，并且更易与CMOS工艺兼容，因此在射频集成电路中得到了广泛的应用。目前LDMOS设计的重点是如何合理缓和击穿电压与导通电阻之间的矛盾，并且保证其有较高的稳定性。场板技术是功率LDMOS器件中使用最为频繁的一种终端技术。
然而，场板的引入仍存在半导体结构电学性能不佳的问题。
有鉴于此，如何提高半导体结构的电学性能，成为本领域技术人员亟需解决的技术问题。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：
提供基底，所述基底的衬底形成有相邻接的阱区和漂移区，所述阱区和所述漂移区交界处的所述衬底上形成有栅极结构，且所述漂移区的所述衬底上形成有伪栅极结构；在所述伪栅极结构远离所述栅极结构的一侧的所述漂移区内形成漏区，所述伪栅极结构和所述漏区在垂直于所述衬底的方向上的投影相交或部分重叠；形成隔离层，所述隔离层至少位于所述栅极结构和伪栅极结构之间且分别与所述栅极结构和所述伪栅极结构相接触，且位于所述栅极结构和伪栅极结构之间的所述隔离层的厚度小于所述伪栅极结构的厚度；在所述隔离层上形成导电结构，所述导电结构至少覆盖所述伪栅极结构和栅极结构相邻的侧壁。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底的衬底形成有相邻接的阱区和漂移区，所述阱区和所述漂移区交界处的所述衬底上形成有栅极结构，且所述漂移区的所述衬底上形成有伪栅极结构；漏区，位于所述伪栅极结构远离所述栅极结构的一侧的所述漂移区内，所述伪栅极结构和所述漏区在垂直于所述基底的方向上的投影相交或部分重叠；隔离层，至少位于所述栅极结构和伪栅极结构之间的所述衬底上，且与所述栅极结构和所述伪栅极结构均相接触，且位于所述栅极结构和伪栅极结构之间的所述隔离层的厚度小于所述伪栅极结构的厚度；导电结构，位于所述隔离层上，所述导电结构至少覆盖所述伪栅极结构和栅极结构相邻的侧壁。
本发明实施例还提供一种半导体器件的形成方法，包括：提供第一半导体结构和第二半导体结构，所述第二半导体结构为采用前述的半导体结构的形成方法形成的半导体结构，所述第一半导体结构的工作电压大于所述第二半导体结构的工作电压；将所述第一半导体结构的栅极结构和所述第二半导体结构的栅极结构相连接；将所述第一半导体结构的源极和所述第二半导体结构的导电结构相连接。
本发明实施例还提供一种半导体器件，包括：第一半导体结构和第二半导体结构，所述第二半导体结构为采用前述的半导体结构的形成方法形成的半导体结构，所述第一半导体结构的工作电压大于所述第二半导体结构的工作电压；所述第一半导体结构的栅极结构和所述第二半导体结构的栅极结构相连接；所述第一半导体结构的源极和所述第二半导体结构的导电结构相连接。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的半导体结构的形成方法，首先提供基底，所述基底的衬底形成有相邻接的阱区和漂移区，所述阱区和所述漂移区交界处的所述衬底上形成有栅极结构，且所述漂移区的所述衬底上形成有伪栅极结构；然后在所述伪栅极结构远离所述栅极结构的一侧的所述漂移区内形成漏区，所述伪栅极结构和所述漏区在垂直于所述衬底的方向上的投影相交或部分重叠；之后，再形成隔离层，所述隔离层至少位于所述栅极结构和伪栅极结构之间且分别与所述栅极结构和所述伪栅极结构相接触，且位于所述栅极结构和伪栅极结构之间的所述隔离层的厚度小于所述伪栅极结构的厚度；最后，在所述隔离层上形成导电结构，所述导电结构至少覆盖所述伪栅极结构和栅极结构相邻的侧壁。可以看出，本发明实施例所提供的半导体结构的形成方法，在不需要增加工艺流程的基础上，形成了未进行离子注入的伪栅极结构，并将伪栅极结构和在所述栅极结构和伪栅极结构之间的所述衬底上形成的隔离层，共同作为导电结构和衬底之间的隔离结构，因伪栅极结构位于导电结构的边缘，且位于所述栅极结构和伪栅极结构之间的所述隔离层的厚度小于所述伪栅极结构的厚度，从而靠近导电结构边缘处的隔离结构的厚度大于靠近导电结构中心处的隔离结构的厚度，而隔离结构的厚度对电场峰值有影响，靠近导电结构边缘处的隔离结构的厚度较厚有利于降低导电结构边缘处的电场峰值，提高导电结构边缘处耐承受的击穿电压；进一步地，因导电结构形成于隔离层上，隔离层相较于伪栅极结构更靠近导电结构的中心，因位于所述栅极结构和伪栅极结构之间的所述隔离层的厚度小于所述伪栅极结构的厚度，能够在保证导电结构边缘处不被击穿的基础上尽可能降低靠近导电结构中心处的隔离层厚度，从而提高半导体结构的击穿电压的同时尽量降低导通电阻，在不增加工艺流程的基础上，优化半导体结构的电学性能，降低生产成本。
附图说明
图1是一种半导体结构的结构示意图；
图2至图8是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图9是本发明实施例半导体结构一实施例的结构示意图；
图10是本发明实施例所提供的半导体器件形成方法的流程示意图；
图11是本发明实施例半导体器件的结构示意图。
具体实施方式
由背景技术可知，目前所形成的半导体结构仍有电学性能不佳的问题。现结合一种半导体结构分析半导体结构电学性能不佳的原因。
参考图1，图1示出了一种半导体结构的结构示意图。
所述半导体结构示出了一种LDMOS的设计，所述半导体结构包括：衬底，衬底内形成有相邻接的阱区11和漂移区12；栅极结构20，位于所述阱区11和漂移区12交界处的衬底的上方；源区31，位于所述栅极结构20一侧的阱区11内；漏区32，位于所述栅极结构20另一侧的漂移区12内。隔离层40，覆盖所述栅极结构20的部分顶部和侧壁且覆盖所述栅极结构左侧的基底；导电结构50，位于所述隔离层40上方且覆盖所述隔离层40。
导电结构50即场板，场板的引入在场板的末端引入一个新的电场峰值(图1虚框所示)，导致边缘处成为器件薄弱点，易造成器件在边缘处击穿。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，在不需要增加工艺流程的基础上，形成了未进行离子注入的伪栅极结构，并将伪栅极结构和在所述栅极结构和伪栅极结构之间的所述衬底上形成的隔离层，共同作为导电结构和衬底之间的隔离结构，因伪栅极结构位于导电结构的边缘，且位于所述栅极结构和伪栅极结构之间的所述隔离层的厚度小于所述伪栅极结构的厚度，从而靠近导电结构边缘处的隔离结构的厚度大于靠近导电结构中心处的隔离结构的厚度，而隔离结构的厚度对电场峰值有影响，靠近导电结构边缘处的隔离结构的厚度较厚有利于降低导电结构边缘处的电场峰值，提高导电结构边缘处耐承受的击穿电压；进一步地，因导电结构形成于隔离层上，隔离层相较于伪栅极结构更靠近导电结构的中心，因位于所述栅极结构和伪栅极结构之间的所述隔离层的厚度小于所述伪栅极结构的厚度，能够在保证导电结构边缘处不被击穿的基础上尽可能降低靠近导电结构中心处的隔离层厚度，从而提高半导体结构的击穿电压的同时尽量降低导通电阻，在不增加工艺流程的基础上，优化半导体结构的电学性能，降低生产成本。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图2至图8是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。以下将结合附图对本发明实施例提供的半导体结构进行详细说明。
参考图2-图4，提供基底(示于图4中)，所述基底的衬底内形成有相邻接的阱区101和漂移区102，所述阱区101和所述漂移区102交界处的所述衬底上形成有栅极结构103，且所述漂移区102的所述衬底上形成有伪栅极结构109。
所述基底用于为后续形成LDMOS提供工艺平台。
本实施例中，所述基底包括衬底100。
本实施例中，以半导体结构为LDMOS晶体管为例，所述LDMOS为平面晶体管，相应的所述衬底为平面衬底。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
在所述衬底100内形成相邻接的阱区101和漂移区102，所述漂移区102中具有第一型离子，所述阱区101中具有第二型离子，所述第一型离子和第二型离子的导电类型不同。
所述阱区101和漂移区102相接触，所述阱区101作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区102用于承受较大的分压。
具体地，本实施例中，所述半导体结构用于形成NLDMOS时，所述第一型离子为N型离子，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种，所述第二型离子为P型离子，所述P型离子包括硼离子、镓离子和铟离子中的一种或多种。
所述半导体结构用于形成PLDMOS时，所述第一型离子为P型离子，所述P型离子包括硼离子、镓离子和铟离子中的一种或多种，所述第二型离子为N型离子，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种。
在一种具体实施方式中，所述基底的形成步骤可以包括：
首先，提供衬底100，并在所述衬底100上形成相邻接的阱区101和漂移区102。
形成所述阱区101和漂移区102的步骤包括：形成第一注入掩膜层(图中未示出)，所述第一注入掩膜层露出待形成阱区的衬底；对所述第一注入掩膜层露出的所述衬底掺杂第二型离子，形成阱区101；形成阱区101后，形成覆盖所述阱区101且露出所述衬底部分区域的第二注入掩膜层(图中未示出)，所述第二注入掩膜层露出待形成漂移区的衬底；对所述第二注入掩膜层露出的所述衬底掺杂第一型离子，形成所述漂移区102。
本发明实施例，采用离子注入方式对所述第一注入掩膜层露出的所述衬底掺杂第二型离子，形成阱区101。离子注入具有操作简单，工艺成本低等特点。
本发明实施例，采用离子注入方式对所述第二注入掩膜层露出的所述衬底掺杂第一型离子，形成所述漂移区102。离子注入具有操作简单，工艺成本低等特点。
本实施例中，所述第一注入掩膜层和第二注入掩膜层分别作为形成阱区101和漂移区102的注入掩膜。
所述第一注入掩膜层和第二注入掩膜层为能够起到掩膜作用且易于去除的材料，使得在去除第一注入掩膜层和第二注入掩膜层时减少对其他膜层结构的损伤。
本实施例中，所述第一注入掩膜层和第二注入掩膜层的材料为有机材料，例如：BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organicdielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflectivecoating，介电抗反射涂层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。
接着，在所述阱区101和所述漂移区102交界处的所述衬底上形成栅极结构103，且在所述漂移区102的所述衬底上形成伪栅极结构109。
具体地，结合图2-图4，本实施例中，形成栅极结构103和伪栅极结构109的步骤包括：
首先，在所述衬底100上形成栅介质材料层1031a，所述栅介质材料层1031a覆盖所述衬底100；
接着，在所述栅介质材料层1031a上沉积栅极材料层1032a，所述栅极材料层1032a覆盖所述栅介质材料层1031a；
图形化所述栅极材料层1032a和所述栅介质材料层1031a，形成分立的第一栅介质层1031和第二栅介质层1091，以及位于所述第一栅介质层1031上的第一栅极层1032和位于所述第二栅介质层1091上的第二栅极层1092，所述第一栅介质层1031和第一栅极层1032构成所述栅极结构103，所述第二栅介质层1091和第二栅极层1092构成所述伪栅极结构109。
本实施例中，所述图形化所述栅极材料层和所述栅介质材料层的工艺为干法刻蚀工艺。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述栅极结构103和所述伪栅结构109的形貌满足工艺需求.。
在本实施例中，所述第一栅介质层1031为氧化硅，所述第一栅极层1032为多晶硅。在本发明的其他实施例中，所述第一栅介质层1031也可以为氮化硅、氮氧化硅、碳氧化硅或高k栅介质材料。所述第一栅极层1032也可以为Al、Cu、Ag、Au、Pt、Ni、Ti、Co或者W等金属栅极材料。
本实施例中，所述栅极结构103位于所述漂移区102和阱区101的交界处且覆盖部分所述漂移区102和部分所述阱区101。
本实施例中，形成所述栅极结构103的步骤还包括：形成覆盖所述第一栅介质层1031和第一栅极层1032侧壁的第一侧墙110。第一侧墙110分别位于所述第一栅介质层1031和第一栅极层1032的两个相对的侧壁上。在所述半导体结构的形成过程中，所述第一侧墙110对所述栅极结构103侧壁起到保护作用，所述第一侧墙110还用于定义源区的形成区域。
形成所述第一侧墙110的工艺步骤包括：形成保形覆盖所述衬底100、所述第一栅极层1032和所述第一栅介质层1031的侧墙材料层(图中未示出)，并采用刻蚀工艺去除所述第一栅极层1032顶部和所述衬底100顶部的侧墙材料层，形成第一侧墙110。
在本实施例中，所述第一侧墙110为氧化硅。在本发明的其他实施例中，所述第一侧墙也可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
本实施例中，所述伪栅极结构109位于所述漂移区102的所述衬底上。
本实施例中，形成所述伪栅极结构109的步骤还包括：形成覆盖所述第二栅介质层1091和第二栅极层1092侧壁的第二侧墙111。
在本实施例中，所述第二栅介质层1091为氧化硅，所述第二栅极层1092为多晶硅。在本发明的其他实施例中，所述第二栅介质层也可以为氮化硅、氮氧化硅、碳氧化硅或高k栅介质材料。所述第二栅极层1032也可以为Al、Cu、Ag、Au、Pt、Ni、Ti、Co或者W等金属栅极材料。
由于伪栅极结构109包括第二侧墙111，能够减缓伪栅极结构109的侧面坡度，使得伪栅极结构109沿远离栅极结构的方向上厚度逐渐增加，有利于提高半导体结构的击穿电压。
形成所述第二侧墙111的工艺步骤包括：形成保形覆盖所述衬底100、所述第二栅极层1092和所述第二栅介质层1091的侧墙材料层(图中未示出)，并采用刻蚀工艺去除所述第二栅极层1092顶部和所述衬底100顶部的侧墙材料层，形成第二侧墙111。
在本实施例中，所述第二侧墙111为氧化硅。在本发明的其他实施例中，所述第二侧墙也可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
本实施例中，采用同一工艺同时形成第一侧墙110和第二侧墙111，以简化工艺。在本实施例中，伪栅极结构109与栅极结构103的结构相同且材料相同，能够在形成栅极结构103的同时形成伪栅极结构109，从而简化工艺步骤，降低工艺成本。
本实施例中，为了简化工艺，栅极结构103和伪栅极结构109同时形成，从而无需增加光罩，降低了工艺成本。
需要说明的是，第一栅极层1032具有导电需求，因此在图形化所述栅极材料层1032a和所述栅介质材料层1031a，形成第一栅极层1032和第一栅介质层1031之后，且形成隔离层107(示于图6中)之前，还包括：对第一栅极层1032进行掺杂处理。具体地，本实施例中，可以对栅极结构的第一栅极层1032进行离子注入，以为后续导电做基础。虽然栅极结构103和伪栅极结构109同时形成，但是伪栅极结构109后续不进行离子注入，从而为后续工艺中提高导电结构边缘的隔离层厚度做基础。
具体的，如图5所示，对第一栅极层1032进行掺杂的工艺包括：在所述衬底100上形成掩膜层，所述掩膜层暴露所述第一栅极层1032顶部且覆盖所述伪栅极结构109；以所述掩膜层为掩膜，在所述第一栅极层1032内注入掺杂离子；去除所述掩膜层。
具体的，对第一栅极层1032掺杂第一导电类型的杂质。在本实施例中，所述第一导电类型为P型，所述掺杂的第一导电类型的杂质可以为硼、镓或铟等。
本实施例中，第二栅极层1092具有绝缘需求，因此，第二栅极层1092在本步骤中并不进行掺杂。
如图5所示，本实施例中，在对第一栅极层1032进行离子注入的同时，还可以在所述伪栅极结构109远离所述栅极结构103的一侧的所述漂移区102内形成漏区105，所述伪栅极结构109和所述漏区105在垂直于所述衬底100的方向上的投影相交或部分重叠。将漏区105设置在所述伪栅极结构109远离所述栅极结构的一侧的所述漂移区102内，且所述伪栅极结构109和所述漏区105在垂直于所述衬底100的方向上的投影相交或部分重叠，能够使得伪栅极结构109起到隔离作用，在半导体器件通电时，后续形成的导电结构108(示于图8中)与漏区105之间形成一个横向电场，使得导电结构108分担漏区105的部分电场，减少栅极结构103承受的电场强度，保证后续形成的导电结构108起到优化电场线分布的作用。
当然，在形成漏区105的同时，还可以在所述栅极结构103远离所述伪栅极结构109的一侧的所述阱区101内形成源区104。
继续参考图5，本实施例中，半导体结构的形成方法还包括：
采用离子注入的方式对所述栅极结构103露出的所述阱区的顶端掺杂第二型离子，形成所述掺杂区106，所述掺杂区106位于所述源区104的远离所述栅极结构103的一侧。离子注入具有操作简单，工艺成本低等特点。
本实施例中，通过掩膜在预设区域的阱区101内形成所述源区104，在预设区域的漂移区102内形成所述漏区105，从而避免向其他区域的衬底100内掺杂离子。
需要说明的是，在所述漂移区102中形成漏区105的步骤中，在所述栅极结构103另一侧的所述阱区101内形成源区104，且所述源区104和漏区105中均掺杂有第一型离子。
在半导体结构工作时，所述源区104和漏区105为沟道提供应力，增大沟道中载流子的迁移速率。
形成源区104和漏区105的步骤包括：
在所述漂移区102和阱区101上形成遮挡层(图中未示出)，所述遮挡层覆盖所述掺杂区106、所述伪栅极结构109以及所述伪栅极结构109和所述栅极结构103之间的衬底；
需要说明的是，形成源区104、漏区105和掺杂区106的顺序不做限定。在其他实施例中，也可以是先形成源区和漏区，再形成掺杂区。当先形成源区漏区，再形成掺杂区时，所述遮挡层则覆盖预设区域的掺杂区、所述伪栅极结构109以及所述伪栅极结构109和所述栅极结构103之间的衬底。
以所述遮挡层为掺杂掩膜，分别在所述漂移区102中形成所述漏区105，在所述阱区101中形成源区104。
具体的，所述源区104位于所述栅极结构103一侧的阱区101内，所述源区104中掺杂有第一型离子；所述漏区105位于所述栅极结构103另一侧的漂移区102内，所述漏区105中掺杂有第一型离子；所述漏区105和源区104内的掺杂离子类型与所述漂移区102内的掺杂离子类型相同。
本实施例中，所述半导体结构为NLDMOS，所述源区104和漏区105内的所述第一型离子为N型离子。在其他实施例中，当所述半导体结构为PLDMOS时，所述源区和漏区内的所述第一型离子相应为P型离子。
形成源区104和漏区105后，还需要在所述栅极结构103和伪栅极结构109之间的所述衬底上形成隔离层107(如图6所示)，所述隔离层107至少位于所述栅极结构103和伪栅极结构109之间且分别与所述栅极结构103和所述伪栅极结构109相接触，位于所述栅极结构和伪栅极结构之间的所述隔离层的厚度小于所述伪栅极结构的厚度。
通过将伪栅极结构和在所述栅极结构和伪栅极结构之间的所述衬底上形成的隔离层，共同作为导电结构和衬底之间的隔离结构，因伪栅极结构位于导电结构的边缘，且位于所述栅极结构和伪栅极结构之间的所述隔离层的厚度小于所述伪栅极结构的厚度，从而靠近导电结构边缘处的隔离结构的厚度大于靠近导电结构中心处的隔离结构的厚度，而隔离结构的厚度对电场峰值有影响，靠近导电结构边缘处的隔离结构的厚度较厚有利于降低导电结构边缘处的电场峰值，提高导电结构边缘处耐承受的击穿电压。
在一种实施例中，为了使得后续形成的导电结构108(示于图8中)和衬底100之间的隔离结构厚度(指的是伪栅极结构109和隔离层107的总体厚度)在沿导电结构108的中心向边缘的方向上更加平缓的增加，所述隔离层107还覆盖所述伪栅极结构109的侧壁和所述栅极结构103的侧壁。通过将隔离层覆盖伪栅极结构的侧壁，能够减缓隔离层107的侧面坡度，使得保形覆盖所述伪栅极结构109的隔离层107在此处同时具有对应的平缓坡度，使得所述导电结构108下方朝向漏区105的一侧与衬底100之间的隔离结构厚度呈逐渐增加的趋势，进一步优化半导体结构的击穿电压。
如图6所示，本实施例中，所述隔离层107还覆盖所述伪栅极结构109的部分顶部和所述栅极结构103的部分顶部。这样在后续填充导电结构108的过程中，能够避免导电结构108与栅极结构103直接接触造成的短路。
具体地，所述隔离层107保形覆盖所述栅极结构103和所述伪栅极结构109的侧壁和部分顶部。
如此，在沿导电结构的中心向导电结构边缘的方向上，伪栅极结构109和隔离层107的总体厚度逐渐增加。
在本实施例中，所述隔离层107为金属硅化物阻挡层，利用金属硅化物阻挡层不会与钛或钴等金属发生反应的特性，以防止在部分区域形成金属硅化物。在本实施例中，所述隔离层的107材料为氧化硅。
继续参考图7，在所述隔离层上107形成导电结构108，所述导电结构108至少覆盖所述伪栅极结构109和栅极结构103相邻的侧壁。
本实施例中，所述导电结构108覆盖所述伪栅极结构109和栅极结构103相邻的侧壁以及部分顶部，使得导电结构的宽度在平行于衬底的方向上增加，当器件通电时，导电结构108与漏区105之间形成的横向电场增加，使得导电结构108进一步分担漏区105的部分电场，减少栅极结构103承受的电场强度，从而进一步优化内部电场线分布，提高抗击穿电压。
形成导电结构108后，导电结构108与衬底100之间的距离即为伪栅极结构109和隔离层107的总厚度，通过将伪栅极结构109和在所述栅极结构103和伪栅极结构109之间的所述衬底上形成的隔离层107，共同作为导电结构108和衬底100之间的隔离结构，因伪栅极结构109位于导电结构108的边缘，且位于所述栅极结构103和伪栅极结构109之间的所述隔离层107的厚度小于所述伪栅极结构109的厚度，从而靠近导电结构108边缘处的隔离结构的厚度大于靠近导电结构108中心处的隔离结构的厚度，而隔离结构的厚度对电场峰值有影响，靠近导电结构边缘处的隔离结构的厚度较厚有利于降低导电结构108边缘处的电场峰值，提高导电结构108边缘处的击穿电压。进一步地，因导电结构108形成于隔离层107上，隔离层107相较于伪栅极结构109更靠近导电结构108的中心，因位于所述栅极结构103和伪栅极结构109之间的所述隔离层107的厚度小于所述伪栅极结构109的厚度，能够在保证导电结构108边缘处不被击穿的基础上尽可能降低靠近导电结构108中心处的隔离层107厚度，从而提高半导体结构的击穿电压的同时尽量降低导通电阻，从而在不增加工艺流程的基础上，优化半导体结构的电学性能，降低生产成本。
如图7所示，在形成所述隔离层107后形成所述导电结构108之前，还包括：
在所述衬底上形成介电层130，所述介电层130覆盖所述衬底100和所述隔离层107。
所述介电层130用于为后续形成导电结构提供工艺平台，而且，通过所述介电层130，使得所述导电结构与其他电连接结构实现电隔离。因此，所述介电层130的材料为介电材料。
本实施例中，所述介电层130的材料为氧化硅。其他实施例中，所述介电层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
形成介电层130的步骤包括：在所述衬底和栅极结构103上形成介电材料层(图未示)；对所述介电材料层进行平坦化处理，形成介电层130。
参考图7，形成导电结构108的步骤包括：刻蚀所述介电层130，形成露出所述隔离层107的第一沟槽121；在所述第一沟槽121中填充导电材料，形成导电结构108。
在所述介电层130中形成有导电结构108，且所述导电结构108底端分别与隔离层107接触。
本实施例中，所述导电结构108的材料为钨(W)。在其他实施例中，所述导电结构的材料还可以是Al、Cu、Ag或Au等导电材料。
本实施例中，采用电化学电镀工艺填充所述导电材料。电化学电镀工艺操作简单，沉积速度快，价格低廉等优点。
形成露出所述隔离层的第一沟槽121的同时，通过刻蚀所述介电层130形成第一通孔122，所述第一通孔122分别露出所述掺杂区106、源区104、漏区105或者栅极结构103；
向所述第一通孔122中填充导电材料，形成接触孔插塞120，各接触孔插塞120分别是与源区电连接的源电极，与漏区电连接的漏电极、与栅极结构电连接的栅电极以及与掺杂区电连接的接地电极。
本实施例中，采用干法刻蚀工艺刻蚀所述介电层130，形成所述第一沟槽121和第一通孔122。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第一沟槽121和第一通孔122的形貌满足工艺需求，且还有利于提高所述介电层130的去除效率。在干法刻蚀工艺的过程中能够分别以源区104、漏区105以及栅极结构103的顶部为刻蚀停止位置，降低对其他膜层结构的损伤。
本发明实施例还提供一种半导体结构，请参考图9，图9是本发明实施例半导体结构一实施例的结构示意图。
如图9所示，本发明实施例所提供的半导体结构包括：
基底，所述基底的衬底600内形成有相邻接的阱区601和漂移区602，所述阱区601和所述漂移区602交界处的所述衬底600上形成有栅极结构603，且所述漂移区602的所述衬底600上形成有伪栅极结构609；
漏区605，位于所述伪栅极结构609远离所述栅极结构603的一侧的所述漂移区602内，所述伪栅极结构609和所述漏区605在垂直于所述衬底600的方向上的投影相交或部分重叠；
隔离层607，位于所述栅极结构603和伪栅极结构609之间的所述衬底上，且所述隔离层607分别与所述栅极结构603和所述伪栅极结构609相接触，位于所述栅极结构603和伪栅极结构609之间的所述隔离层607的厚度小于所述伪栅极结构609的厚度；
导电结构608，位于所述栅极结构603和所述伪栅极结构609之间的衬底上，所述导电结构608至少覆盖所述伪栅极结构609和栅极结构603相邻的侧壁。
本发明实施例所提供的半导体结构，通过将伪栅极结构和在所述栅极结构和伪栅极结构之间的所述衬底上形成的隔离层，共同作为导电结构和衬底之间的隔离结构，因伪栅极结构位于导电结构的边缘，且位于所述栅极结构和伪栅极结构之间的所述隔离层的厚度小于所述伪栅极结构的厚度，从而靠近导电结构边缘处的隔离结构的厚度大于靠近导电结构中心处的隔离结构的厚度，有利于降低导电结构边缘处的电场峰值，提高导电结构边缘处的击穿电压；进一步地，因导电结构形成于隔离层上，隔离层相较于伪栅极结构更靠近导电结构的中心，因位于所述栅极结构和伪栅极结构之间的所述隔离层的厚度小于所述伪栅极结构的厚度，能够在保证导电结构边缘处不被击穿的基础上尽可能降低靠近导电结构中心处的隔离层厚度，从而提高半导体结构的击穿电压的同时尽量降低导通电阻，从而在不增加工艺流程的基础上，优化半导体结构的电学性能。
在一种实施例中，为了使导电结构608和衬底600之间的隔离结构厚度(指的是伪栅极结构609和隔离层607的总体厚度)在沿导电结构608的中心向边缘的方向上更加平缓的增加，所述隔离层607覆盖所述伪栅极结构609的侧壁和所述栅极结构603的侧壁。通过将隔离层覆盖伪栅极结构的侧壁，能够减缓隔离层607的侧面坡度，使得保形覆盖所述伪栅极结构609的隔离层607在此处同时具有对应的平缓坡度，使得所述导电结构608下方朝向漏区605的一侧与衬底600之间的隔离结构厚度呈逐渐增加的趋势，进一步优化半导体结构的击穿电压。
在另一种实施例中，所述隔离层607还可以覆盖所述伪栅极结构609的部分顶部和所述栅极结构603的部分顶部。这样在后续填充导电结构108的过程中，能够避免导电结构608与栅极结构603直接接触造成的短路。
本实施例中，所述基底包括衬底600，所述衬底600用于为后续形成LDMOS提供工艺平台。
本实施例中，以半导体结构为LDMOS晶体管为例，所述LDMOS为平面晶体管，相应的所述衬底为平面衬底。
本实施例中，所述衬底600为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
在所述衬底内形成相邻接的阱区601和漂移区602，所述漂移区602中具有第一型离子，所述阱区601中具有第二型离子，所述第一型离子和第二型离子的导电类型不同。
所述阱区601和漂移区602相接触，所述阱区601作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区602用于承受较大的分压。
具体地，本实施例中，所述半导体结构用于形成NLDMOS时，所述第一型离子为N型离子，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种，所述第二型离子为P型离子，所述P型离子包括硼离子、镓离子和铟离子中的一种或多种。
所述半导体结构用于形成PLDMOS时，所述第一型离子为P型离子，所述P型离子包括硼离子、镓离子和铟离子中的一种或多种，所述第二型离子为N型离子，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种。
本实施例中，所述栅极结构603位于所述漂移区602和阱区601的交界处且覆盖部分所述漂移区602和部分所述阱区601。所述栅极结构603包括第一栅介质层以及位于所述第一栅介质层6031上的第一栅极层6032。
在本实施例中，所述第一栅介质层6031为氧化硅，所述第一栅极层6032为多晶硅。在其他实施例中，所述第一栅介质层也可以为氮化硅、氮氧化硅、碳氧化硅或高k栅介质材料。所述第一栅极层也可以为Al、Cu、Ag、Au、Pt、Ni、Ti、Co或者W等金属栅极材料。
本实施例中，所述栅极结构603还包括第一侧墙610。第一侧墙610分别位于所述第一栅介质层6031和第一栅极层6032的两个相对的侧壁上。所述第一侧墙610对所述栅极结构603侧壁起到保护作用，所述第一侧墙610还用于定义源区的形成区域。
本实施例中，所述伪栅极结构609包括第二栅介质层6091以及位于所述第二栅介质层6091上的第二栅极层6092。
在本实施例中，所述第二栅介质层6091为氧化硅，所述第二栅极层6092为多晶硅。在本发明的其他实施例中，所述第二栅介质层也可以为氮化硅、氮氧化硅、碳氧化硅或高k栅介质材料。所述第二栅极层1032也可以为Al、Cu、Ag、Au、Pt、Ni、Ti、Co或者W等金属栅极材料。
由于伪栅极结构609包括第二侧墙611，能够减缓伪栅极结构609的侧面坡度，使得伪栅极结构609沿远离栅极结构的方向上厚度逐渐增加，有利于半导体结构的击穿电压。
在本实施例中，伪栅极结构609与栅极结构603的结构相同且材料相同，能够在形成栅极结构603的同时形成伪栅极结构609，从而简化工艺步骤，降低工艺成本。
本发明实施例，所述掺杂区606形成在所述漂移区602的顶部，所述掺杂区606中掺杂有第二型离子，所述漏区605和漂移区602中掺杂有第一型离子，所述第二型离子与第一型离子的导电类型不同。
所述半导体结构还包括：源区604，位于所述栅极结构603另一侧的阱区601内。
所述漏区605和源区604内的掺杂离子类型与所述漂移区602内的掺杂离子类型相同，相应的，所述源区604和漏区605中均具掺杂有第一型离子；
在半导体结构工作时，所述源区604和漏区605为沟道提供应力，增大沟道中载流子的迁移速率。
具体的，所述漏区605位于所述栅极结构603一侧的漂移区602内，所述漏区605中掺杂有第一型离子；所述源区604位于所述栅极结构603另一侧的阱区601内，所述源区604中掺杂有第一型离子。
本实施例中，所述半导体结构为NLDMOS，所述源区604和漏区605内的所述第一型离子为N型离子。在其他实施例中，当所述半导体结构为PLDMOS时，所述源区和漏区内的所述第一型离子相应为P型离子。
本实施例中，所述半导体结构还包括：
掺杂区606，位于所述栅极结构露出的所述阱区的顶端，所述掺杂区606位于所述源区604的远离所述栅极结构603的一侧，所述掺杂区606掺杂有第二型离子。所述掺杂区606用于隔离相邻器件。
本实施例中，所述隔离层607的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高隔离层的用于隔离相邻器件的效果。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他介电材料。
本实施例中，所述半导体结构还包括：介电层630，位于所述栅极结构603露出的衬底上，且所述介电层630覆盖所述栅极结构603。
所述介电层630用于实现相邻器件之间的电隔离，所述介电层630的材料为介电材料。
本实施例中，所述介电层630的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成介电层630的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高介电层630的用于隔离相邻器件的作用。在其他实施例中，所述介电层的材料还可以为氮化硅或氮氧化硅等其他介电材料。
本实施例中，所述导电结构608覆盖所述伪栅极结构609和栅极结构603相邻的侧壁以及部分顶部，使得导电结构608的宽度在平行于衬底600的方向上增加，当器件通电时，导电结构608与漏区605之间形成的横向电场增加，使得导电结构608进一步分担漏区605的部分电场，减少栅极结构603承受的电场强度，从而进一步优化内部电场线分布，提高抗击穿电压。
本实施例中，所述导电结构608的材料为W。其他实施例中，所述导电结构的材料还可以是Al、Cu、Ag或Au等导电材料。
本实施例中，所述半导体结构还包括：接触孔插塞620，所述接触孔插塞包括源电极，漏电极，接地电极以及栅电极，分别与所述源区604、漏区605、掺杂区606以及所述栅极结构603电连接。
请参考图10，图10是本发明实施例所提供的半导体器件形成方法的流程示意图。如图10所示，本发明实施例还提供一种半导体器件的形成方法，包括：
步骤S10：提供第一半导体结构和第二半导体结构，所述第二半导体结构为采用前述的半导体结构的形成方法形成的半导体结构，所述第一半导体结构的工作电压大于所述第二半导体结构的工作电压。
需要说明的是，第一半导体结构可以与第二半导体结构相同，第一半导体结构也可以与第二半导体结构不同，只要保证第一半导体结构的工作电压大于第二半导体结构的工作电压即可。
本实施例中，以第一半导体结构和第二半导体结构为LDMOS晶体管为例，所述LDMOS为平面晶体管，相应的所述衬底为平面衬底。
步骤S20：将所述第一半导体结构的栅极结构和所述第二半导体结构的栅极结构相连接。
步骤S30：将所述第一半导体结构的源极和所述第二半导体结构的导电结构相连接。
步骤S20和步骤S30的连接顺序不做限定。
因所述第一半导体结构的源极和所述第二半导体结构的导电结构相连接，第一半导体结构的栅极结构与第二半导体结构的栅极结构相连接，即第一半导体结构的栅极结构与第二半导体结构的栅极结构同开同关，当第一半导体结构的栅极结构与第二半导体结构的栅极结构断开连接时，第二半导体结构中的导电结构发挥场板作用，因导电结构与衬底之间的隔离层厚度在沿导电结构中心至边缘的方向上逐渐增加，从而能够降低导电结构边缘处的电场峰值，进而能够在保证导电结构边缘处不被击穿的基础上尽可能降低隔离层厚度，从而提高第二半导体结构的击穿电压；当第一半导体结构的栅极结构与第二半导体结构的栅极结构连通时，因第一半导体结构的工作电压大于第二半导体结构的工作电压，因而导电结构和第二半导体结构的衬底之间形成电势差，导致电荷在漂移区表面聚集，在漂移区表面形成低阻通道，从而降低了第二半导体结构衬底的导通电阻。
可以看出，本发明实施例所提供的半导体器件的形成方法，通过将第二半导体结构与第一半导体结构相连接，不但能够优化第二半导体结构的击穿电压，而且能够降低第二半导体结构的导通电阻。
请参考图图11，图11是本发明实施例半导体器件的结构示意图。如图11所示，本发明实施例还提供一种半导体器件，包括：
第一半导体结构1和第二半导体结构2，所述第二半导体结构2为采用前述的半导体结构的形成方法形成的半导体结构，所述第一半导体结构1的工作电压大于所述第二半导体结构2的工作电压；
所述第一半导体结构1的栅极结构10和所述第二半导体结构2的栅极结构20相连接；
所述第一半导体结构1的源极40和所述第二半导体结构20的导电结构30相连接。
本发明实施例所提供的半导体器件，通过将第二半导体结构与第一半导体结构相连接，不但能够优化第二半导体结构的击穿电压，而且能够降低第二半导体结构的导通电阻。
关于第一半导体结构和第二半导体的具体描述请参考前文，在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底的衬底内形成有相邻接的阱区和漂移区，所述阱区和所述漂移区交界处的所述衬底上形成有栅极结构，且所述漂移区的所述衬底上形成有伪栅极结构；
在所述伪栅极结构远离所述栅极结构的一侧的所述漂移区内形成漏区，所述伪栅极结构和所述漏区在垂直于所述衬底的方向上的投影相交或部分重叠；
形成隔离层，所述隔离层至少位于所述栅极结构和伪栅极结构之间且分别与所述栅极结构和所述伪栅极结构相接触，位于所述栅极结构和伪栅极结构之间的所述隔离层的厚度小于所述伪栅极结构的厚度；
形成介电层，所述介电层覆盖所述衬底和所述隔离层；
刻蚀所述介电层，形成露出所述隔离层的第一沟槽；
在所述第一沟槽中填充导电材料，以在所述隔离层上形成导电结构，所述导电结构与隔离层直接接触且至少覆盖所述伪栅极结构和栅极结构相邻的侧壁。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层还覆盖所述伪栅极结构的侧壁和所述栅极结构的侧壁。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述隔离层还覆盖所述伪栅极结构的部分顶部和所述栅极结构的部分顶部。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底的形成步骤包括：
提供衬底，并在所述衬底上形成相邻接的阱区和漂移区；
在所述阱区和所述漂移区交界处的所述衬底上形成所述栅极结构，且在所述漂移区的所述衬底上形成所述伪栅极结构。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，在所述阱区和所述漂移区交界处的所述衬底上形成所述栅极结构，且在所述漂移区的所述衬底上形成所述伪栅极结构的步骤包括：
在所述漂移区和所述阱区上形成栅介质材料层，所述栅介质材料层覆盖所述衬底；
在所述栅介质材料层上沉积栅极材料层，所述栅极材料层覆盖所述栅介质材料层；
图形化所述栅极材料层和所述栅介质材料层，形成分立的第一栅介质层和第二栅介质层，以及位于所述第一栅介质层上的第一栅极层和位于所述第二栅介质层上的第二栅极层，其中，所述第一栅介质层和所述第一栅极层构成所述栅极结构，所述第二栅介质层和所述第二栅极层构成所述伪栅极结构。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述图形化所述栅极材料层和所述栅介质材料层的工艺为干法刻蚀工艺。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成隔离层的步骤包括：
在所述基底上形成隔离材料层，所述隔离材料层分别覆盖所述衬底、所述栅极结构和所述伪栅极结构；
刻蚀所述隔离材料层，形成所述隔离层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：
在所述阱区中形成源区，所述源区和所述漏区中均掺杂有第一型离子。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，采用离子注入的方式对所述栅极结构露出的所述阱区的顶端掺杂第二型离子，形成所述掺杂区，所述掺杂区位于所述源区的远离所述栅极结构的一侧。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，刻蚀所述介电层的步骤还包括：
刻蚀所述介电层，形成第一通孔，所述第一通孔露出所述掺杂区、所述源区、所述漏区以及所述栅极结构；
在所述第一通孔中填充导电材料，形成接触孔插塞。
11.一种半导体结构，其特征在于，包括：
基底，所述基底的衬底内形成有相邻接的阱区和漂移区，所述阱区和所述漂移区交界处的所述衬底上形成有栅极结构，且所述漂移区的所述衬底上形成有伪栅极结构；
漏区，位于所述伪栅极结构远离所述栅极结构的一侧的所述漂移区内，所述伪栅极结构和所述漏区在垂直于所述衬底的方向上的投影相交或部分重叠；
隔离层，至少位于所述栅极结构和伪栅极结构之间的所述衬底上，且与所述栅极结构和所述伪栅极结构均相接触，位于所述栅极结构和伪栅极结构之间的所述隔离层的厚度小于所述伪栅极结构的厚度；
介电层，覆盖于所述衬底和所述隔离层；
导电结构，贯穿所述介电层，位于所述隔离层上且与隔离层直接接触，所述导电结构至少覆盖所述伪栅极结构和栅极结构相邻的侧壁。
12.如权利要求11所述的半导体结构，其特征在于，所述隔离层还覆盖所述伪栅极结构的侧壁和所述栅极结构的侧壁。
13.如权利要求12所述的半导体结构，其特征在于，所述隔离层还覆盖所述伪栅极结构的部分顶部和所述栅极结构的部分顶部。
14.如权利要求11-13任一项所述的半导体结构，其特征在于，所述隔离层的材料为氮化硅、氧化硅中的至少一种。
15.如权利要求11-13任一项所述的半导体结构，其特征在于，所述导电结构的材料为钨、铝、铜、银或金。
16.一种半导体器件的形成方法，其特征在于，包括：
提供第一半导体结构和第二半导体结构，所述第二半导体结构为采用如权利要求1-10任一项所述的半导体结构的形成方法形成的半导体结构，所述第一半导体结构的工作电压大于所述第二半导体结构的工作电压；
将所述第一半导体结构的栅极结构和所述第二半导体结构的栅极结构相连接；
将所述第一半导体结构的源极和所述第二半导体结构的导电结构相连接。
17.一种半导体器件，其特征在于，包括：
第一半导体结构和第二半导体结构，所述第二半导体结构为采用如权利要求1-10任一项所述的半导体结构的形成方法形成的半导体结构，所述第一半导体结构的工作电压大于所述第二半导体结构的工作电压；
所述第一半导体结构的栅极结构和所述第二半导体结构的栅极结构相连接；
所述第一半导体结构的源极和所述第二半导体结构的导电结构相连接。
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