TWI678806B - 具有雙台階場板結構的高電壓電晶體裝置及製作其的方法 - Google Patents

具有雙台階場板結構的高電壓電晶體裝置及製作其的方法 Download PDF

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Han-lun WANG
林安宏
An-Hung Lin
林韋志
Wei-Chih Lin
陳信佑
Xin-you CHEN
黃柏睿
Bo-Jui Huang
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Abstract

本發明提供具有雙台階場板結構的高電壓電晶體裝置及製作其的方法。一種示例性高電壓電晶體裝置包括閘電極、第一膜、第二膜以及場板。閘電極設置在源極區與汲極區之間的基底上。第一膜從閘電極之上橫向延伸至漂移區之上，其中漂移區橫向配置於閘電極與汲極區之間。第二膜在漂移區的與汲極區相鄰且遠離閘電極的一部分之上橫向延伸。場板從第一膜之上橫向延伸至第二膜之上。由閘電極的頂表面垂直至場板的底表面的第一厚度小於由漂移區的一部分的頂表面垂直至場板的底表面的第二厚度。

Description

具有雙台階場板結構的高電壓電晶體裝置及製作其的方法
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種具有雙台階場板結構的高電壓電晶體裝置。
高電壓(high-voltage，HV)電晶體(例如金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET))可充當高電壓切換調節器及功率管理積體電路(integrated circuit，IC)中的高電壓開關。為了處理所述及其他高電壓應用中所涉及的高電壓，期望使高電壓電晶體具有高崩潰電壓(breakdown voltage)及低導通電阻(on-resistance)。
本發明闡述具有雙台階場板結構(two-step field plate structure)的高電壓電晶體裝置以及製作此等裝置的方法的實施方案，所述高電壓電晶體裝置可達成高崩潰電壓及低導通電阻。
本發明的一個態樣以一種高電壓電晶體裝置為特徵，所述高電壓電晶體裝置包括：設置於源極區與汲極區之間的半導體基底之上的閘電極；從閘電極之上橫向延伸至漂移區之上的第一膜，且漂移區橫向配置於閘電極與汲極區之間；橫向延伸於漂移區的一部分之上的第二膜，且所述漂移區的一部分與汲極區相鄰且遠離閘電極；以及從第一膜之上橫向延伸至第二膜之上的場板。由閘電極的頂表面垂直至場板的底表面而界定的第一厚度小於由漂移區的一部分的頂表面垂直至場板的底表面而界定的第二厚度，第一厚度包括第一膜的厚度，且第二厚度包括第二膜的厚度。
第一膜可在漂移區的一部分之上橫向延伸，且第一厚度可等同於第一膜的厚度，且第二厚度可不小於第一膜與第二膜的厚度之和。
在一些實施方案中，第二膜形成於第一膜之上和場板之下。場板可包括位於第二膜之上的第一導電層以及共形地位於第一膜和第一導電層之上的第二導電層。高電壓電晶體裝置可更包括位於第二膜與第一導電層之間的多晶矽層。第一導電層可包含金屬矽化物，且第二導電層包含金屬。高電壓電晶體裝置可更包括金屬矽化物層，所述金屬矽化物層形成於源極區、汲極區及閘電極的未被第一膜覆蓋的部分上。
在一些實施方案中，第一膜形成於第二膜之上及場板之下。第二膜可包括具有與閘電極相同的厚度及材料的導電層。導電層及閘電極可由多晶矽形成。在一些實例中，高電壓電晶體裝置更包括位於閘電極與漂移區之間的第一介電層，且第二膜包括位於導電層與漂移區的一部分之間的第二介電層，並且第二介電層具有與第一介電層相同的材料及相同的厚度。
在一些實例中，第二膜包括由第一膜覆蓋的第一部分以及由金屬層覆蓋的第二部分，第二部分橫向鄰接第一部分且比第一部分靠近汲極區。高電壓電晶體裝置可更包括位於場板與第一膜之間的多晶矽層，且場板可具有與金屬層相同的材料及相同的厚度。高電壓電晶體裝置可更包括位於源極區、汲極區以及閘電極的一部分(未被第一膜覆蓋)上的相應金屬層，所述相應金屬層具有與金屬層相同的材料及相同的厚度。
在一些情形中，高電壓電晶體裝置更包括：耦接至源極區的源極金屬接觸窗；以及被配置成將場板耦接至源極金屬接觸窗的金屬線層。在一些情形中，高電壓電晶體裝置更包括：耦接至閘電極的閘極金屬接觸窗；以及被配置成將場板耦接至閘極金屬接觸窗的金屬線層。
高電壓電晶體裝置可被配置為低側開關(low-side switch)、高側開關(high-side switch)及完全隔離式開關(fully isolated switch)中的一者。第一膜可包括包含矽化物阻擋層在內的一個或多個介電層，且第二膜可包括包含場板蝕刻停止層在內 的一個或多個介電層。第一膜可覆蓋閘電極的邊緣，且第二膜可遠離閘電極的邊緣並橫向鄰接汲極區的邊緣。
在一些情形中，高電壓電晶體裝置更包括：多個金屬接觸窗，所述多個金屬接觸窗垂直配置於層間介電(inter-level dielectric，ILD)層內且形成於源極區、閘電極及汲極區上。在一些情形中，高電壓電晶體裝置更包括：側壁間隙壁，所述側壁間隙壁沿著閘電極的側壁配置且將閘電極與第一膜和場板橫向分隔開。
本發明的另一態樣以一種製作高電壓電晶體裝置的方法為特徵，所述方法包括：在半導體基底中形成源極區及汲極區；在源極區與汲極區之間的所述半導體基底上形成閘電極；形成第一膜，所述第一膜從閘電極之上橫向延伸至漂移區之上，且漂移區橫向配置於閘電極與汲極區之間；形成第二膜，所述第二膜橫向延伸於漂移區的一部分之上，且所述漂移區的一部分與汲極區相鄰且遠離閘電極；以及形成場板，所述場板從第一膜之上橫向延伸至第二膜之上。由閘電極的頂表面垂直至場板的底表面而界定的第一厚度小於由漂移區的一部分的頂表面垂直至場板的底表面而界定的第二厚度，第一厚度包括第一膜的厚度，且第二厚度包括第二膜的厚度。
第一膜的厚度可基於預定崩潰電壓、漂移區的摻雜濃度或從閘電極至汲極區的漂移長度中的至少一者來確定。第二膜的厚度可基於第一膜的厚度、預定崩潰電壓、漂移區的摻雜濃度、 所述漂移長度或電晶體裝置的導通電阻來確定，並且第一膜及第二膜可被配置成使場板上形成實質上均勻的電場且電晶體裝置的崩潰電壓高於預定崩潰電壓。
在一些實施方案中，形成第一膜包括在漂移區的一部分之上形成橫向延伸的第一膜，並且第一厚度等同於第一膜的厚度，且第二厚度不小於第一膜與第二膜的厚度之和。
在一些實例中，形成第二膜的步驟包括在第一膜之上形成第二膜。所述方法可包括在源極區、閘電極、汲極區及第二膜上選擇性地形成第一導電層。形成場板的步驟可包括在第二膜上形成所述第一導電層，並於第一膜之上以及位於第二膜上的第一導電層之上共形地形成第二導電層。所述方法可更包括在第二膜與第一導電層之間形成多晶矽層。
在一些實例中，形成閘電極及第二膜的步驟包括：選擇性地在漂移區的第一部分上依序形成介電層及導電層來作為所述閘電極，並且選擇性地在漂移區的第二部分上依序形成介電層及導電層來作為第二膜，且形成第一膜的步驟包括在第二膜之上形成第一膜。形成第一膜可的步驟包括在第二膜的一部分上形成第一膜。所述方法可包括在第一膜之上形成多晶矽層。形成場板的步驟可包括：在多晶矽層之上以及第二膜的另一部分之上形成金屬層，且所述第二膜的另一部分與第二膜的一部分橫向鄰接並與汲極區相鄰。形成金屬層的步驟可包括在源極區、閘電極及汲極區上選擇性地形成所述金屬層。
在一些情形中，所述方法更包括：形成耦接至源極區及閘電極中的一者的金屬接觸窗；以及形成將金屬接觸窗耦接至場板的金屬線層。
在一些情形中，所述方法更包括：在源極區、閘電極及汲極區之上形成層間介電(ILD)層；在層間介電層中形成垂直耦接至源極區及汲極區的多個金屬接觸窗；以及在層間介電層上形成金屬線層並將用於場板的金屬接觸窗耦接至用於源極區的金屬接觸窗。
在一些情形中，所述方法更包括：在源極區、閘電極及汲極區之上形成層間介電(ILD)層；在層間介電層中形成垂直耦接至源極區、閘電極及汲極區的多個金屬接觸窗；以及在層間介電層上形成金屬線層並將用於場板的金屬接觸窗耦接至用於閘電極的金屬接觸窗。
在一些情形中，所述方法更包括：在半導體基底之上形成層間介電(ILD)層；以及在層間介電層內形成一或多個金屬結構，所述一或多個金屬結構包括位於第一膜及第二膜之上的場板以及垂直耦接至源極區及汲極區的多個金屬接觸窗。
本發明的又一態樣以一種高電壓電晶體裝置為特徵，所述高電壓電晶體裝置包括：源極區，其位於半導體基底中具有第一摻雜型的井中；具有第二摻雜型的摻雜漂移區，其位於半導體基底中；具有第二摻雜型的汲極區，其位於摻雜漂移區中；閘電極，其藉由閘極介電層設置於源極區與汲極區之間的半導體基底 之上；第一膜區，其從閘電極之上橫向延伸至摻雜漂移區的第一部分之上，所述摻雜漂移區的第一部分位於閘電極與汲極區之間；第二膜區，其橫向延伸於摻雜漂移區的第二部分之上，其中摻雜漂移區的第二部分在第一端處橫向鄰接摻雜漂移區的第一部分且在第二端處相鄰於汲極區；場板，其從第一膜區之上橫向延伸至第二膜區之上；以及金屬線層，其將場板耦接至源極區及閘電極中的一者。所述第二膜區具有較所述第一膜區大的厚度。
在附圖及以下說明中陳述一或多個所揭露實施方案的細節。依據說明、圖式及申請專利範圍，其他特徵、態樣及優點將變得顯而易見。
100、200、240、260、300、340、360、400、440、460、500、540、560、600、640、660、700、740、760‧‧‧電晶體裝置
102‧‧‧基底
103‧‧‧本體接觸區
104‧‧‧P井
105‧‧‧源極區
106‧‧‧n型摻雜漂移區
107‧‧‧汲極區
108‧‧‧淺溝渠隔離
109‧‧‧漂移區
110‧‧‧源極側
112、122、268、270、302、602、702‧‧‧金屬接觸窗
114、124、206、272、304、704‧‧‧金屬線層
120‧‧‧汲極側
130‧‧‧閘極結構
132‧‧‧閘電極
134‧‧‧閘極介電層
136、418‧‧‧側壁間隙壁
140、210、410、610‧‧‧場板結構
142‧‧‧第一膜區
144‧‧‧第二膜區
146、216、616‧‧‧場板
150‧‧‧層間介電層
202、614‧‧‧多晶矽層
204‧‧‧金屬矽化物
212、412、612‧‧‧第一層
214‧‧‧第二層
220、250、280、420、450、480、620、650、680、900‧‧‧製程
221、222、223、224、225、226、227、228、229、230、231、232、233、252、282、284、286、422、622、624、802、804、806、902、904、906、908、910‧‧‧步驟
242‧‧‧深n型井
261‧‧‧基體區
262‧‧‧n型摻雜掩埋層
263‧‧‧掩埋層
264‧‧‧深p型井
266‧‧‧高電壓n型井區
274‧‧‧N隔離金屬線層
304‧‧‧閘極金屬線層/閘極金屬層
414‧‧‧多晶矽層
416‧‧‧介電層
800‧‧‧過程
D‧‧‧距離
L1、L2‧‧‧長度
t1、t2‧‧‧厚度
圖1示出根據一或多個實施方案具有雙台階場板結構的示例性高電壓電晶體裝置的剖視圖。
圖2A-1示出根據一或多個實施方案具有第一示例性雙台階場板結構的低側開關橫向擴散金屬氧化物半導體(laterally-diffused MOS，LDMOS)電晶體裝置的剖視圖。
圖2A-2是示出根據一或多個實施方案用於製作圖2A-1所示電晶體裝置的示例性製作製程的重要步驟的流程圖。
圖2B-1示出根據一或多個實施方案具有圖2A-1所示第一示例性場板結構的示例性高側開關LDMOS電晶體裝置的剖視圖。
圖2B-2是示出根據一或多個實施方案用於製作圖2B-1所示電晶體裝置的示例性製作製程的重要步驟的流程圖。
圖2C-1示出根據一或多個實施方案具有圖2A-1所示第一示例性場板結構的示例性完全隔離式開關LDMOS電晶體裝置的剖視圖。
圖2C-2是示出根據一或多個實施方案用於製作圖2C-1所示電晶體裝置的示例性製作製程的重要步驟的流程圖。
圖3A示出根據一或多個實施方案具有圖2A-1所示第一示例性場板結構的另一低側開關LDMOS電晶體裝置的剖視圖。
圖3B示出根據一或多個實施方案具有圖2A-1所示第一示例性場板結構的另一高側開關LDMOS電晶體裝置的剖視圖。
圖3C示出根據一或多個實施方案具有圖2A-1所示第一示例性場板結構的另一完全隔離式開關LDMOS電晶體裝置的剖視圖。
圖4A-1示出根據一或多個實施方案具有第二示例性雙台階場板結構的低側開關LDMOS電晶體裝置的剖視圖。
圖4A-2是示出根據一或多個實施方案用於製作圖4A-1所示電晶體裝置的示例性製作製程的重要步驟的流程圖。
圖4B-1示出根據一或多個實施方案具有圖4A-1所示第二示例性場板結構的示例性高側開關LDMOS電晶體裝置的剖視圖。
圖4B-2是示出根據一或多個實施方案用於製作圖4B-1所示電晶體裝置的示例性製作製程的重要步驟的流程圖。
圖4C-1示出根據一或多個實施方案具有圖4A-1所示第二示例 性場板結構的示例性完全隔離式開關LDMOS電晶體裝置的剖視圖。
圖4C-2是示出根據一或多個實施方案用於製作圖4C-1所示電晶體裝置的示例性製作製程的重要步驟的流程圖。
圖5A示出根據一或多個實施方案具有圖4A-1所示第二示例性場板結構的另一低側開關LDMOS電晶體裝置的剖視圖。
圖5B示出根據一或多個實施方案具有圖4A-1所示第二示例性場板結構的另一高側開關LDMOS電晶體裝置的剖視圖。
圖5C示出根據一或多個實施方案具有圖4A-1所示第二示例性場板結構的另一完全隔離式開關LDMOS電晶體裝置的剖視圖。
圖6A-1示出根據一或多個實施方案具有第三示例性雙台階場板結構的低側開關LDMOS電晶體裝置的剖視圖。
圖6A-2是示出根據一或多個實施方案用於製作圖6A-1所示電晶體裝置的示例性製作製程的重要步驟的流程圖。
圖6B-1示出根據一或多個實施方案具有圖6A-1所示第三示例性場板結構的示例性高側開關LDMOS電晶體裝置的剖視圖。
圖6B-2是示出根據一或多個實施方案用於製作圖6B-1所示電晶體裝置的示例性製作製程的重要步驟的流程圖。
圖6C-1示出根據一或多個實施方案具有圖6A-1所示第三示例性場板結構的示例性完全隔離式開關LDMOS電晶體裝置的剖視圖。
圖6C-2是示出根據一或多個實施方案用於製作圖6C-1所示電 晶體裝置的示例性製作製程的重要步驟的流程圖。
圖7A示出根據一或多個實施方案具有圖6A-1所示第三示例性場板結構的另一低側開關LDMOS電晶體裝置的剖視圖。
圖7B示出根據一或多個實施方案具有圖6A-1所示第三示例性場板結構的另一高側開關LDMOS電晶體裝置的剖視圖。
圖7C示出根據一或多個實施方案具有圖6A-1所示第三示例性場板結構的另一完全隔離式開關LDMOS電晶體裝置的剖視圖。
圖8示出根據一或多個實施方案配置具有雙台階場板結構的高電壓電晶體裝置的示例性過程。
圖9示出根據一或多個實施方案製作具有雙台階場板結構的高電壓電晶體裝置的示例性製程。
本發明的實施方案提供具有高崩潰電壓及低導通電阻的高電壓電晶體裝置。可在高電壓電晶體裝置中使用雙台階場板結構來提高崩潰電壓並降低導通電阻。第一台階場板結構包括場板及第一膜區，且被配置成降低電晶體裝置的閘極側的邊緣的電場。第二台階場板結構包括場板及第二膜區，且被配置成降低場板邊緣與電晶體裝置的汲極側之間的電場。由於汲極側與場板之間的電壓電位大於閘極側邊緣與場板之間的電壓電位，因此第二膜區被配置成厚於第一膜區。
電晶體裝置的導通電阻與摻雜漂移區的濃度和從閘極 側至汲極側的漂移長度相關聯，而電晶體裝置的崩潰電壓與摻雜漂移區的濃度、漂移長度以及第一膜區和第二膜區的性質(例如厚度)相關聯。因此，雙台階場板結構能夠在維持高崩潰電壓(例如藉由對第一膜區及第二膜區的性質進行控制)的同時減小導通電阻(例如藉由增大漂移區的濃度)。
本文中所揭露的技術可在無需額外罩幕(例如光阻罩幕)的情況下將高電壓電晶體裝置的導通電阻及崩潰電壓最佳化。高電壓電晶體裝置可藉由標準製程來製作，例如三井製程(triple well process)、雙極-互補金屬氧化物半導體-雙重擴散金屬氧化物半導體(Bipolar-complementary metal-oxide-semiconductor(CMOS)-double-diffused metal-oxide-semiconductor(DMOS)，BCD)製程、具有三井製程或雙井製程(twin well process)的非磊晶生長層(non-epitaxially-grown layer，non-EPI)製程及/或單多晶矽或雙多晶矽製程(single poly or double poly process)。高電壓電晶體裝置可為低側開關金屬氧化物半導體(MOS)電晶體、高側開關MOS電晶體或完全隔離式開關MOS電晶體。高電壓電晶體可為n通道金屬氧化物半導體(n-channel MOS，NMOS)電晶體、p通道金屬氧化物半導體(p-channel MOS，PMOS)電晶體或互補金屬氧化物半導體(CMOS)電晶體。所述技術可應用於任何適合的結構、任何適合的製程及/或任何適合的操作電壓。除高電壓裝置之外，所述技術亦可用於直流(DC，direct current)應用及/或低電壓應用。
所述技術可應用於任何適合基底中的任何適合電晶體裝置。僅出於說明目的，以下說明中的一些實例是有關於作為一種高電壓電晶體類型的n通道橫向擴散(LD)金屬氧化物半導體場效電晶體(或LDMOS電晶體)。n通道LDMOS電晶體可位於p型半導體基底中，或作為另一選擇，可位於形成於基底上的p型磊晶層中。以下說明中的一些實例是有關於藉由製作製程來製作單個高電壓電晶體，且應理解，可跨越充當基底的半導體晶圓同時形成多個電晶體。
圖1示出根據一或多個實施方案具有雙台階場板結構的示例性高電壓(HV)電晶體裝置100的剖視圖。高電壓電晶體裝置100可為LDMOS電晶體。高電壓電晶體裝置100形成於p型半導體基底102中。p型半導體基底102可為形成於基底上的p型矽晶圓或p型磊晶層。p型半導體基底102可具有1014cm-3至1016cm-3的p型摻雜濃度。
在半導體基底102中，以較p型半導體基底102高的p型摻雜濃度(例如1016cm-3至1018cm-3)植入及擴散有P井104。在P井104中形成有經重摻雜的P+本體接觸區103(例如具有1019cm-3至1021cm-3的p型摻雜濃度)及經重摻雜的N+源極區105(例如具有1019cm-3至1021cm-3的n型摻雜濃度)。P+本體接觸區103可較N+源極區105距閘極更遠。P井104可橫向地延伸超出P+本體接觸區103及N+源極區105且垂直地在P+本體接觸區103及N+源極區105下面延伸。P+本體接觸區103與N+源極區105 彼此直接電性接觸。
在p型基底102中，以更高的n型摻雜濃度(例如1016cm-3至1018cm-3)植入及擴散有n型摻雜漂移(n-type doping drifting，NDD)區106。P井104可與n型摻雜漂移區106橫向分隔開。n型摻雜漂移區106含有經重摻雜的N+汲極區107(例如具有1019cm-3至1021cm-3的n型摻雜濃度)。N+汲極區107可較n型摻雜漂移區106被更重地摻雜。
沿著電晶體裝置100的周邊，在p型半導體基底102中形成有淺溝渠隔離(shallow trench isolation，STI)108。淺溝渠隔離108將電晶體裝置100與其他電晶體裝置及形成於p型半導體基底102上的裝置電性隔離。在一些實施方案中，形成厚場氧化物(thick field oxide，FOX)層來作為隔離區，以代替淺溝渠隔離。
在橫向配置於N+源極區105與汲極區107之間的位置處將閘極結構130設置於半導體基底102之上。閘極結構130包括部分覆蓋於P井104及n型摻雜漂移區106上的閘電極132。閘電極132藉由閘極介電層134與半導體基底102、P井104及n型摻雜漂移區106分隔開。閘極介電層134可包含二氧化矽(SiO2)或高介電常數介電材料(例如較二氧化矽(SiO2)的介電常數(3.9)大的高介電常數)。閘電極132可包含設置於閘極介電層134之上的導電多晶矽(poly)。與閘電極132的側壁相鄰的側壁間隙壁136用於在製作期間使源極區105與閘電極132自對準。側壁間隙壁 136可包含二氧化矽(SiO2)或二氧化矽(SiO2)及氮化矽(SiN)。
層間介電層150設置於半導體基底102之上。層間介電層150可包括一或多個介電層，例如由SiO2/SiN/SiO2形成的疊層。在層間介電層150內可設置有一或多個導電金屬結構。在一些實施方案中，數個金屬接觸窗形成於層間介電層150中，且被配置成在源極區105、汲極區107及/或閘電極132與上覆於層間介電層150上的金屬內連線層之間提供垂直連接。舉例而言，源極區105經由源極金屬接觸窗112以導電方式耦接至源極金屬線層114，以形成電晶體裝置100的源極側110。汲極區107經由汲極金屬接觸窗122以導電方式耦接至汲極金屬線層124，以形成電晶體裝置100的汲極側120。金屬接觸窗可包含鈦、氮化鈦及鎢。金屬線層可為後段製程(back-end-of-the-line，BEOL)的層。金屬線的金屬可包括鋁銅或銅。
閘電極132在一端處鄰接源極區105，且在另一端處延伸至n型摻雜漂移區106的第一部分之上。n型摻雜漂移區106的第二部分(自閘電極132的所述另一端至汲極區107)鄰接n型摻雜漂移區106的第一部分且具有橫向距離D。n型摻雜漂移區106的第二部分可被視為供電荷載子自源極區105移動至汲極區107的漂移區109。電晶體裝置100的導通電阻與漂移區109的摻雜濃度(即n型摻雜漂移區106的濃度)及橫向距離D相關聯。漂移區109的摻雜濃度愈高，導通電阻即愈低；橫向距離D愈長，導通電阻即愈高。
電晶體裝置100包括設置於層間介電層150內的雙台階場板結構140，雙台階場板結構140上覆於閘電極132的一部分及n型摻雜漂移區106的一部分上。雙台階場板結構140包括：第一膜區142，自閘電極132的一部分之上橫向延伸至漂移區109的第一部分之上；以及第二膜區144，在漂移區109的第二部分之上自漂移區109的第一部分橫向延伸至汲極區107。漂移區109的第二部分可在第一端處橫向鄰接漂移區109的第一部分且在第二端處相鄰於汲極區107的邊緣。漂移區109的第二部分亦可鄰接汲極區107。
雙台階場板結構140更包括場板146，場板146自第一膜區142之上橫向延伸至第二膜區144之上。第一膜區142共形地覆蓋閘電極132的所述一部分及側壁間隙壁136。場板146可共形地覆蓋第一膜區142及第二膜區144。場板146可包含導電材料，例如金屬。在一些實例中，場板146與金屬接觸窗112及122是相同的導電材料，且可在同一製造製程中形成。第一膜區142及第二膜區144被配置成將場板146與閘電極132及漂移區109分隔開。第一膜區142可包括一或多個介電層，例如SiO2/SiN。第二膜區144亦可包括一或多個介電層，例如SiO2/SiN/SiO2。
在操作期間，場板146被配置成對由閘電極132及汲極區107產生的電場起反應。場板146可被配置成改變由閘電極132和汲極區107所產生之電場在漂移區109中的分佈，此可增強漂移區109的內部電場，藉此增強高電壓電晶體裝置100的崩潰電 壓能力。
第一膜區142及相對應的場板146(覆蓋第一膜區142)可被視為第一台階場板結構，且第二膜區144及相對應的場板146(覆蓋第二膜區144)可被視為第二台階場板。第一台階場板結構被配置成降低閘電極132的邊緣的電場。第二台階場板結構被配置成降低場板146與汲極區107之間的電場。由於汲極區107與場板146之間的電壓電位大於閘電極132的邊緣與場板146之間的電壓電位，因此第二膜區144被配置成厚於第一膜區142。第一膜區142及第二膜區144被配置成使場板146上得到均勻的電場分佈。
如圖1中所示，第一膜區具有長度L1及厚度t1，且第二膜區具有長度L2及厚度t2。距離D可等同於L1與L2之和。第二膜區的厚度t2大於第一膜區的厚度t1，例如t2>t1。在特定實例中，比率t2/t1在1.2至2.5的範圍內。
相較於具有單台階場板結構(例如僅具有第一膜區142及場板146)的高電壓電晶體裝置，具有雙台階場板結構140的電晶體裝置100可更提高崩潰電壓。此外，如在圖8中更詳細所述，電晶體裝置100可在維持高崩潰電壓的同時減小導通電阻。
電晶體裝置100的導通電阻相依於漂移區109(或n型摻雜漂移區106)的濃度及漂移長度(距離D)，而電晶體裝置100的崩潰電壓相依於漂移區109的濃度、漂移長度(距離D)以及第一膜區的性質(t1，L1)及第二膜區的性質(t2，L2)。漂移長 度愈長，導通電阻及崩潰電壓將愈高。漂移區的濃度愈高，導通電阻及崩潰電壓將愈低。由於改變第一膜區的性質及第二膜區的性質可影響崩潰電壓而不影響導通電阻，因此雙台階場板結構140可使電晶體裝置100能夠在維持高崩潰電壓的同時(例如，藉由對第二膜區及/或第一膜區的性質進行控制)減小導通電阻(例如，藉由增大漂移區的濃度)。
示例性電晶體裝置及製作步驟
在下文中，闡述具有示例性雙台階場板結構的數種高電壓電晶體裝置(例如LDMOS電晶體)。對於每一雙台階場板結構而言，電晶體裝置可具有不同的場板偏壓配置(field plate biasing configuration)。僅為了進行說明，提供兩種偏壓配置，包括：1)藉由來自源極區的源極電壓對場板施加偏壓，以及2)藉由來自閘電極的閘極電壓對場板施加偏壓。另外，每一電晶體裝置可具有不同的切換隔離配置(switching isolation configuration)，包括低側開關、高側開關及完全隔離式開關。
圖2A-1、圖2B-1、圖2C-1所示電晶體裝置具有相同的場板結構(第一示例性雙台階場板結構210)、相同的場板偏壓配置(藉由源極電壓)，但具有不同的隔離配置(低側、高側及完全隔離式)。圖3A、圖3B、圖3C所示電晶體裝置具有相同的場板結構(第一示例性雙台階場板結構210)、相同的場板偏壓配置(藉由閘極電壓)，但具有不同的隔離配置(低側、高側及完全隔離式)。圖4A-1、圖4B-1、圖4C-1所示電晶體裝置具有相同的場板 結構(第二示例性雙台階場板結構410)、相同的場板偏壓配置(藉由源極電壓)，但具有不同的隔離配置(低側、高側及完全隔離式)。圖5A、圖5B、圖5C所示電晶體裝置具有相同的場板結構(第二示例性雙台階場板結構410)、相同的場板偏壓配置(藉由閘極電壓)，但具有不同的隔離配置(低側、高側及完全隔離式)。圖6A-1、圖6B-1、圖6C-1所示電晶體裝置具有相同的場板結構(第三示例性雙台階場板結構610)、相同的場板偏壓配置(藉由源極電壓)，但具有不同的隔離配置(低側、高側及完全隔離式)。圖7A、圖7B、圖7C所示電晶體裝置具有相同的場板結構(第三示例性雙台階場板結構610)、相同的場板偏壓配置(藉由閘極電壓)，但具有不同的隔離配置(低側、高側及完全隔離式)。
亦提供用於製作所述電晶體裝置之相對應製作步驟。圖2A-2、圖2B-2、圖2C-2分別示出用於製作圖2A-1、圖2B-1、圖2C-1所示電晶體裝置的步驟。圖3A、圖3B、圖3C所示電晶體裝置可使用與圖2A-1、圖2B-1、圖2C-1所示電晶體裝置實質上相同的步驟來製作。圖4A-2、圖4B-2、圖4C-2分別示出用於製作圖4A-1、圖4B-1、圖4C-1所示電晶體裝置的步驟。圖5A、圖5B、圖5C所示電晶體裝置可使用與圖4A-1、圖4B-1、圖4C-1所示電晶體裝置實質上相同的步驟來製作。圖6A-2、圖6B-2、圖6C-2分別示出用於製作圖6A-1、圖6B-1、圖6C-1所示電晶體裝置的步驟。圖7A、圖7B、圖7C所示電晶體裝置可使用與圖6A-1、圖6B-1、圖6C-1所示電晶體裝置實質上相同的步驟來製作。
參照圖2A-1，電晶體裝置200包括雙台階場板結構210。場板結構210可為圖1所示場板結構140。場板結構210包括第一層212，例如SiO2/SiN雙層。第一層212自閘電極132、側壁間隙壁136之上橫向延伸至n型摻雜漂移區106之上。場板結構210包括自n型摻雜漂移區106的一部分之上橫向延伸至汲極區107的第二層214(例如SiO2)。第一層212在n型摻雜漂移區106的所述一部分之上橫向延伸至汲極區107。也就是說，第二層214形成於第一層212之上。在一些實例中，在製造期間，亦可在淺溝渠隔離108上形成與第一層212相同的介電層。
場板結構210亦包括上覆於第一層212及第二層214上的金屬場板216。在第二層214與金屬場板216之間形成有多晶矽層202及金屬矽化物(或金屬多晶矽化物(metal polycide))204。組成與金屬矽化物204相同的金屬矽化物也可選擇性地設置在本體接觸區103和源極區105、未被第一層212覆蓋的閘電極132和汲極區107之上。金屬矽化物204可包含矽化鈷、氮化鈦/矽化鈦、氮化鈦/鈦/矽化鈷、多晶矽化鈷或氮化鈦/多晶矽化鈦、氮化鈦/鈦/多晶矽化鈷。
場板結構210的第一膜區可包括第一層212並具有厚度t1，且場板結構210的第二膜區可包括第一層212及第二層214並具有厚度t2。如圖2A-1中所示，第一膜區覆蓋n型摻雜漂移區106的第一部分(長度為L1)，且第二膜區覆蓋n型摻雜漂移區106的第二部分(長度為L2)。因此，場板結構210的第一台階場 板結構包括第一膜區及金屬場板216，且場板結構210的第二台階場板結構包括第二膜區、金屬矽化物204及金屬場板216。
在特定實例中，電晶體裝置200是針對6伏(V)至60伏的操作電壓範圍而配置。第一層212包括厚度為400埃(Å)至1500埃的SiO2層及厚度為200埃至600埃的SiN層。第二層214包括厚度為400埃至1000埃的另一SiO2層。多晶矽層202具有600埃至1200埃的厚度。第一膜區可具有0.2微米(μm)至3.0微米的長度L1，且第二膜區可具有0.2微米至0.7微米的長度L2。
金屬線層206形成於層間介電層150上且共形地形成於金屬場板216上。金屬線層206可包含鋁或銅。金屬線層206耦接至源極金屬接觸窗112，源極金屬接觸窗112經由組成與金屬矽化物204相同的金屬矽化物層耦接至源極區105。因此，金屬場板216經由金屬線層206耦接至源極區105。藉由將金屬場板216及金屬矽化物204電性耦接至源極區105，場板216及金屬矽化物204由源極電壓施加偏壓，此可為高電壓電晶體裝置200提供低導通狀態電阻(on-state resistance)及低動態功率耗散(dynamic power dissipation)。低動態功率耗散可使電晶體裝置200在高頻率切換應用(例如高於10百萬赫(MHz))期間提供良好效能。
電晶體裝置200被配置為其中源極區105與p基底102具有相同操作範圍的低側開關LDMOS，例如反相器(inverter)中接地的開關。源極區105可為浮置的，使得源極區105上的源極電壓可在切換循環期間改變。
圖2A-2是示出用於製作圖2A-1所示電晶體裝置200的示例性製作製程220的重要步驟的流程圖。製程220可使用在標準CMOS製造製程中所使用的製程步驟來形成電晶體裝置200。雖然示出了製作製程220的重要步驟，然而視情況而定，所述重要步驟中的某些步驟不必被執行，或者除非明確陳述了一個步驟在另一步驟之前或之後，否則可以與所示及所述的次序不同的次序來執行。
首先提供p型半導體基底102，且在p型半導體基底102中形成淺溝渠隔離(STI)108(步驟221)。在基底102中形成具有更高p型摻雜濃度的P井104(步驟222)，且在基底102中形成n型摻雜漂移(NDD)區106(步驟223)。接著，在基底102上形成閘電極132(例如閘極多晶矽(Gate Poly))(步驟224)。閘電極132可形成於P井104的一部分及n型摻雜漂移區106的一部分之上。相鄰於閘電極132的側壁形成側壁間隙壁136(步驟225)。分別在P井104及n型摻雜漂移區106中形成經重摻雜N+的源極區105及N+汲極區107(步驟226)。側壁間隙壁136用於使源極區105與閘電極132自對準，使得閘電極132鄰接N+源極區105。在P井104中形成經重摻雜的P+本體接觸區103(步驟227)。P+本體接觸區103與N+源極區105彼此直接電性接觸。
接下來，形成雙台階場板結構。首先，藉由形成第一層212來形成第一膜區(步驟228)，第一層212自閘電極132的一部分之上橫向延伸至汲極區107。藉由在第一層212(位於n型摻 雜漂移區106的鄰近汲極區107的一部分上)上更形成第二層214來形成第二膜區(步驟229)。在第二層214、閘電極132、P+本體接觸區103、N+源極區105及N+汲極區107上選擇性地形成金屬矽化物204(步驟230)。在一些實例中，於形成金屬矽化物之前先在第二層214上形成多晶矽層202，且多晶矽層202位於金屬矽化物204與第二層214之間。
在半導體基底102上形成層間介電(ILD)層150(步驟231)。接著，在層間介電層150內形成包括金屬接觸窗112、122及金屬場板216在內的一或多個金屬結構(步驟232)。具體而言，金屬場板216共形地形成於第一層212及金屬矽化物204(在第一膜區及第二膜區之上)上。最終，在層間介電層150上形成金屬線層(步驟233)，以形成源極金屬線層206及汲極金屬線層124。因此，金屬場板216經由源極金屬線層206、金屬接觸窗112及源極區105上的金屬矽化物耦接至源極區105。
圖2B-1示出另一高電壓電晶體裝置240，高電壓電晶體裝置240與圖2A-1所示電晶體裝置200相似，只不過電晶體裝置240被配置為高側開關LDMOS，而電晶體裝置200被配置為低側開關LDMOS。
電晶體裝置240可為反相器中連接至VDD的開關。在此種配置中，源極區105與p型基底102可具有不同的操作電壓。源極區105連接至源極電壓。電晶體裝置240包括深n型井(deep n-type well，DNW)242，以藉由阻止電荷載子自源極區105行進 至基底102而防止源極電壓被提升超過基底電壓。P井104及n型摻雜漂移區106形成於深n型井242中。深n型井242可具有較n型摻雜漂移區106的n型摻雜濃度低的n型摻雜濃度，例如1015cm-3至1018cm-3的摻雜濃度。
圖2B-2是示出用於製作圖2B-1所示電晶體裝置的示例性製作製程250的重要步驟的流程圖。與圖2A-2所示製作製程220相較，製作製程250在執行製作製程220之前包括用於在半導體基底102上形成深n型井242的步驟252。
圖2C-1示出另一高電壓電晶體裝置260，高電壓電晶體裝置260與圖2A-1所示電晶體裝置200相似，只不過電晶體裝置260被配置為完全隔離式開關LDMOS，而電晶體裝置200被配置為低側開關LDMOS。
電晶體裝置260被配置成與基底102完全隔離，以能夠被獨立地施加偏壓。電晶體裝置260可包括深p型井(DPW)264及與深p型井264相對的下伏n型摻雜掩埋層(n-type doped buried layer，NBL)262，n型摻雜掩埋層262被配置成提供垂直隔離。電晶體裝置260更包括將汲極區107、p型基體區(p-type bulk region)261及具有n摻雜類型的掩埋層263橫向分隔開的一或多個附加淺溝渠隔離區(淺溝渠隔離108)。基體區261上覆於深p型井264上，且掩埋層263上覆於與深p型井264鄰接的高電壓n型井(high voltage n-type well，HVNW)區266上。金屬接觸窗268及270被配置成分別將偏壓提供至基體區261及掩埋層263， 以在深p型井264與高電壓n型井區266形成接面隔離(junction isolation)。所述接面隔離使得完全隔離式高電壓電晶體裝置260能夠在偏壓範圍內運作。在金屬接觸窗268及270上選擇性地形成有源極金屬線層272及N隔離(N-ISO)金屬線層274。源極區105與基底102可具有不同的輸入電壓，且汲極區107與掩埋層263可具有不同的輸入電壓。
在一些實例中，深p型井264可具有1015cm-3至1018cm-3的p型摻雜濃度。n型摻雜掩埋層262可具有1016cm-3至1019cm-3的n型摻雜濃度。高電壓n型井266可具有1015cm-3至1018cm-3的n型摻雜濃度。基體區261可具有與P+本體接觸區103相同的p型摻雜濃度。掩埋層263可具有與N+源極區105相同的n型摻雜濃度。基體區261及掩埋層263上亦可形成有金屬矽化物。
圖2C-2是示出用於製作圖2C-1所示電晶體裝置260的示例性製作製程280的重要步驟的流程圖。與圖2A-2所示製作製程220相較，製作製程280在執行製作製程220之前包括用於在基底102上形成n型摻雜掩埋層262的步驟282、用於在n型摻雜掩埋層262上形成高電壓n型井區266的步驟284及用於在n型摻雜掩埋層262上形成深p型井264的步驟286。當執行步驟226時，掩埋層263亦與N+源極區105一起形成。當執行步驟227時，基體區261亦與P+本體接觸區103一起形成。當執行步驟230時，金屬矽化物亦形成於基體區261及掩埋層263上。
圖3A示出具有圖2A-1所示第一示例性場板結構210 的另一低側開關LDMOS電晶體裝置300的剖視圖。與圖2A-1所示電晶體裝置200相較，電晶體裝置300具有不同的場板偏壓配置。代替將金屬場板216耦接至源極區105，電晶體裝置300被配置成經由層間介電層150內的金屬接觸窗302及上覆於層間介電層150上的閘極金屬線層304，將金屬場板216耦接至閘電極132。閘極金屬線層304可在金屬接觸窗302之上共形地延伸至金屬場板216之上。
藉由將金屬場板216電性耦接至閘電極132，金屬場板216由閘極電壓施加偏壓。藉由閘極電壓對金屬場板216施加偏壓會為高電壓LDMOS電晶體裝置300提供低導通電阻及高崩潰電壓。具有閘極偏壓場板(gate bias field plate)的電晶體裝置300可在低頻率切換應用(例如低於10百萬赫)中使用。
電晶體裝置300可使用用於電晶體裝置200的相同製程220來製作。當執行步驟232時，金屬接觸窗302亦與其他金屬接觸窗112及122一起形成。當執行步驟233時，源極金屬層114形成於金屬接觸窗112之上而不連接至金屬場板216，且閘極金屬線層304形成於金屬接觸窗302之上並延伸以上覆於金屬場板216上。
圖3B示出具有圖2A-1所示第一示例性場板結構210的另一高側開關LDMOS電晶體裝置340的剖視圖。與圖2B-1所示電晶體裝置240相較，電晶體裝置340具有不同的場板偏壓配置。代替將金屬場板216耦接至源極區105，電晶體裝置340被配置成 經由層間介電層150內的金屬接觸窗302及上覆於層間介電層150上的閘極金屬線層304，將金屬場板216耦接至閘電極132。閘極金屬線層304可在金屬接觸窗302之上共形地延伸至金屬場板216之上。
電晶體裝置340可使用用於電晶體裝置240的相同製程250來製作。當執行步驟232時，金屬接觸窗302亦與其他金屬接觸窗112及122一起形成。當執行步驟233時，源極金屬層114形成於金屬接觸窗112之上而不連接至金屬場板216，且閘極金屬線層304形成於金屬接觸窗302之上且延伸以上覆於金屬場板216上。
圖3C示出具有圖2A-1所示第一示例性場板結構的另一完全隔離式開關LDMOS電晶體裝置360的剖視圖。與圖2C-1所示電晶體裝置260相較，電晶體裝置360具有不同的場板偏壓配置。代替將金屬場板216耦接至源極區105，電晶體裝置360被配置成經由層間介電層150內的金屬接觸窗302及上覆於層間介電層150上的閘極金屬線層304，將金屬場板216耦接至閘電極132。閘極金屬線層304可在金屬接觸窗302之上共形地延伸至金屬場板216之上。
電晶體裝置360可使用用於電晶體裝置260的相同製程280來製作。當執行步驟232時，金屬接觸窗302亦與其他金屬接觸窗112及122一起形成。當執行步驟233時，源極金屬層114形成於金屬接觸窗112之上而不連接至金屬場板216，且閘極金屬 線層304形成於金屬接觸窗302之上並延伸以上覆於金屬場板216上。
圖4A-1示出具有第二示例性雙台階場板結構410的低側開關LDMOS電晶體裝置400的剖視圖。與圖2A-1所示電晶體裝置200中的雙台階場板結構210相較，雙台階場板結構410包括浮置多晶矽層414，其位於n型摻雜漂移區106的一部分之上。多晶矽層414藉由介電層416與n型摻雜漂移區106分隔開。浮置多晶矽層414可具有與閘電極132相同的厚度及材料組成，且可與閘電極132在同一製程步驟中一起形成。介電層416可具有與閘極介電層134相同的厚度及材料，且可與閘極介電層134在同一製程步驟中一起形成。相鄰於浮置多晶矽層414的側壁形成有側壁間隙壁418。側壁間隙壁418可與相鄰於閘電極132的側壁的側壁間隙壁136在同一製程步驟中一起形成。側壁間隙壁418可位於汲極區107之上，並與汲極區107上的金屬矽化物鄰接。
不同於其中在場板結構210中第一層212在第二層214下方延伸的圖2A-1所示電晶體裝置200，在圖4A-1所示的實施方案中，場板結構410包括在浮置多晶矽層414之上延伸的第一層412。第一層412自閘電極132的一部分以及閘電極132的側壁間隙壁136(汲極側)之上橫向且共形地延伸至浮置多晶矽層414的側壁間隙壁418(源極側)以及浮置多晶矽層414本身之上。金屬場板共形地上覆於第一層412上。
場板結構410的第一膜區包括第一層412並具有厚度 t1，且場板結構410的第二膜區包括介電層416、浮置多晶矽層414及第一層412。第二膜區具有厚度t2。第一膜區可具有長度L1，其一端在閘電極132的側壁處且另一端在浮置多晶矽層414的側壁處。第二膜區可具有由浮置多晶矽層414的兩個相對側壁界定的長度L2。因此，結構410的第一台階場板結構包括第一膜區及金屬場板216，且結構410的第二台階場板結構包括第二膜區及金屬場板216。
在特定實例中，電晶體裝置400是針對6伏至60伏的操作電壓範圍而配置。第一層412包括厚度為600埃至2000埃的SiO2層及厚度為200埃至600埃的SiN層。浮置多晶矽層414包括厚度為1000埃至3000埃的多晶矽層。第一膜區可具有0.2微米至3.0微米的長度L1，且第二膜區可具有0.2微米至0.7微米的長度L2。
藉由將金屬場板216電性耦接至源極區105，場板216由源極電壓施加偏壓，此可為高電壓電晶體裝置400提供低導通狀態電阻及低動態功率耗散。低動態功率耗散可使電晶體裝置400在高頻率切換應用(例如高於10百萬赫)期間提供良好效能。
電晶體裝置400被配置為其中源極區105與p基底102具有相同操作範圍的低側開關LDMOS，例如反相器中接地的開關。源極區105可為浮置的，使得源極區105上的源極電壓可在切換循環期間改變。
圖4A-2是示出用於製作圖4A-1所示電晶體裝置400的 示例性製作製程420的重要步驟的流程圖。與圖2A-2所示製作製程220相較，製作製程420包括用於在與閘電極132(例如閘極多晶矽(Gate Poly))相同的步驟中形成浮置多晶矽(Floating Poly)層414的步驟422，並省去步驟229。第一層412可為在步驟228中形成的矽化物阻擋層(silicide blocking layer)。
圖4B-1示出具有圖4A-1所示第二示例性場板結構410的示例性高側開關LDMOS電晶體裝置440的剖視圖。電晶體裝置440與圖4A-1所示電晶體裝置400相似，只不過電晶體裝置440被配置為高側開關LDMOS，而電晶體裝置400被配置為低側開關LDMOS。如以上在圖2B-1中所提及，電晶體裝置440與電晶體裝置240相似，且可被配置成包括深n型井(DNW)242，以藉由阻止電荷載子自源極區105行進(例如藉由穿通(punch through))至基底102而防止源極電壓被提升超過基底電壓。P井104及n型摻雜漂移區106形成於深n型井242中。深n型井242可具有1015cm-3至1018cm-3的n型摻雜濃度。
圖4B-2是示出用於製作圖4B-1所示電晶體裝置440的示例性製作製程450的重要步驟的流程圖。與圖4A-2所示製作製程420相較，製作製程450在執行製作製程420之前包括用於在半導體基底102上形成深n型井242的步驟252。
圖4C-1示出另一高電壓電晶體裝置460，高電壓電晶體裝置460與圖2A-1所示電晶體裝置200相似，只不過電晶體裝置460被配置為完全隔離式開關LDMOS電晶體裝置，而電晶體裝置 400被配置為低側開關LDMOS電晶體裝置。
電晶體裝置460與圖2C-1所示電晶體裝置260相似，且可被配置成包括深p型井(DPW)264以及與深p型井264相對的下伏n型摻雜掩埋層(NBL)262。電晶體裝置460更包括將汲極區107、p型基體區261及具有n摻雜類型的掩埋層263橫向分隔開的一或多個附加淺溝渠隔離區(淺溝渠隔離108)。基體區261上覆於深p型井264上，且掩埋層263上覆於與深p型井264鄰接的高電壓n型井(HVNW)區266上。金屬接觸窗268及270被配置成分別將偏壓提供至基體區261及掩埋層263，以在深p型井264與高電壓n型井區266之間形成接面隔離。在金屬接觸窗268及270上選擇性地形成有源極金屬線層272及N隔離金屬線層274。源極區105與基底102可具有不同的輸入電壓，且汲極區107與掩埋層263可具有不同的輸入電壓。基體區261及掩埋層263上亦可形成有金屬矽化物。
圖4C-2是示出用於製作圖4C-1所示電晶體裝置460的示例性製作製程480的重要步驟的流程圖。與圖4A-2所示製作製程420相較，製作製程480在執行製作製程420之前包括用於在基底102上形成n型摻雜掩埋層262的步驟282、用於在n型摻雜掩埋層262上形成高電壓n型井區266的步驟284及用於在n型摻雜掩埋層262上形成深p型井264的步驟286。當執行步驟226時，掩埋層263亦與N+源極區105一起形成。當執行步驟227時，基體區261亦與P+本體接觸區103一起形成。當執行步驟230時， 金屬矽化物亦形成於基體區261及掩埋層263上。
圖5A示出具有圖4A-1所示第二示例性場板結構410的另一低側開關LDMOS電晶體裝置500的剖視圖。與圖4A-1所示電晶體裝置400相較，電晶體裝置500具有不同的場板偏壓配置。代替將金屬場板216耦接至源極區105，電晶體裝置500被配置成經由層間介電層150內的金屬接觸窗302及上覆於層間介電層150上的閘極金屬線層304，將金屬場板216耦接至閘電極132。閘極金屬線層304可在金屬接觸窗302之上共形地延伸至金屬場板216之上。
藉由將金屬場板216電性耦接至閘電極132，場板216由閘極電壓施加偏壓。藉由閘極電壓對金屬場板216施加偏壓會為高電壓LDMOS電晶體裝置500提供低導通電阻及高崩潰電壓。具有閘極偏壓場板的電晶體裝置500可在低頻率切換應用(例如低於10百萬赫)中使用。
電晶體裝置500可使用用於電晶體裝置400的相同製程420來製作。當執行步驟232時，金屬接觸窗302亦與其他金屬接觸窗112及122一起形成。當執行步驟233時，源極金屬層114形成於金屬接觸窗112之上而不連接至金屬場板216，且閘極金屬線層304形成於金屬接觸窗302之上並延伸以上覆於金屬場板216上。
圖5B示出具有圖4A-1所示第二示例性場板結構410的另一高側開關LDMOS電晶體裝置540的剖視圖。與圖4B-1所示 電晶體裝置440相較，電晶體裝置540具有不同的場板偏壓配置。代替將金屬場板216耦接至源極區105，電晶體裝置540被配置成經由層間介電層150內的金屬接觸窗302及上覆於層間介電層150上的閘極金屬線層304將金屬場板216耦接至閘電極132。閘極金屬線層304可在金屬接觸窗302之上共形地延伸至金屬場板216之上。
電晶體裝置540可使用用於電晶體裝置440的相同製程450來製作。當執行步驟232時，金屬接觸窗302亦與其他金屬接觸窗112及122一起形成。當執行步驟233時，源極金屬層114形成於金屬接觸窗112之上而不連接至金屬場板216，且閘極金屬線層304形成於金屬接觸窗302之上並延伸以上覆於金屬場板216上。
圖5C示出具有圖4A-1所示第二示例性場板結構410的另一完全隔離式開關LDMOS電晶體裝置560的剖視圖。與圖4C-1所示電晶體裝置460相較，電晶體裝置560具有不同的場板偏壓配置。代替將金屬場板216耦接至源極區105，電晶體裝置560被配置成經由層間介電層150內的金屬接觸窗302及上覆於層間介電層150上的閘極金屬線層304將金屬場板216耦接至閘電極132。閘極金屬線層304可在金屬接觸窗302之上共形地延伸至金屬場板216之上。
電晶體裝置560可使用用於電晶體裝置460的相同製程480來製作。當執行步驟232時，金屬接觸窗302亦與其他金屬接 觸窗112及122一起形成。當執行步驟233時，源極金屬層114形成於金屬接觸窗112之上而不連接至金屬場板216，且閘極金屬線層304形成於金屬接觸窗302之上並延伸以上覆於金屬場板216上。
圖6A-1示出具有第三示例性雙台階場板結構610的低側開關LDMOS電晶體裝置600的剖視圖。與圖4A-1所示電晶體裝置400中的雙台階場板結構410相似，雙台階場板結構610包括通過介電層416而位於n型摻雜漂移區106的一部分之上的浮置多晶矽層414。浮置多晶矽層414可具有與閘電極132相同的厚度及材料，且可與閘電極132在同一製程步驟中一起形成。介電層416可具有與閘極介電層134相同的厚度及材料，且可與閘極介電層134在同一製程步驟中一起形成。相鄰於浮置多晶矽層414的側壁形成有側壁間隙壁418。側壁間隙壁418可與相鄰於閘電極132的側壁的側壁間隙壁136在同一製程步驟中一起形成。側壁間隙壁418可位於汲極區107之上，並與汲極區107上的金屬矽化物鄰接。
然而，不同於場板結構410中包括兩個介電層(例如SiO2/SiN雙層)的第一層412，場板結構610包括包含具有一種組成物(例如SiO2)的單個介電層的第一層612。此外，第一層412橫向且共形地延伸達浮置多晶矽層414的總長度，而在圖6A-1所示實施方案中，第一層612僅覆蓋浮置多晶矽層414的一部分。浮置多晶矽層414的與汲極區107相鄰的另一部分由金屬矽化物 覆蓋。
場板結構610在第一層612之上包括作為金屬場板616的金屬矽化物層，第一層612與金屬場板616之間具有多晶矽層614。在製作期間，金屬場板616可與浮置多晶矽層414的所述另一部分上的金屬矽化物層在同一製程步驟中一起形成。此外，在製作期間，金屬場板616可與源極區105、閘電極132及汲極區107上的其他金屬矽化物層在同一製程步驟中一起形成。金屬接觸窗602形成於層間介電層150中並耦接至金屬場板616。為藉由源極電壓對場板616施加偏壓，金屬接觸窗602耦接至源極金屬線層206。
場板結構610的第一膜區包括第一層612並具有厚度t1，且場板結構610的第二膜區包括介電層416、浮置多晶矽層414及第一層612。第二膜區具有厚度t2。第一膜區可具有長度L1，其一端在閘電極132的側壁處且另一端在浮置多晶矽層414的側壁處。第二膜區可具有由浮置多晶矽層414的兩個相對側壁界定的長度L2。因此，結構610的第一台階場板結構包括第一膜區、多晶矽層614及金屬場板616，且結構610的第二台階場板結構包括第二膜區、多晶矽層614及金屬場板616。
在特定實例中，電晶體裝置600是針對6伏至60伏的操作電壓範圍而配置。第一層612包括厚度為600埃至2500埃的SiO2層。浮置多晶矽層414包括厚度為1000埃至3000埃的多晶矽層。第一膜區可具有0.2微米至3.0微米的長度L1，且第二膜 區可具有0.2微米至0.7微米的長度L2。
藉由將金屬場板616電性耦接至源極區105，金屬場板616由源極電壓施加偏壓，此可為高電壓電晶體裝置600提供低導通狀態電阻及低動態功率耗散。低動態功率耗散可使電晶體裝置600在高頻率切換應用(例如高於10百萬赫)期間提供良好效能。
電晶體裝置600被配置為其中源極區105與p基底102具有相同操作範圍的低側開關LDMOS，例如反相器中接地的開關。源極區105可為浮置的，使得源極區105上的源極電壓可在切換循環期間改變。
圖6A-2是示出用於製作圖6A-1所示電晶體裝置600的示例性製作製程620的重要步驟的流程圖。與圖4A-2所示製作製程420相較，製作製程620包括用於形成作為場多晶矽氧化物層的第一層612的步驟622及用於形成作為金屬場板616的金屬矽化物層的步驟624。
圖6B-1示出具有圖6A-1所示第三示例性場板結構610的示例性高側開關LDMOS電晶體裝置640的剖視圖。電晶體裝置640與圖6A-1所示電晶體裝置600相似，只不過電晶體裝置640被配置為高側開關LDMOS，而電晶體裝置600被配置為低側開關LDMOS。如上所提及，電晶體裝置640與電晶體裝置440相似，且可被配置成包括深n型井(DNW)242，以藉由阻止電荷載子自源極區105行進(例如藉由穿通)至基底102而防止源極電壓被提升超過基底電壓。P井104及n型摻雜漂移區106形成於深n 型井242中。深n型井242可具有1015cm-3至1018cm-3的n型摻雜濃度。
圖6B-2是示出用於製作圖6B-1所示電晶體裝置640的示例性製作製程650的重要步驟的流程圖。與圖6A-2所示製作製程620相較，製作製程650在執行製作製程620之前包括用於在半導體基底102上形成深n型井242的步驟252。
圖6C-1示出另一高電壓電晶體裝置660，高電壓電晶體裝置660與圖6A-1所示電晶體裝置600相似，只不過電晶體裝置660被配置為完全隔離式開關LDMOS電晶體裝置，而電晶體裝置600被配置為低側開關LDMOS電晶體裝置。
電晶體裝置660與圖2C-1所示電晶體裝置260相似，且可被配置成包括深p型井(DPW)264及與深p型井264相對的下伏n型摻雜掩埋層(NBL)262。電晶體裝置660更包括將汲極區107、p型基體區261及具有n摻雜類型的掩埋層263橫向分隔開的一或多個附加淺溝渠隔離區(淺溝渠隔離108)。基體區261上覆於深p型井264上，且掩埋層263上覆於與深p型井264鄰接的高電壓n型井(HVNW)區266上。金屬接觸窗268及270被配置成分別將偏壓提供至基體區261及掩埋層263，以在深p型井264與高電壓n型井區266之間形成接面隔離。在金屬接觸窗268及270上選擇性地形成有源極金屬線層272及N隔離金屬線層274。源極區105與基底102可具有不同的輸入電壓，且汲極區107與掩埋層263可具有不同的輸入電壓。亦可在基體區261 及掩埋層263上形成有金屬矽化物。
圖6C-2是示出用於製作圖6C-1所示電晶體裝置660的示例性製作製程680的重要步驟的流程圖。與圖6A-2所示製作製程620相較，製作製程680在執行製作製程620之前包括用於在基底102上形成n型摻雜掩埋層262的步驟282、用於在n型摻雜掩埋層262上形成高電壓n型井區266的步驟284及用於在n型摻雜掩埋層262上形成深p型井264的步驟286。當執行步驟226時，掩埋層263亦與N+源極區105一起形成。當執行步驟227時，基體區261亦與P+本體接觸區103一起形成。當執行步驟624時，金屬矽化物亦形成於基體區261及掩埋層263上。
圖7A示出具有圖6A-1所示第三示例性場板結構610的另一低側開關LDMOS電晶體裝置700的剖視圖。與圖6A-1所示電晶體裝置600相較，電晶體裝置700具有不同的場板偏壓配置。代替將金屬場板616耦接至源極區105，電晶體裝置700被配置成經由金屬接觸窗602並經由層間介電層150內的金屬接觸窗702以及上覆於層間介電層150上並耦接至金屬接觸窗602及金屬接觸窗702的閘極金屬線層704，將金屬場板616耦接至閘電極132。金屬接觸窗702垂直耦接至閘電極132及閘極金屬線層704。
藉由將金屬場板616電性耦接至閘電極132，場板616由閘極電壓施加偏壓。藉由閘極電壓對金屬場板616施加偏壓會為高電壓LDMOS電晶體裝置700提供低導通電阻及高崩潰電壓。具有閘極偏壓場板的電晶體裝置700可在低頻率切換應用(例 如低於10百萬赫)中使用。
電晶體裝置700可使用用於電晶體裝置600的相同製程620來製作。當執行步驟232時，金屬接觸窗602及702亦與其他金屬接觸窗112及122一起形成。當執行步驟233時，源極金屬層114形成於金屬接觸窗112之上而不連接至金屬場板616，且閘極金屬線層704形成於金屬接觸窗602及702之上。
圖7B示出具有圖6A-1所示第三示例性場板結構610的另一高側開關LDMOS電晶體裝置740的剖視圖。與圖6B-1所示電晶體裝置640相較，電晶體裝置740具有不同的場板偏壓配置。代替將金屬場板616耦接至源極區105，電晶體裝置740被配置成經由層間介電層150內的金屬接觸窗602及702以及上覆於金屬接觸窗602及702上的閘極金屬線層704，將金屬場板616耦接至閘電極132。
電晶體裝置740可使用用於電晶體裝置640的相同製程650來製作。當執行步驟232時，金屬接觸窗602及702亦與其他金屬接觸窗112及122一起形成。當執行步驟233時，源極金屬層114形成於金屬接觸窗112之上而不連接至金屬場板616，且閘極金屬線層704形成於金屬接觸窗602及702之上。
圖7C示出具有圖6A-1所示第三示例性場板結構610的另一完全隔離式開關LDMOS電晶體裝置760的剖視圖。與圖6C-1所示電晶體裝置660相較，電晶體裝置760具有不同的場板偏壓配置。代替將金屬場板616耦接至源極區105，電晶體裝置760 被配置成經由層間介電層150內的金屬接觸窗602及702以及上覆於層間介電層150上的閘極金屬線層704將金屬場板616耦接至閘電極132。閘極金屬線層704在金屬接觸窗602及702之上橫向延伸。
電晶體裝置760可使用用於電晶體裝置660的相同製程680來製作。當執行步驟232時，金屬接觸窗602及702亦與其他金屬接觸窗112及122一起形成。當執行步驟233時，源極金屬層114形成於金屬接觸窗112之上而不連接至金屬場板616，且閘極金屬線層704形成於金屬接觸窗602及702之上。
示例性過程
圖8示出根據一或多個實施方案配置具有雙台階場板結構的高電壓電晶體裝置的示例性過程800。所述電晶體裝置可為如上所述電晶體裝置中的一者，且所述雙台階場板結構可為雙台階場板結構210、410或610。可藉由模擬(例如使用模擬軟體，例如Silvaco TCAD)或實驗測試或其組合來執行過程800。
基於預定崩潰電壓及漂移區的摻雜濃度來確定第一膜(步驟802)。電晶體裝置可被設計成具有預定操作電壓，例如在6伏至40伏的範圍內。可基於操作電壓的最大值來確定電晶體裝置的崩潰電壓。舉例而言，崩潰電壓可為最大操作電壓的1.2倍，例如48伏。第一膜可包括一或多個介電層。在一些實例中，第一膜包括SiO2層。在一些實例中，第一膜包括矽化物阻擋層，例如SiN層。在一些實例中，第一膜包括多個層，例如SiO2/SiN層。 如上所述，第一膜可自閘電極之上橫向延伸至漂移區之上，甚至延伸至汲極區。可確定第一膜的性質(例如厚度、長度及材料)，以得到接近於預定崩潰電壓的崩潰電壓。漂移區的摻雜濃度的值可首先被設定成低的，例如2×1016cm-3。
基於第一膜、預定崩潰電壓及漂移區的摻雜濃度來確定第二膜(步驟804)。第二膜可設置於第一膜之上(例如在場板結構210中)或者設置於第一膜下方(例如在場板結構410或610中)。可對第一膜及第二膜之上的金屬場板上的電場進行模擬。可藉由跨越金屬場板得到均勻的電場並得到不小於預定崩潰電壓的崩潰電壓來確定第二膜的性質(例如厚度、長度及材料)。在一些實例中，可相應地調整第一膜的性質及第二膜的性質，以獲得高於預定崩潰電壓的崩潰電壓。添加第二膜可增大電晶體裝置的崩潰電壓，此亦為調整崩潰電壓添加更多的參數。
基於第一膜、第二膜及預定崩潰電壓來調整漂移區的摻雜濃度的值，以減小電晶體裝置的導通電阻(步驟806)。為減小導通電阻，可將漂移區的摻雜濃度的值調整為更高值。由於崩潰電壓亦隨著漂移區的摻雜濃度的值變高而減小，因此監測電晶體裝置的崩潰電壓並維持其高於預定崩潰電壓，例如藉由調整第二膜的性質及視需要第一膜的性質。如此一來，可藉由調整漂移區的摻雜濃度的值以及第二膜的性質及視需要第一膜的性質來使導通電阻及崩潰電壓最佳化。
在特定實例中，電晶體裝置被設計成在最大電壓40伏 下操作，且崩潰電壓被預定為48伏。初始條件包括使漂移區的摻雜濃度是2×1016cm-3且使場板結構包括第一膜而不包括第二膜。在初始條件下，所獲得的崩潰電壓是40伏，此低於預定崩潰電壓。當在場板結構中添加第二膜時，所獲得的崩潰電壓是60伏，此高於預定崩潰電壓。此亦表明添加第二膜可增大崩潰電壓。接著，當漂移區的摻雜濃度自2×1016cm-3增大至3×1016cm-3且場板結構仍包括第二膜時，電晶體裝置的導通電阻減小且所獲得的崩潰電壓變為50伏，此仍高於預定崩潰電壓。
圖9示出根據一或多個實施方案製作具有雙台階場板結構的高電壓電晶體裝置的示例性製程900。所述電晶體裝置可為如上所述電晶體裝置中的一者，且所述雙台階場板結構可為雙台階場板結構210、410或610。製程900可使用標準製程(例如，三井製程、BCD製程、具有三井製程或雙井製程的non-EPI製程及/或單多晶矽或雙多晶矽製程)來形成電晶體裝置。
在半導體基底中形成源極區及汲極區(步驟902)。所述半導體基底可具有第一摻雜型，例如p型。可首先在基底中形成具有第一摻雜型(例如p型)的井。亦可在基底上形成具有第二摻雜型(例如n型)的摻雜漂移區。接著，在具有第一摻雜型的井中形成具有第二摻雜型的源極區並視需要形成具有第一摻雜型的本體接觸區。在具有第二摻雜型的摻雜漂移區中形成具有第二摻雜型的汲極區。源極區與汲極區是在同一製程步驟902中形成。
在源極區與汲極區之間的基底上形成閘電極(步驟 904)。在形成閘電極之前，可首先在基底上形成閘極介電層。閘電極可包括多晶矽層。亦可在基底上形成與閘電極的側壁相鄰的側壁間隙壁。
形成第一膜，所述第一膜自閘電極之上橫向延伸至閘電極與汲極區之間的摻雜漂移區(步驟906)。第一膜可包括一或多個介電層，所述一或多個介電層可包括矽化物阻擋層。
形成第二膜，所述第二膜在摻雜漂移區的與汲極區相鄰的一部分之上橫向延伸(步驟908)。第二膜亦可包括一或多個介電層。
形成場板，所述場板自第一膜之上橫向延伸至第二膜之上(步驟910)。所述場板可為導電的。舉例而言，所述場板可包括一或多個導電層，例如金屬層。
由閘電極的頂表面垂直至場板的底表面而界定的第一厚度小於由漂移區的所述一部分的頂表面垂直至場板的底表面而界定的第二厚度。第一厚度包括第一膜的厚度，且第二厚度包括第二膜的厚度。
第一膜可在摻雜漂移區的所述一部分之上橫向延伸，以例如鄰接汲極區。在此種情形中，第一厚度等同於第一膜的厚度，且第二厚度不小於第一膜的厚度與第二膜的厚度之和。
在一些實施方案中，第二膜形成於第一膜之上。製程900可包括在源極區、閘電極、汲極區及第二膜上選擇性地形成第一導電層，例如，金屬矽化物。可藉由在第二膜上形成第一導電層 並在第一膜之上以及第二膜上的第一導電層之上共形地形成第二導電層(例如金屬)來形成場板，例如圖2A-1中所示。多晶矽層可形成在第二膜與第一導電層之間。
在一些實施方案中，閘電極與第二膜是藉由以下而在同一製程步驟中形成：在漂移區的第一部分上選擇性地依序形成介電層(例如SiO2)及導電層(例如多晶矽)作為閘電極，並在漂移區的第二部分上選擇性地依序形成介電層(例如SiO2)及導電層(例如多晶矽)作為第二膜，且第一膜共形地形成於閘電極及第二膜之上，例如圖4A-1中所示。
在一些實施方案中，在第二膜的一部分之上形成第一膜，且在第一膜之上共形地形成多晶矽層。在多晶矽層之上以及第二膜的與第二膜的所述一部分橫向鄰接並與汲極區相鄰的另一部分之上形成金屬層(例如金屬矽化物)，例如圖6A-1中所示。所述金屬層亦可選擇性地形成於源極區、閘電極及汲極區上。
可在基底之上形成層間介電(ILD)層。可在層間介電層中形成耦接至源極區、汲極區及/或閘電極的數個金屬接觸窗。接著，可在層間介電層之上形成選擇性地耦接至金屬接觸窗中的一或多者的金屬線層。在一些情形中，藉由將場板耦接至用於源極區的金屬接觸窗而由源極電壓對場板施加偏壓。在一些情形中，藉由將場板耦接至用於閘電極的金屬接觸窗而由閘極電壓對場板施加偏壓。
在一些實施方案中，電晶體裝置被配置為其中源極區與 基底具有相同操作電壓的低側開關。在一些實施方案中，電晶體裝置被配置為其中源極區與基底具有不同操作電壓的高側開關，例如藉由如圖3B中所示在基底上添加具有第二摻雜型的深井。在一些實施方案中，電晶體裝置被配置為其中源極區與基底具有不同操作電壓且汲極區與N隔離層具有不同輸入電壓的完全隔離式開關，例如藉由如圖3C中所示來配置電晶體裝置。
所揭露實例及其他實例可被實作為一或多個電腦程式產品，例如，編碼於電腦可讀取媒體上以供資料處理設備執行或對資料處理設備的操作進行控制的一或多個電腦程式指令模組。電腦可讀取媒體可為機器可讀取儲存裝置、機器可讀取儲存基底、記憶體裝置或上述中的一或多者的組合。術語「資料處理設備」囊括用於處理資料的所有設備、裝置及機器，例如包括可程式化處理器、電腦或者多個處理器或多個電腦。除硬體以外，所述設備亦可包括為所討論電腦程式創建執行環境的程式碼(code)，例如構成處理器韌體、協定堆疊(protocol stack)、資料庫管理系統、作業系統或上述中的一或多者的組合的程式碼。
系統可囊括用於處理資料的所有設備、裝置及機器，例如包括可程式化處理器、電腦或者多個處理器或多個電腦。除硬體以外，系統亦可包括為所討論電腦程式創建執行環境的程式碼，例如構成處理器韌體、協定堆疊、資料庫管理系統、作業系統或上述中的一或多者的組合的程式碼。
電腦程式(亦被稱為程式、軟體、軟體應用程式、指令 碼(script)或程式碼)可以任何形式的程式設計語言(包括編譯語言或解譯語言)來編寫，且其可被部署成任何形式，包括被部署為獨立程式或模組、組件、子常式或其他適於在計算環境中使用的單元。電腦程式未必對應於檔案系統中的檔案。程式可儲存於亦保存其他程式或資料的檔案的一部分中(例如儲存於標記語言文件(markup language document)中的一或多個指令碼)、儲存於專用於所討論程式的單個檔案中或儲存於多個協調檔案(例如多個儲存一或多個模組、一或多個子程式或一或多個程式碼部分的檔案)中。電腦程式可被部署成在一個電腦上執行或在多個電腦上執行，所述多個電腦位於一個站點處或跨越多個站點分佈且藉由通訊網路內連。
本文件中所述的過程及邏輯流程可由一或多個可程式化處理器執行，所述一或多個可程式化處理器執行一或多個電腦程式以執行本文中所述的功能。所述過程及邏輯流程亦可由特殊用途邏輯電路系統(例如現場可程式化閘陣列(field programmable gate array，FPGA)或應用專用積體電路(application specific integrated circuit，ASIC))來執行，且設備亦可被實作為所述特殊用途邏輯電路系統。
適用於執行電腦程式的處理器包括例如一般用途微處理器及特殊用途微處理器以及任一類數位電腦的任一或多個處理器。一般而言，處理器將自唯讀記憶體或隨機存取記憶體或自其二者接收指令及資料。電腦的必要元件可包括用於執行指令的處 理器以及用於儲存指令及資料的一或多個記憶體裝置。一般而言，電腦亦可包括用於儲存資料的一或多個大容量儲存裝置(例如磁碟、磁光碟或光碟)，或者將被操作性地耦接成自所述一或多個大容量儲存裝置接收資料或傳送資料至所述一或多個大容量儲存裝置或者進行此二種操作。然而，電腦無需一定具有此等裝置。適用於儲存電腦程式指令及資料的電腦可讀取媒體可包括所有形式的非揮發性記憶體、媒體及記憶體裝置，例如包括：半導體記憶體裝置，例如，可抹除可程式化唯讀記憶體(erasable programmable read-only memory，EPROM)、電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory，EEPROM)及快閃記憶體裝置；磁碟。處理器及記憶體可由特殊用途邏輯電路系統來補充或併入於特殊用途邏輯電路系統中。
儘管本文件可闡述諸多細節，然而，此等細節不應被理解為是對已主張發明或可主張內容的範圍的限制，而僅是對特定實施例所特有的特徵的說明。本文件在各單獨實施例的上下文中所述的某些特徵亦可以組合形式實作於單個實施例中。相反地，在單個實施例的上下文中所述的各種特徵亦可分別地或以任一適合子組合形式實作於多個實施例中。此外，雖然上文可將各特徵闡述為以某些組合形式起作用且甚至最初被主張為如此，然而所主張組合中的一或多個特徵在一些情形中可自所述組合去除，且所主張組合可變為子組合或子組合的變化形式。類似地，儘管在圖式中以特定次序繪示了各操作，然而此不應被理解為要求：應 以所示特定次序或以順序次序來執行此等操作，或者應執行所有所說明操作，以達成所需結果。
本文僅揭露了幾個實例及實施方案。可基於所揭露內容來對所述實例及實施方案以及其他實施方案作出變化、潤飾及增強。

Claims (15)

  1. 一種高電壓電晶體裝置，包括：閘電極，設置於源極區與汲極區之間的半導體基底上；第一膜，從所述閘電極之上橫向延伸至漂移區之上，所述漂移區橫向配置於所述閘電極與所述汲極區之間；第二膜，橫向延伸於所述漂移區的一部分之上，所述漂移區的所述一部分與所述汲極區相鄰且遠離所述閘電極，其中所述第二膜的兩側面只有一側面與所述第一膜接觸；以及場板，從所述第一膜之上橫向延伸至所述第二膜之上，其中由所述閘電極的頂表面垂直至所述場板的底表面而界定的第一厚度小於由所述漂移區的所述一部分的頂表面垂直至所述場板的所述底表面而界定的第二厚度，所述第一厚度包括所述第一膜的厚度，且所述第二厚度包括所述第二膜的厚度。
  2. 如申請專利範圍第1項所述的高電壓電晶體裝置，其中所述第一膜在所述漂移區的所述一部分之上橫向延伸，且其中所述第一厚度等同於所述第一膜的所述厚度，且所述第二厚度不小於所述第一膜的所述厚度與所述第二膜的所述厚度之和。
  3. 如申請專利範圍第2項所述的高電壓電晶體裝置，其中所述第二膜形成於所述第一膜之上和所述場板之下。
  4. 如申請專利範圍第3項所述的高電壓電晶體裝置，其中所述場板包括位於所述第二膜之上的第一導電層以及共形地位於金屬線層，被配置成將所述場板耦接至所述閘極金屬接觸窗。
  5. 一種製作高電壓電晶體裝置的方法，所述方法包括：在半導體基底中形成源極區和汲極區；在所述源極區與所述汲極區之間的所述半導體基底上形成閘電極；形成第一膜，所述第一膜從所述閘電極之上橫向延伸至漂移區之上，所述漂移區橫向配置於所述閘電極與所述汲極區之間；形成第二膜，所述第二膜橫向延伸於所述漂移區的一部分之上，所述漂移區的所述一部分與所述汲極區相鄰且遠離所述閘電極，其中所述第二膜的兩側面只有一側面與所述第一膜接觸；以及形成場板，所述場板從所述第一膜之上橫向延伸至所述第二膜之上，其中由所述閘電極的頂表面垂直至所述場板的底表面而界定的第一厚度小於由所述漂移區的所述一部分的頂表面垂直至所述場板的所述底表面而界定的第二厚度，所述第一厚度包括所述第一膜的厚度，且所述第二厚度包括所述第二膜的厚度。
  6. 如申請專利範圍第11項所述的方法，其中形成所述第一膜包括在所述漂移區的所述一部分之上形成橫向延伸的所述第一膜，且其中所述第一厚度等同於所述第一膜的所述厚度，且所述第二厚度不小於所述第一膜的所述厚度與所述第二膜的所述厚度之所述第一膜和所述第一導電層之上的第二導電層。
  7. 如申請專利範圍第2項所述的高電壓電晶體裝置，其中所述第一膜形成於所述第二膜之上和所述場板之下。
  8. 如申請專利範圍第5項所述的高電壓電晶體裝置，其中所述第二膜包括具有與所述閘電極相同厚度及相同材料的導電層。
  9. 如申請專利範圍第6項所述的高電壓電晶體裝置，更包括位於所述閘電極與所述漂移區之間的第一介電層，其中所述第二膜包括位於所述導電層與所述漂移區的所述一部分之間的第二介電層，且所述第二介電層具有與所述第一介電層相同的材料及厚度。
  10. 如申請專利範圍第6項所述的高電壓電晶體裝置，其中所述第二膜包括由所述第一膜覆蓋的第一部分以及由金屬層覆蓋的第二部分，所述第二部分橫向鄰接所述第一部分且比所述第一部分靠近所述汲極區。
  11. 如申請專利範圍第1項所述的高電壓電晶體裝置，更包括：源極金屬接觸窗，耦接至所述源極區；以及金屬線層，被配置成將所述場板耦接至所述源極金屬接觸窗。
  12. 如申請專利範圍第1項所述的高電壓電晶體裝置，更包括：閘極金屬接觸窗，耦接至所述閘電極；以及和。
  13. 如申請專利範圍第12項所述的方法，其中形成所述閘電極及所述第二膜包括：依序在所述漂移區的第一部分上選擇性地形成介電層及導電層作為所述閘電極，並依序在所述漂移區的第二部分上選擇性地形成所述介電層及所述導電層作為所述第二膜，且其中形成所述第一膜包括在所述第二膜之上形成所述第一膜。
  14. 如申請專利範圍第13項所述的方法，其中形成所述第一膜包括在所述第二膜的一部分上形成所述第一膜，其中所述方法包括在所述第一膜之上形成多晶矽層，且其中形成所述場板包括在所述多晶矽層之上以及所述第二膜的另一部分之上形成金屬層，所述第二膜的所述另一部分與所述第二膜的所述一部分橫向鄰接且與所述汲極區相鄰。
  15. 一種高電壓電晶體裝置，包括：源極區，位於半導體基底中具有第一摻雜型的井中；具有第二摻雜型的摻雜漂移區，位於所述半導體基底中；具有所述第二摻雜型的汲極區，位於所述摻雜漂移區中；閘電極，藉由閘極介電層設置於所述源極區與所述汲極區之間的所述半導體基底之上；第一膜區，從所述閘電極之上橫向延伸至所述摻雜漂移區的第一部分之上，所述摻雜漂移區的所述第一部分位於所述閘電極與所述汲極區之間；第二膜區，橫向延伸於所述摻雜漂移區的第二部分之上，其中所述摻雜漂移區的所述第二部分在第一端處橫向鄰接所述摻雜漂移區的所述第一部分且在第二端處相鄰於所述汲極區，且所述第二膜區的兩側面只有一側面與所述第一膜區接觸；場板，從所述第一膜區之上橫向延伸至所述第二膜區之上；以及金屬線層，將所述場板耦接至所述源極區及所述閘電極中的一者，其中所述第二膜區具有較所述第一膜區大的厚度。
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