KR100212016B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents
반도체 소자의 캐패시터 제조방법 Download PDFInfo
- Publication number
- KR100212016B1 KR100212016B1 KR1019950065678A KR19950065678A KR100212016B1 KR 100212016 B1 KR100212016 B1 KR 100212016B1 KR 1019950065678 A KR1019950065678 A KR 1019950065678A KR 19950065678 A KR19950065678 A KR 19950065678A KR 100212016 B1 KR100212016 B1 KR 100212016B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- film
- semiconductor device
- heat treatment
- oxide film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체 소자의 캐패시터 제조방법을 제공하는 것으로 제 1 및 제 2산화막의 선택식각비 차이를 이용하여 캐패시터 하부전극의 표면적을 늘리므로써 소자의 수율을 향상시킬 수 있는 효과가 있는 것이다.
Description
제1(a)도 내지 제1(j)도는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 접합영역
3 : 절연막 4A : 제 1폴리실리콘층
4B : 제 2폴리실리콘층 4C : 제 2폴리실리콘층 스페이서
4D : 하부전극 4E : 제 3폴리실리콘층(상부전극)
5A 및 5B : 제 1 및 제 2감광막 6 : 제 1산화막
7 : 제 2산화막 8 : 유전체막(ONO막)
9 : 베러어층 10 : 콘택홀
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 전하 저장전극의 유효 표면적을 극대화하여 정전용량을 증대시킬 수 있도록 한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화가 진행되어 단위 셀(Cell)의 크기는 작아지고, 소자 동작에 필요한 정전용량은 약간씩 증가하는 것이 일반적 경향이다. 현재 64M DRAM 이상의 소자에서 필요로 하는 정전용량은 셀당 25pF 이상이며, 기존에 사용되던 3차원 캐패시터(Capacitor)의 구조인 핀(Fin) 및 실린더(Cylinder) 형(Type)에 변형을 가미한 변형 캐패시터 구조를 통해 정전용량을 증가시키려는 노력이 행하여지고 있다.
캐패시터의 정전용량은 하기 식 1과 같다.
Q : 정전 용량 0: 유전상수(공기)
1
d : 막 두께
상기 식 1을 참조하여 설명하면 다음과 같다.
첫째 유전상수가 높은 물질을 사용하는 것인데, 일반적으로 이러한 물질에는 누설전류(Leakage Current)가 많다는 점과 물질의 생성을 조절하기 어렵다는 단점이 있다. 일반적으로 반도체 소자에서 사용하는 유전물질은 실리콘 산화막(SiO2)과 실리콘 질화막(Si3N4)으로 형성되는 ONO 구조를 사용하고 있다.
둘째 유전물질의 두께를 낮추는 것이다. 그러나 현재 사용하고 있는 ONO 구조에서 Tox(산화막 환산두께)는 대략 40이하에서는 누설전류가 대단히 많고, 쉽게 브레이크 다운(Break Down)되어 안정적으로 정전용량을 유지하기에는 어려움이 따른다.
마지막으로 캐패시터의 표면적을 늘리는 방법이 있다. 대부분의 경우 3차원 구조로 캐패시터를 형성하여 표면적을 증대시키고 있다. 이러한 캐패시터로는 실린더 및 핀형이 대표적이다.
그러나 소자의 집적도가 증대되어 단위 면적당 필요한 정전용량이 증대되자 변형된 3차원 캐패시터 구조가 사용되고 있다. 이러한 구조로는 MPS(Meta-stable Poly Si) 구조와 벨로우(Bellow) 구조가 있다. 상기 MPS 구조는 변수가 많아 형성이 힘든 단점이 있다.
따라서 본 발명은 제 1 및 제 2산화막의 선택식각비 차이를 이용하여 캐패시터 하부전극의 표면적을 늘리므로써 상기한 단점을 해소한 반도체 소자의 캐패시터 제조방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 접합영역이 형성된 실리콘기판상에 절연막 및 베리어층을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 실로콘기판의 전체 상부면에 감광막을 형성한 후 마스크를 이용하여 상기 제 1감광막을 패터닝하는 단계와, 상기 단계로부터 상기 제 1감광막을 마스크로 이용하여 상기 접합영역의 소정부분이 노출되도록 상기 베리어층 및 절연막을 순차적으로 패터닝하여 콘택홀을 형성하는 단계와, 상기 단계로부터 상기 제 1감광막을 제거한 후 상기 콘택홀이 매립되도록 제 1폴리실리콘층을 형성하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체상부면에 제 1산화막 및 제 2산화막을 다층구조로 적응하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 제 2감광막을 형성한 후 마스크를 이용하여 상기 제 2감광막을 패터닝하는 단계와, 상기 단계로부터 상기 제 2감광막을 마스크로 이용하여 상기 제 1폴리실리콘층이 노출되도록 적층된 상기 제 1 및 제 2산화막을 순차적으로 제거하는 단계와, 상기 단계로부터 상기 제 2감광막을 제거한 후 습식 식각공정으로 상기 제 1산화막의 양측면을 제거하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 제 2 폴리실리콘층을 형성하는 단계와, 상기 단계로부터 상기 제 2폴리실리콘층을 블랭킷 식각공정으로 상기 적층된 제 1 및 제 2산화막의 측벽에 제 2폴리실리콘층 스페이서를 형성하는 단계와, 상기 단계로부터 상기 하부전극내에 남아있는 제 1 및 제2 산화막을 건식 또는 습식 식각공정으로 제거하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 유전체막 및 상부전극으로 작용하는 제 3폴리실리콘층을 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1(a)도 내지 제1(j)도는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 소자의 단면도이다.
제1(a)도는 접합영역(2)이 형성된 실리콘기판(1)상에 절연막(3) 및 베리어층(9)을 순차적으로 형성한 상태의 단면도이다. 상기 절연막(3)은 BPSG로 이루어지며, 상기 베리어층(9)은 상기 Ta2O5박막의 조밀화(Densify)를 위해 열처리(Anneal)를 가할 수 있으며, 상기 열처리 방법으로는 탄탈륨(Ta) 및 산소(O)의 결합불균일도를 해결하기 위해 N2O 또는 O3또는 O2가스를 넣어주는 방법과, 더 강한 탄탈륨(Ta) 및 산소(O)의 결합을 위해 상기 Ta2O5박막을 750℃이상의 온도에서 5내지 180분간 결정화 시키는 열처리 또는 급속열처리(RTP) 또는 0.1 내지 100Torr의 저압열처리를 이용할 수 있다.
제1(b)도는 상기 실리콘기판(1)의 전체 상부면에 감광막(5)을 형성한 후 마스크(도시안됨)를 이용하여 상기 제 1감광막(5A)을 패터닝하고, 상기 제 1감광막(5A)을 마스크로 이용하여 상기 접합영역(2)의 소정부분이 노출되도록 상기 베리어층(9) 및 절연막(3)을 순차적으로 패터닝하여 콘택홀(10)을 형성한 상태의 단면도이다.
제1(c)도는 상기 제 1감광막(5A)을 제거한 후 상기 콘택홀(10)이 매립되도록 제 1폴리실리콘층(4A)을 형성한 상태의 단면도이다.
제1(d)도는 상기 실리콘기판(1)의 전체 상부면에 제 1산화막(6) 및 제 2산화막(7)을 수회정도 다층구조로 적층한 상태의 단면도이다. 상기 제 1산화막(6)은 BPSG 또는 PSG로 이루어지며, 조밀화하기 위한 열처리공정으로 1기압의 튜브, 또는 0.1 내지 100Torr의 저압열처리, 또는 급속열처리(RTP)를 이용하여 열처리한다. 또한 상기 BPSG 및 PSG의 조밀화를 위한 열처리공정은 700 내지 1150℃의 온도에서 5 내지 120분간 실시한다. 상기 제 2산화막(7)은 화학기상증착법에 의해 성장된 CVD산화물로 이루어지며, 650 내지 800℃의 증착온도, 또는 790 내지 950℃의 증착온도, 또는 400 내지 660℃의 증착온도, 또는 600 내지 800℃의 증착온도, 또는 25 내지 800℃의 증착온도에서 형성된다. 상기 적층된 제 1 및 제 2산화막(6 및 7)은 2000내지 6000의 두께가 되도록 형성된다.
제1(e)도는 상기 실리콘기판(1)의 전체 상부면에 제 2감광막(5B)을 형성하고, 마스크(도시안됨)를 이용하여 상기 제 2감광막(5B)을 패터닝한 후 상기 제 2감광막(5B)을 마스크로 이용하여 상기 제 1폴리실리콘층(4A)이 노출되도록 적층된 상기 제 1 및 제2 산화막(6 및 7)을 순차적으로 제시한 단면도이다.
제1(f)도는 상기 제 2감광막(5B)을 제거한 후 습식 식각공정으로 상기 제 1산화막(6)의 양측면을 제거한 상태의 단면도이다. 상기 습식 식각공정은 HF 또는 BOE 식각액을 3 내지 100초간 실시하며, 이때 상기 제 1산화막(6)은 제 2산화막(7)보다 식각선택비가 매우 높기 때문에 요철형태로 된다.
제1(g)도는 상기 실리콘기판(1)의 전체 상부면에 제 2폴리실리콘층(4B)을 형성한 상태의 단면도이다. 상기 제 2폴리실리콘층(4B)은 1000 내지 2000의 두께로 형성된다.
제1(h)도는 상기 제 2폴리실리콘층(4B)을 블랭킷(Blanket) 식각공정으로 상기 적층된 제 1 및 제 2산화막(6 및 7)의 측벽에 제 2폴리실리콘층 스페이서(4C)를 형성한 상태의 단면도이다. 이때 상기 제 1폴리실리콘층(4A) 및 제 2폴리실리콘층 스페이서(4C)는 하부전극(4D)이 된다.
제1(i)도는 상기 하부전극(4D)내에 남아 있는 제 1 및 제 2산화막(6 및 7)을 건식 또는 습식 식각공정으로 제거한 상태의 단면도이다. 상기 건식 식각공정은 CHF3/CF4/Ar가스를 사용하며, 하기 표 1에 도시한 바와같이 제 1및 제 2산화막(6및 7)은 베리어층(9)보다 식각선택비가 매우 높으므로 상기 제 1 및 제 2산화막(6및 7)은 완전히 제거되면서 상기 베리어층(9)은 식각되지 않기 때문에 하부의 상기 절연막(3)이 언더컷(Under Cut)되는 현상을 방지할 수 있다.
제1(j)도는 상기 실리콘기판(1)의 전체 상부면에 유전체막(8) 및 상부전극으로 작용하는 제 3폴리실리콘층(4E)을 순차적으로 형성한 상태의 단면도이다. 상기 유전체막(8)은 질화막을 30 내지 100으로 증착하고, 질화막의 상부에 상부산화막을 5 내지 20정도로 성장시킨다. 상기 제 3폴리실리콘층(4E)은 500 내지 2500의 두께가 되도록 형성한다.
상술한 바와같이 본 발명에 의하면 제 1 및 제 2산화막의 선택식각비차이를 이용하여 캐패시터 하부전극의 표면적을 늘리므로써 소자의 수율을 향상시킬 수 있는 탁월한 효과가 있는 것이다.
Claims (12)
- 접합 영역이 형성된 실리콘기판상에 절연막 및 베리어층을 순차적으로 형성하고, 제 1감광막을 마스크로 이용한 식각공정으로 상기 접합영역의 선택된 부분이 노출되도록 상기 베리어층 및 절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 제 1폴리실리콘층을 형성하는 단계와, 전체 구조 상부에 제 1산화막 및 제 2산화막을 수차례 교대로 적층하는 단계와, 제 2감광막을 마스크로 이용한 식각공정으로 상기 제 1폴리실리콘층이 노출되도록 상기 제 1산화막 및 제 2산화막을 제거하는 단계와, 습식 식각공정을 실시하여 상기 제 1산화막의 양측면을 일정 깊이로 식각하는 단계와, 전체 구조 상부에 제 2폴리실리콘층을 형성한 후 블랭킷 식각공정을 실시하여 상기 제 1산화막 및 제 2산화막의 적층 구조 측벽에 제 2폴리실리콘 스페이서를 형성하는 단계와, 상기 제 1산화막 및 제 2산화막을 제거하여 제 1폴리실리콘 및 제 2폴리실리콘 스페이서로 이루어지는 하부 전극을 형성하는 단계와, 전체 구조 상부에 유전체막 및 상부 전극용 제 3폴리실리콘층을 순차적으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 절연막은 BSPG로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 베어리층은 Ta2O5박막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 베리어층은 Ta2O5박막을 100∼1000의 두께로 증착한 후, N2O, O3, O2가스 중 어느 하나의 가스를 이용한 열처리 공정, 급속열처리 공정, 약 750℃의 온도에서 5 내지 180분간 진행되는 열처리 공정 및 0.1 내지 100Torr의 저압 열처리 공정 중 어느 하나를 이용하여 결정화하는 것을 특징으로 하는 반도체 소자의 저장전극 형성방법.
- 제1항에 있어서, 상기 제 1산화막은 BPSG 및 PSG 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법
- 제1항에 있어서, 상기 제 1산화막은 1기압의 튜브를 이용한 열처리 공정, 0.1 내지 100Torr의 전압 열처리 공정, 급속열처리 공정 및 700 내지 1150℃의 온도에서 5 내지 120분간 진행되는 열처리 공정 중 어느 하나를 이용하여 조밀화하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제 1 및 제 2산화막은 2000내지 6000의 두께가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 습식 식각공정은 HF용액으로 3 내지 100초간 실시하는 방법 및 BOE액으로 3 내지 100초간 실시하는 방법 중 어느 하나의 방법을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제 2폴리실리콘층은 1000 내지 2000의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 건식 식각공정은 CHF3/CF4/Ar가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 유전체막은 30 내지 100의 질화막과, 상기 질화막 상에 5 내지 20으로 성장된 상부 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제 3폴리실리콘층은 500 내지 2500의 두께가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950065678A KR100212016B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체 소자의 캐패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950065678A KR100212016B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체 소자의 캐패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970054100A KR970054100A (ko) | 1997-07-31 |
| KR100212016B1 true KR100212016B1 (ko) | 1999-08-02 |
Family
ID=19447138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950065678A KR100212016B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체 소자의 캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100212016B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685674B1 (ko) | 2002-12-30 | 2007-02-23 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100526495B1 (ko) * | 1997-06-25 | 2005-12-21 | 삼성전자주식회사 | 키폰시스템에서 착신을 알리는 방법 |
-
1995
- 1995-12-29 KR KR1019950065678A patent/KR100212016B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685674B1 (ko) | 2002-12-30 | 2007-02-23 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970054100A (ko) | 1997-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5403767A (en) | Methods for manufacturing a storage electrode of DRAM cells | |
| JP4111427B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| KR0154161B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| US5480824A (en) | Semiconductor memory cell capacitor and fabrication method thereof | |
| KR100212016B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0154195B1 (ko) | 반도체 소자의 전하저장전극 형성방법 | |
| KR100677773B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR20020066569A (ko) | 반도체 장치의 저장 노드 형성 방법 | |
| KR100360150B1 (ko) | 반도체소자의캐패시터형성방법 | |
| KR0154194B1 (ko) | 반도체 소자의 전하저장전극 형성방법 | |
| KR0170570B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR100370169B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR0135692B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR100811250B1 (ko) | 반도체소자의 커패시터 제조방법 | |
| KR100292693B1 (ko) | 캐패시터및그제조방법 | |
| KR100275116B1 (ko) | 반도체소자의커패시터형성방법 | |
| KR100204019B1 (ko) | 반도체 소자의 전하 저장 전극 형성 방법 | |
| KR0126625B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR20030000695A (ko) | 반도체소자의 스토리지 노드 형성방법 | |
| KR100429373B1 (ko) | 반도체소자의 커패시터 형성방법 | |
| KR100811249B1 (ko) | 반도체소자의 커패시터 제조방법 | |
| KR0147772B1 (ko) | 반도체장치의 캐패시터 제조방법 | |
| KR100604798B1 (ko) | 표면 거칠기의 발생을 방지하는 박막 식각방법 | |
| KR0150049B1 (ko) | 캐패시터의 전하저장전극 형성방법 | |
| KR100255162B1 (ko) | 캐패시터의 전하저장전극 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090427 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |