KR970054100A - 반도체 소자의 캐패시터 제조방법 - Google Patents
반도체 소자의 캐패시터 제조방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법을 제공하는 것으로, 제1 및 제2산화막의 선택식각비 차이를 이용하여 캐패시터 하부전극의 표면적을 늘리므로써 소자의 수율을 향상시킬 수 있는 효과가 있는 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 1J도는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 소자의 단면도.
Claims (31)
- 반도체 소자의 캐패시터 제조방법에 있어서, 접합영역이 형성된 실리콘기판상에 절연막 및 베리어층을 순차적으로 형성하는 단계와 상기 단계로부터 상기 실리콘기판의 전체 상부면에 감광막을 형성한 후 마스크를 이용하여 상기 제1감광막을 패터닝하는 단계와, 상기 단계로부터 상기 제1감광막을 마스크로 이용하여 상기 접합영역의 소정부분이 노출되도록 상기 베리어층 및 절연막을 순차적으로 패터닝하여 콘택홀을 형성하는 단계와, 상기 단계로부터 상기 제1감광막을 제거한 후 상기 콘택홀이 매립되도록 제1폴리실리콘층을 형성하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 제1산화막 및 제2산화막을 다층구조로 적층하는 단계와 상기 단계로부터 상기 실리콘기판의 전체 상부면에 제2감광막을 형성한 후 마스크를 이용하여 상기 제2감광막을 패터닝하는 단계와, 상기 단계로부터 상기 제2감광막을 마스크로 이용하여 상기 제1폴리실리콘층이 노출되도록 적층된 상기 제1 및 제2산화막을 순차적으로 제거하는 단계와, 상기 단계로부터 상기 제2감광막을 제거한 후 습식 식각공정으로 상기 제1산화막의 양측면을 제거하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 제2폴리실리콘층을 형성하는 단계와, 상기 단계로부터 상기 제2폴리실리콘층을 블랭킷 식각공정으로 상기 적층된 제1 및 제2산화막의 측벽에 제2폴리실리콘층 스페이서를 형성하는 단계와, 상기 단계로부터 상기 하부전극내에 남아있는 제1 및 제2산화막을 건식 또는 습식 식각 공정으로 제거하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 유전체막 및 상부전극으로 작용하는 제3폴리실리콘층을 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 절연막은 BPSG로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 베리어층은 Ta2O5박막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 베리어층은 100 내지 1000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 베리어층은 LP-CVD방법으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 베리어층은 PE-CVD방법으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 베리어층은 결합불균일도를 해결하기 위해 N2O 또는 O3또는 O2가스를 넣어주는 열처리를 실시하는 것을 특징으로 하는 반도체 소자의 전하 저장전극 형성방법.
- 제1항에 있어서, 상기 베리어층은 결정화 하기 위하여 급속열처리를 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 베리어층은 조밀화 하기 위하여 750℃ 이상의 온도에서 5 내지 180분간 결정화 시키는 열처리를 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 베리어층은 결정화 하기 위하여 0.1 내지 100 Torr의 저압열처리를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1산화막은 BPSG로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1산화막은 PSG로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1산화막은 조밀화하기 위한 열처리공정으로 1기압의 튜브를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1산화막은 조밀화하기 위한 열처리공정으로 0.1 내지 100 Torr의 저압열처리를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1산화막은 조밀화하기 위한 열처리공정으로 RTP를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1산화막은 조밀화하기 위한 열처리공정으로 700 내지 1150℃의 온도에서 5 내지 120분간 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제2산화막은 화학기상증착법에 의해 성장된 CVD 산화물로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제2산화막은 650 내지 800℃의 증착온도로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제2산화막은 790 내지 950℃의 증착온도로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제2산화막은 400 내지 660℃의 증착온도로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제2산화막은 600 내지 800℃의 증착온도로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제2산화막은 25 내지 800℃의 증착온도로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제2산화막은 2000 내지 6000Å의 두께가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1 및 제2산화막은 1층으로 적층되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1 및 제2산화막은 1층 이상으로 적층되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 습식 식각공정은 HF액으로 3 내지 100초간 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 습식 식각공정은 BOE액으로 3 내지 100초간 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제2폴리실리콘층은 1000 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 건식 식각공정은 CHF3/CF4/Ar 가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 유전체막은 질화막을 30 내지 100Å으로 증착하고, 질화막의 상부에 상부산화막을 5 내지 20Å으로 성장시키는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제3폴리실리콘층은 500 내지 2500Å의 두께가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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