JPH05114696A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05114696A JPH05114696A JP3272976A JP27297691A JPH05114696A JP H05114696 A JPH05114696 A JP H05114696A JP 3272976 A JP3272976 A JP 3272976A JP 27297691 A JP27297691 A JP 27297691A JP H05114696 A JPH05114696 A JP H05114696A
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Abstract
(57)【要約】 （修正有）
【目的】 本発明は半導体装置のスタックトキャパシタ
の製造方法に関し, フィン間のSiO2膜残りの生じない材
料，エッチング方法を得て確実な容量のキャパシタを形
成することを目的とする。 【構成】 絶縁膜で被覆された半導体基板上に第１の S
i3N4膜，ＰＳＧ膜を順次積層する工程と, 基板のキャパ
シタ形成領域に, ＰＳＧ膜，第１の Si3N4膜，絶縁膜を
通して, 基板に達する開口部を形成する工程と, 基板上
に開口部を覆って, 第１のポリSi膜６を被覆する工程
と, 第１のポリSi膜６をパターニングして蓄積電極を形
成する工程と, ＰＳＧ膜４を除去する工程と, 第１のポ
リSi膜６表面に，誘電体膜として第２の Si3N4膜７を被
覆する工程と，第１の Si3N4膜３及び第２の Si3N4膜７
を覆って，第２のポリSi膜８を被覆し, パターニングし
て対向電極を形成する工程とを含むように構成する。
の製造方法に関し, フィン間のSiO2膜残りの生じない材
料，エッチング方法を得て確実な容量のキャパシタを形
成することを目的とする。 【構成】 絶縁膜で被覆された半導体基板上に第１の S
i3N4膜，ＰＳＧ膜を順次積層する工程と, 基板のキャパ
シタ形成領域に, ＰＳＧ膜，第１の Si3N4膜，絶縁膜を
通して, 基板に達する開口部を形成する工程と, 基板上
に開口部を覆って, 第１のポリSi膜６を被覆する工程
と, 第１のポリSi膜６をパターニングして蓄積電極を形
成する工程と, ＰＳＧ膜４を除去する工程と, 第１のポ
リSi膜６表面に，誘電体膜として第２の Si3N4膜７を被
覆する工程と，第１の Si3N4膜３及び第２の Si3N4膜７
を覆って，第２のポリSi膜８を被覆し, パターニングし
て対向電極を形成する工程とを含むように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置のスタックト
キャパシタの製造方法に関する。近年，半導体装置の大
容量化，微細化にともない，大容量記憶素子等における
キャパシタの形成技術にはスタックトキャパシタ（積み
上げ型容量）が採用されており，その製造工程におい
て，確実な精度の良いキャパシタの大容量化が望まれて
いる。
キャパシタの製造方法に関する。近年，半導体装置の大
容量化，微細化にともない，大容量記憶素子等における
キャパシタの形成技術にはスタックトキャパシタ（積み
上げ型容量）が採用されており，その製造工程におい
て，確実な精度の良いキャパシタの大容量化が望まれて
いる。
【０００２】このため，キャパシタを製造する工程にお
いて，絶縁膜等のエッチングの容易さを考えて膜の選択
性を広げ，プロセスマージンを大きくする必要がある。
いて，絶縁膜等のエッチングの容易さを考えて膜の選択
性を広げ，プロセスマージンを大きくする必要がある。
【０００３】
【従来の技術】図３は従来例の説明図である。図におい
て，11はSi基板, 12はフィールドSiO2膜, 13は第１のSi
O2膜，14はストッパー用 Si3N4膜, 15は第２のSiO2膜，
16は開口部, 17は蓄積電極用ポリSi膜,18はSiO2膜残り,
19は誘電体膜用 Si3N4膜, 20は対向電極用ポリSi膜で
ある。
て，11はSi基板, 12はフィールドSiO2膜, 13は第１のSi
O2膜，14はストッパー用 Si3N4膜, 15は第２のSiO2膜，
16は開口部, 17は蓄積電極用ポリSi膜,18はSiO2膜残り,
19は誘電体膜用 Si3N4膜, 20は対向電極用ポリSi膜で
ある。
【０００４】従来の第容量記憶素子のキャパシタ形成方
法を図３に,工程順模式断面図により示す。即ち,図３
（ａ）に示すように，フィールドSiO2膜12が形成された
Si基板11上に第１のSiO2膜13,ストッパー用Si3N4膜14,
第２のSiO2膜を順次,積層した後,レジスト膜をマスクと
して,異方性エッチング等により,キャパシタ形成領域
に,Si基板11まで達する開口部16を形成する。
法を図３に,工程順模式断面図により示す。即ち,図３
（ａ）に示すように，フィールドSiO2膜12が形成された
Si基板11上に第１のSiO2膜13,ストッパー用Si3N4膜14,
第２のSiO2膜を順次,積層した後,レジスト膜をマスクと
して,異方性エッチング等により,キャパシタ形成領域
に,Si基板11まで達する開口部16を形成する。
【０００５】そして，開口部16の表面も含めて,半導体
基板11の全面に蓄積電極用のポリSi膜を被覆し,パター
ニングしてフィン型の蓄積電極を形成する。次に，図３
（ｂ）に示すように，ポリSi膜17の下側の第２のSiO2膜
15を弗酸系エッチング液を用いてエッチング除去する。
第２のSiO2膜15の下側にあるSi3N4膜14はSiO2膜に比べ
てエッチングレートが10倍も小さいので,この際,ストッ
パーとして用いられる。
基板11の全面に蓄積電極用のポリSi膜を被覆し,パター
ニングしてフィン型の蓄積電極を形成する。次に，図３
（ｂ）に示すように，ポリSi膜17の下側の第２のSiO2膜
15を弗酸系エッチング液を用いてエッチング除去する。
第２のSiO2膜15の下側にあるSi3N4膜14はSiO2膜に比べ
てエッチングレートが10倍も小さいので,この際,ストッ
パーとして用いられる。
【０００６】ところが，第２のSiO2膜15を弗酸でエッチ
ングする段階で，第２のSiO2膜15がキャパシタのフィン
の奥まできれいにエッチングされない場合があり，フィ
ンの間にSiO2膜残り18が生ずる。
ングする段階で，第２のSiO2膜15がキャパシタのフィン
の奥まできれいにエッチングされない場合があり，フィ
ンの間にSiO2膜残り18が生ずる。
【０００７】
【発明が解決しようとする課題】そのため，折角，大容
量にするため，フィン型のスタックキャパシタを形成し
たにもかかわらず，設計通りの電極面積が確保できず容
量の低下を招くこととなる。
量にするため，フィン型のスタックキャパシタを形成し
たにもかかわらず，設計通りの電極面積が確保できず容
量の低下を招くこととなる。
【０００８】本発明は，以上の点を鑑み，SiO2膜残りの
生じない材料，エッチング方法を得て確実な容量のキャ
パシタを形成することを目的とする。
生じない材料，エッチング方法を得て確実な容量のキャ
パシタを形成することを目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図兼本発明の一実施例の工程順模式断面図である。図に
おいて，１は半導体基板，２は絶縁膜，３は第１の Si3
N4膜，４はＰＳＧ膜，５は開口部，６は第１のポリSi
膜，７は第２の Si3N4膜，８は第２のポリSi膜である。
図兼本発明の一実施例の工程順模式断面図である。図に
おいて，１は半導体基板，２は絶縁膜，３は第１の Si3
N4膜，４はＰＳＧ膜，５は開口部，６は第１のポリSi
膜，７は第２の Si3N4膜，８は第２のポリSi膜である。
【００１０】上記の問題点を解決する手段として，基本
的にはSiO2膜残りが問題となるため，図２（ｅ）の本発
明と図３（ｂ）の従来例の比較で示すように，従来例の
SiO2膜を用いた場所に，SiO2膜よりエッチングレートが
50倍も高いＰＳＧ膜を使用し，エッチング性の良さを採
り入れることにより選択性の向上とプロセスマージンを
広げることが出来る。
的にはSiO2膜残りが問題となるため，図２（ｅ）の本発
明と図３（ｂ）の従来例の比較で示すように，従来例の
SiO2膜を用いた場所に，SiO2膜よりエッチングレートが
50倍も高いＰＳＧ膜を使用し，エッチング性の良さを採
り入れることにより選択性の向上とプロセスマージンを
広げることが出来る。
【００１１】即ち，本発明の目的は，図１（ａ）に示す
ように，絶縁膜２で被覆された半導体基板１上に第１の
Si3N4膜３，ＰＳＧ膜４を順次積層する工程と,図１
（ｂ）に示すように，半導体基板１のキャパシタ形成領
域に,ＰＳＧ膜４，第１のSi3N4膜３，絶縁膜２を通し
て,半導体基板１に達する開口部５を形成する工程と,図
１（ｃ）に示すように，半導体基板１上に開口部５を覆
って,第１のポリSi膜６を被覆する工程と,図１（ｄ）に
示すように，第１のポリSi膜６をパターニングして蓄積
電極を形成する工程と,図１（ｅ）に示すように，ＰＳ
Ｇ膜４を除去する工程と,図１（ｆ）に示すように，第
１のポリSi膜６表面に，誘電体膜として第２のSi3N4膜
７を被覆する工程と，図１（ｇ）に示すように，第１の
Si3N4膜３及び第２のSi3N4膜７を覆って，第２のポリSi
膜８を被覆し,パターニングして対向電極を形成する工
程とを含むことにより，また，図１（ｃ）に示すよう
に，第１のポリSi膜６を半導体基板１に被覆した後,半
導体基板１を加熱して,第１のポリSi膜６内にＰＳＧ膜
４中より燐を拡散する工程を含むことにより達成され
る。
ように，絶縁膜２で被覆された半導体基板１上に第１の
Si3N4膜３，ＰＳＧ膜４を順次積層する工程と,図１
（ｂ）に示すように，半導体基板１のキャパシタ形成領
域に,ＰＳＧ膜４，第１のSi3N4膜３，絶縁膜２を通し
て,半導体基板１に達する開口部５を形成する工程と,図
１（ｃ）に示すように，半導体基板１上に開口部５を覆
って,第１のポリSi膜６を被覆する工程と,図１（ｄ）に
示すように，第１のポリSi膜６をパターニングして蓄積
電極を形成する工程と,図１（ｅ）に示すように，ＰＳ
Ｇ膜４を除去する工程と,図１（ｆ）に示すように，第
１のポリSi膜６表面に，誘電体膜として第２のSi3N4膜
７を被覆する工程と，図１（ｇ）に示すように，第１の
Si3N4膜３及び第２のSi3N4膜７を覆って，第２のポリSi
膜８を被覆し,パターニングして対向電極を形成する工
程とを含むことにより，また，図１（ｃ）に示すよう
に，第１のポリSi膜６を半導体基板１に被覆した後,半
導体基板１を加熱して,第１のポリSi膜６内にＰＳＧ膜
４中より燐を拡散する工程を含むことにより達成され
る。
【００１２】
【作用】本発明は，図２（ｅ）に示すように，ＰＳＧ膜
で埋まっている部分を弗酸により，すばやく確実に除去
できるので，これによってキャパシタ対向電極の表面積
も設計通り確保でき，電荷蓄積性も向上する。
で埋まっている部分を弗酸により，すばやく確実に除去
できるので，これによってキャパシタ対向電極の表面積
も設計通り確保でき，電荷蓄積性も向上する。
【００１３】
【実施例】図１，図２は本発明の原理説明図兼一実施例
の工程順模式断面図である。図１（ａ）に示すように，
半導体基板１としてSiウエハーを使用し，絶縁膜２とし
てフィールドSiO2膜で被覆された半導体基板１上にスト
ッパーとなる500Åの厚さの第１のSi3N4膜３を成長した
後,本発明の高濃度(約９wt%)の燐を含むＰＳＧ膜４をＣ
ＶＤ法により500Åの厚さに積層して成長する。
の工程順模式断面図である。図１（ａ）に示すように，
半導体基板１としてSiウエハーを使用し，絶縁膜２とし
てフィールドSiO2膜で被覆された半導体基板１上にスト
ッパーとなる500Åの厚さの第１のSi3N4膜３を成長した
後,本発明の高濃度(約９wt%)の燐を含むＰＳＧ膜４をＣ
ＶＤ法により500Åの厚さに積層して成長する。
【００１４】ここで，ＰＳＧ膜４の成長条件は,常圧Ｃ
ＶＤ法を用いて，酸素(O2)ガス220sccm,窒素(N2)ガス2
4,000sccm,シラン(SiH4)ガス10sccm,ホスフィン(PH3)ガ
ス200sccm,基板温度400℃で行った。
ＶＤ法を用いて，酸素(O2)ガス220sccm,窒素(N2)ガス2
4,000sccm,シラン(SiH4)ガス10sccm,ホスフィン(PH3)ガ
ス200sccm,基板温度400℃で行った。
【００１５】そして,図１（ｂ）に示すように，基板１
のキャパシタ形成領域に,図示しないレジスト膜をマス
クとして，異方性ドライエッチングにより基板１に達す
る開口部５を形成する。
のキャパシタ形成領域に,図示しないレジスト膜をマス
クとして，異方性ドライエッチングにより基板１に達す
る開口部５を形成する。
【００１６】次に，図１（ｃ）に示すように，基板１上
に開口部５の表面も覆って，第１のポリSi膜６をＣＶＤ
法により1,500Åの厚さに被覆する。その後,基板を700
℃に加熱して,第１のポリSi膜６中に,ＰＳＧ膜４中の燐
をドープする。
に開口部５の表面も覆って，第１のポリSi膜６をＣＶＤ
法により1,500Åの厚さに被覆する。その後,基板を700
℃に加熱して,第１のポリSi膜６中に,ＰＳＧ膜４中の燐
をドープする。
【００１７】続いて，図１（ｄ）に示すように，第１の
ポリSi膜６をパターニングして蓄積電極を形成する。図
１（ｅ）に示すように，第１のポリSi膜６の下側のＰＳ
Ｇ膜４を弗酸が10％程度の濃度のエッチング液によりき
れいにエッチング除去する。この際，ＰＳＧ膜下側の第
１のSi3N4膜はエッチングレートがＰＳＧ膜の１／５０
０程度でありストッパーとして使用される。
ポリSi膜６をパターニングして蓄積電極を形成する。図
１（ｅ）に示すように，第１のポリSi膜６の下側のＰＳ
Ｇ膜４を弗酸が10％程度の濃度のエッチング液によりき
れいにエッチング除去する。この際，ＰＳＧ膜下側の第
１のSi3N4膜はエッチングレートがＰＳＧ膜の１／５０
０程度でありストッパーとして使用される。
【００１８】従来例では，SiO2膜を使用していたが，Ｐ
ＳＧ膜を使用することにより，エッチングレートが５０
倍も速くなり，フィンの長さが長くても，完全にＰＳＧ
膜を除去できる。
ＳＧ膜を使用することにより，エッチングレートが５０
倍も速くなり，フィンの長さが長くても，完全にＰＳＧ
膜を除去できる。
【００１９】図１（ｆ）に示すように，第１のポリSi膜
６よりなる蓄積電極の表面に，ＣＶＤ法により，約７０
Åの厚さに誘電体膜としての第２のSi3N4膜を薄く約７
０Åの厚さに被覆する。
６よりなる蓄積電極の表面に，ＣＶＤ法により，約７０
Åの厚さに誘電体膜としての第２のSi3N4膜を薄く約７
０Åの厚さに被覆する。
【００２０】続いて，図１（ｇ）に示すように，第２の
ポリSi膜８をＣＶＤ法により1,500Åの厚さに基板１上
に成長し,パターニングして，対抗電極を形成してフィ
ン型スタックトキャパシタを完成する。
ポリSi膜８をＣＶＤ法により1,500Åの厚さに基板１上
に成長し,パターニングして，対抗電極を形成してフィ
ン型スタックトキャパシタを完成する。
【００２１】尚，図１（ａ）において，Si3N4膜と，Ｐ
ＳＧ膜の成長を交互に複数回繰り返せば，複数枚のフイ
ンを有するスタックトキャパシタが形成できる。また，
高濃度の燐を含むＰＳＧ膜を用いることにより，蓄積電
極のポリSi膜に基板の熱処理だけで燐をドープすること
ができ，イオン注入法によりドープする工程が節減でき
る。
ＳＧ膜の成長を交互に複数回繰り返せば，複数枚のフイ
ンを有するスタックトキャパシタが形成できる。また，
高濃度の燐を含むＰＳＧ膜を用いることにより，蓄積電
極のポリSi膜に基板の熱処理だけで燐をドープすること
ができ，イオン注入法によりドープする工程が節減でき
る。
【００２２】
【発明の効果】本発明によれば，以上説明したように，
従来のSiO2膜の変わりに弗酸によるエッチングレートの
高いＰＳＧ膜を用いることにより，SiO2膜のようにエッ
チング残りが生じないので設計通りの面積のキャバシタ
が形成でき，大容量記憶素子の開発・製造に寄与すると
ころが大きい。
従来のSiO2膜の変わりに弗酸によるエッチングレートの
高いＰＳＧ膜を用いることにより，SiO2膜のようにエッ
チング残りが生じないので設計通りの面積のキャバシタ
が形成でき，大容量記憶素子の開発・製造に寄与すると
ころが大きい。
【図１】 本発明の原理説明図（その１）
【図２】 本発明の原理説明図（その２）
【図３】 従来例の説明図
１ 半導体基板 ２ 絶縁膜 ３ 第１の Si3N4膜 ４ ＰＳＧ膜 ５ 開口部 ６ 第１のポリSi膜 ７ 第２のSi3N4膜 ８ 第２のポリSi膜
Claims (2)
- 【請求項１】 絶縁膜(2) で被覆された半導体基板(1)
上に第１の窒化シリコン膜(3), 燐珪酸ガラス膜(4) を
順次積層する工程と, 該半導体基板(1) のキャパシタ形成領域に, 該燐珪酸ガ
ラス膜(4),該第１の窒化シリコン膜(3) ，該絶縁膜(2)
を通して, 該半導体基板(1) に達する開口部(5) を形成
する工程と, 該半導体基板(1) 上に該開口部(5) を覆って, 第１の多
結晶シリコン膜(6) を被覆する工程と, 該第１の多結晶シリコン膜(6) をパターニングして蓄積
電極を形成する工程と, 該燐珪酸ガラス膜(4) を除去する工程と, 該第１の多結晶シリコン膜(6) 表面に，誘電体膜として
第２の窒化シリコン膜(7) を被覆する工程と ， 該第１の窒化シリコン膜(3) 及び第２の窒化シリコン膜
(7) を覆って，第２の多結晶シリコン膜(8) を被覆し,
パターニングして対向電極を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項２】前記第１の多結晶シリコン膜(6) を前記半
導体基板(1) に被覆した後, 該半導体基板(1) を加熱し
て, 該第１の多結晶シリコン膜(6) 内に前記燐珪酸ガラ
ス膜(4) 中より燐を拡散する工程を含むことを特徴とす
る請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272976A JPH05114696A (ja) | 1991-10-22 | 1991-10-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272976A JPH05114696A (ja) | 1991-10-22 | 1991-10-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114696A true JPH05114696A (ja) | 1993-05-07 |
Family
ID=17521416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3272976A Withdrawn JPH05114696A (ja) | 1991-10-22 | 1991-10-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114696A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100286336B1 (ko) * | 1998-04-14 | 2001-04-16 | 김영환 | 커패시터제조방법 |
| KR100365757B1 (ko) * | 1999-12-30 | 2002-12-26 | 주식회사 하이닉스반도체 | 상감기법을 이용한 캐패시터 전극 형성 방법 |
-
1991
- 1991-10-22 JP JP3272976A patent/JPH05114696A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100286336B1 (ko) * | 1998-04-14 | 2001-04-16 | 김영환 | 커패시터제조방법 |
| KR100365757B1 (ko) * | 1999-12-30 | 2002-12-26 | 주식회사 하이닉스반도체 | 상감기법을 이용한 캐패시터 전극 형성 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |