JPH09237874A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH09237874A JPH09237874A JP8042899A JP4289996A JPH09237874A JP H09237874 A JPH09237874 A JP H09237874A JP 8042899 A JP8042899 A JP 8042899A JP 4289996 A JP4289996 A JP 4289996A JP H09237874 A JPH09237874 A JP H09237874A
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Abstract
(57)【要約】
【課題】大きなキャパシタ容量を有する半導体記憶装置
およびそのような半導体記憶装置を得ることができる製
造方法を提供することを目的とする。 【解決手段】半導体基板にソース領域およびドレイン領
域を設け、前記ソース領域と前記ドレイン領域との間の
チャネル領域上にゲート絶縁膜を介してゲート電極を形
成することによりトランジスタを作製し、前記トランジ
スタ上に絶縁膜を形成し、前記ソース領域または前記ド
レイン領域が露出するように前記絶縁膜に開口部を形成
し、前記開口部を介して前記ソース領域または前記ドレ
イン領域と電気的に接続し、波形状を有するキャパシタ
電極を形成し、前記キャパシタ電極上にキャパシタ誘電
体膜を形成し、前記キャパシタ誘電体膜上に共通電極を
形成することを特徴としている。
およびそのような半導体記憶装置を得ることができる製
造方法を提供することを目的とする。 【解決手段】半導体基板にソース領域およびドレイン領
域を設け、前記ソース領域と前記ドレイン領域との間の
チャネル領域上にゲート絶縁膜を介してゲート電極を形
成することによりトランジスタを作製し、前記トランジ
スタ上に絶縁膜を形成し、前記ソース領域または前記ド
レイン領域が露出するように前記絶縁膜に開口部を形成
し、前記開口部を介して前記ソース領域または前記ドレ
イン領域と電気的に接続し、波形状を有するキャパシタ
電極を形成し、前記キャパシタ電極上にキャパシタ誘電
体膜を形成し、前記キャパシタ誘電体膜上に共通電極を
形成することを特徴としている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に関する。
よびその製造方法に関する。
【０００２】
【従来の技術】従来の半導体記憶装置（ＤＲＡＭ）とし
ては、例えば図２（Ｄ）に示す構造を有する、いわゆる
クラウン型半導体記憶装置がある。図２（Ｄ）中１０１
は半導体基板を示す。半導体基板１０１には、ソース領
域１０２およびドレイン領域１０３が形成されており、
ソース領域１０２とドレイン領域１０３との間にチャネ
ル領域が形成される。チャネル領域上には、ゲート絶縁
膜１０４を介してゲート電極１０５が設けられている。
ては、例えば図２（Ｄ）に示す構造を有する、いわゆる
クラウン型半導体記憶装置がある。図２（Ｄ）中１０１
は半導体基板を示す。半導体基板１０１には、ソース領
域１０２およびドレイン領域１０３が形成されており、
ソース領域１０２とドレイン領域１０３との間にチャネ
ル領域が形成される。チャネル領域上には、ゲート絶縁
膜１０４を介してゲート電極１０５が設けられている。
【０００３】このトランジスタのゲート電極１０５上に
は、シリコン酸化膜１０６が設けられている。シリコン
酸化膜１０６には、ソース領域１０２に達する開口部が
形成されており、その開口部内には、ソース領域１０２
と電気的に接触した電極１０７が形成されている。ま
た、シリコン酸化膜１０６上には、ポリシリコン膜１０
８が形成されており、ポリシリコン膜１０８上には、誘
電体膜１０９が形成されている。また、誘電体膜上に
は、蓄積ノード１１０が形成されている。１０９ポリシ
リコン膜１０８、誘電体膜１０９、および蓄積ノード１
１０には、電極１０７を露出させる開口部が形成されて
おり、開口部の内壁には、側壁酸化膜１１１が形成され
ている。また、蓄積ノード１１０は、側壁酸化膜１１１
を挟むようにして延出して開口部内で電極１０７と電気
的に接続されている。
は、シリコン酸化膜１０６が設けられている。シリコン
酸化膜１０６には、ソース領域１０２に達する開口部が
形成されており、その開口部内には、ソース領域１０２
と電気的に接触した電極１０７が形成されている。ま
た、シリコン酸化膜１０６上には、ポリシリコン膜１０
８が形成されており、ポリシリコン膜１０８上には、誘
電体膜１０９が形成されている。また、誘電体膜上に
は、蓄積ノード１１０が形成されている。１０９ポリシ
リコン膜１０８、誘電体膜１０９、および蓄積ノード１
１０には、電極１０７を露出させる開口部が形成されて
おり、開口部の内壁には、側壁酸化膜１１１が形成され
ている。また、蓄積ノード１１０は、側壁酸化膜１１１
を挟むようにして延出して開口部内で電極１０７と電気
的に接続されている。
【０００４】蓄積ノード１１０上には、キャパシタ誘電
体膜１１２が形成されており、キャパシタ誘電体膜１１
２上には、共通電極１１３が形成されている。
体膜１１２が形成されており、キャパシタ誘電体膜１１
２上には、共通電極１１３が形成されている。
【０００５】上記構成を有する半導体記憶装置は次のよ
うにして形成する。まず、図２（Ａ）に示すように、シ
リコン基板のような半導体基板１０１にソース領域１０
２およびドレイン領域１０３を形成し、ソース領域１０
２とドレイン領域１０３との間のチャネル領域上にゲー
ト絶縁膜１０４を介してゲート電極１０５を形成してト
ランジスタを作製する。ここまでの製法は常法により行
う。
うにして形成する。まず、図２（Ａ）に示すように、シ
リコン基板のような半導体基板１０１にソース領域１０
２およびドレイン領域１０３を形成し、ソース領域１０
２とドレイン領域１０３との間のチャネル領域上にゲー
ト絶縁膜１０４を介してゲート電極１０５を形成してト
ランジスタを作製する。ここまでの製法は常法により行
う。
【０００６】次いで、図２（Ｂ）に示すように、ゲート
電極１０５を覆うようにシリコン酸化膜１０６を形成し
た後にパターニングする。次いで、ソース領域１０２が
露出するように所定領域のシリコン酸化膜１０６を除去
して開口部を形成し、開口部内に電極１０７を埋め込
む。
電極１０５を覆うようにシリコン酸化膜１０６を形成し
た後にパターニングする。次いで、ソース領域１０２が
露出するように所定領域のシリコン酸化膜１０６を除去
して開口部を形成し、開口部内に電極１０７を埋め込
む。
【０００７】次いで、図２（Ｃ）に示すように、シリコ
ン酸化膜１０６および電極１０７上に、ポリシリコン膜
１０８、誘電体膜１０９および蓄積ノード１１０を形成
し、電極１０７が露出するように、ポリシリコン膜１０
８、誘電体膜１０９および蓄積ノード１１０の所定の領
域を除去して開口部を形成する。次いで、開口部の内壁
に自己整合により側壁酸化膜１１１を形成し、この側壁
酸化膜１１１を覆うようにして開口部内にポリシリコン
膜を形成して蓄積ノード１１０と接続する。
ン酸化膜１０６および電極１０７上に、ポリシリコン膜
１０８、誘電体膜１０９および蓄積ノード１１０を形成
し、電極１０７が露出するように、ポリシリコン膜１０
８、誘電体膜１０９および蓄積ノード１１０の所定の領
域を除去して開口部を形成する。次いで、開口部の内壁
に自己整合により側壁酸化膜１１１を形成し、この側壁
酸化膜１１１を覆うようにして開口部内にポリシリコン
膜を形成して蓄積ノード１１０と接続する。
【０００８】次いで、図２（Ｄ）に示すように、蓄積ノ
ードを方形状に加工し、その上にキャパシタ誘電体膜１
１２を形成し、さらにキャパシタ誘電体膜１１３上に共
通電極１１３を形成する。
ードを方形状に加工し、その上にキャパシタ誘電体膜１
１２を形成し、さらにキャパシタ誘電体膜１１３上に共
通電極１１３を形成する。
【０００９】
【発明が解決しようとする課題】しかしながら、上記構
成を有する半導体記憶装置は、キャパシタ電極（蓄積ノ
ード）が平坦な表面を有しており、このような構造であ
ると、半導体装置の微細化が進とキャパシタンスが不足
するという問題がある。
成を有する半導体記憶装置は、キャパシタ電極（蓄積ノ
ード）が平坦な表面を有しており、このような構造であ
ると、半導体装置の微細化が進とキャパシタンスが不足
するという問題がある。
【００１０】本発明はかかる点に鑑みてなされたもので
あり、大きなキャパシタ容量を有する半導体記憶装置お
よびそのような半導体記憶装置を得ることができる製造
方法を提供することを目的とする。
あり、大きなキャパシタ容量を有する半導体記憶装置お
よびそのような半導体記憶装置を得ることができる製造
方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、半導体基板に
設けられたソース領域およびドレイン領域、並びに前記
ソース領域と前記ドレイン領域との間のチャネル領域上
にゲート絶縁膜を介して形成されたゲート電極を含むト
ランジスタと、前記ソース領域または前記ドレイン領域
と電極を介して電気的に接続された波形状を有するキャ
パシタ電極上にキャパシタ誘電体膜を介して形成された
共通電極とを具備することを特徴とする半導体記憶装置
を提供する。
設けられたソース領域およびドレイン領域、並びに前記
ソース領域と前記ドレイン領域との間のチャネル領域上
にゲート絶縁膜を介して形成されたゲート電極を含むト
ランジスタと、前記ソース領域または前記ドレイン領域
と電極を介して電気的に接続された波形状を有するキャ
パシタ電極上にキャパシタ誘電体膜を介して形成された
共通電極とを具備することを特徴とする半導体記憶装置
を提供する。
【００１２】また、本発明は、半導体基板にソース領域
およびドレイン領域を設け、前記ソース領域と前記ドレ
イン領域との間のチャネル領域上にゲート絶縁膜を介し
てゲート電極を形成することによりトランジスタを作製
する工程と、前記トランジスタ上に絶縁膜を形成する工
程と、前記ソース領域または前記ドレイン領域が露出す
るように前記絶縁膜に開口部を形成する工程と、前記開
口部を介して前記ソース領域または前記ドレイン領域と
電極を介して電気的に接続し、波形状を有するキャパシ
タ電極を形成する工程と、前記キャパシタ電極上にキャ
パシタ誘電体膜を形成し、前記キャパシタ誘電体膜上に
共通電極を形成する工程とを具備することを特徴とする
半導体記憶装置の製造方法を提供する。
およびドレイン領域を設け、前記ソース領域と前記ドレ
イン領域との間のチャネル領域上にゲート絶縁膜を介し
てゲート電極を形成することによりトランジスタを作製
する工程と、前記トランジスタ上に絶縁膜を形成する工
程と、前記ソース領域または前記ドレイン領域が露出す
るように前記絶縁膜に開口部を形成する工程と、前記開
口部を介して前記ソース領域または前記ドレイン領域と
電極を介して電気的に接続し、波形状を有するキャパシ
タ電極を形成する工程と、前記キャパシタ電極上にキャ
パシタ誘電体膜を形成し、前記キャパシタ誘電体膜上に
共通電極を形成する工程とを具備することを特徴とする
半導体記憶装置の製造方法を提供する。
【００１３】本発明の製造方法において、前記開口部を
介して前記ソース領域または前記ドレイン領域と電気的
に接続し、波形状を有するキャパシタ電極を形成する工
程は、前記トランジスタ上に特定のエッチャントに対し
て異なるエッチングレートを示す少なくとも２種の材料
からなる膜を積層して積層膜を作製し、前記積層膜に前
記エッチャントを用いてエッチング処理を施して、前記
ソース領域または前記ドレイン領域を露出させる開口部
を形成すると共に、前記積層膜における前記開口部内壁
に段差を形成し、段差を形成した前記開口部内壁上に導
電膜を形成し、さらにこの導電膜をパターニングするこ
とにより行われることが好ましい。
介して前記ソース領域または前記ドレイン領域と電気的
に接続し、波形状を有するキャパシタ電極を形成する工
程は、前記トランジスタ上に特定のエッチャントに対し
て異なるエッチングレートを示す少なくとも２種の材料
からなる膜を積層して積層膜を作製し、前記積層膜に前
記エッチャントを用いてエッチング処理を施して、前記
ソース領域または前記ドレイン領域を露出させる開口部
を形成すると共に、前記積層膜における前記開口部内壁
に段差を形成し、段差を形成した前記開口部内壁上に導
電膜を形成し、さらにこの導電膜をパターニングするこ
とにより行われることが好ましい。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して具体的に説明する。
て図面を参照して具体的に説明する。
【００１５】図１（Ｄ）は本発明の半導体記憶装置の一
実施形態を示す断面図である。図中１１はシリコン基板
等を半導体基板を示す。半導体基板１１には、常法によ
りソース領域１２およびドレイン領域１３が形成されて
いる。ソース領域１２とドレイン領域１３との間のチャ
ネル領域上には、シリコン酸化膜等からなるゲート絶縁
膜１４を介してゲート電極１５が形成されている。ゲー
ト電極１５の材料としては、ポリシリコン、アルミニウ
ム、タングステン等が用いられる。このようにしてトラ
ンジスタが形成されている。
実施形態を示す断面図である。図中１１はシリコン基板
等を半導体基板を示す。半導体基板１１には、常法によ
りソース領域１２およびドレイン領域１３が形成されて
いる。ソース領域１２とドレイン領域１３との間のチャ
ネル領域上には、シリコン酸化膜等からなるゲート絶縁
膜１４を介してゲート電極１５が形成されている。ゲー
ト電極１５の材料としては、ポリシリコン、アルミニウ
ム、タングステン等が用いられる。このようにしてトラ
ンジスタが形成されている。
【００１６】トランジスタ上には、シリコン酸化膜１６
が形成されている。シリコン酸化膜１６には、ソース領
域１２が露出する位置に開口部が形成されており、その
開口部内にはポリシリコン等からなる電極１７が埋め込
まれている。また、シリコン酸化膜１６上には、シリコ
ン窒化膜（Ｓｉ3 Ｎ4 膜）１８が形成されている。
が形成されている。シリコン酸化膜１６には、ソース領
域１２が露出する位置に開口部が形成されており、その
開口部内にはポリシリコン等からなる電極１７が埋め込
まれている。また、シリコン酸化膜１６上には、シリコ
ン窒化膜（Ｓｉ3 Ｎ4 膜）１８が形成されている。
【００１７】シリコン窒化膜１８には、電極１７が露出
するような開口部が形成されており、その開口部内に
は、電極１７と電気的に接続し、かつ断面において波形
状を有するキャパシタ電極１９が形成されている。この
キャパシタ電極１９は、シリコン窒化膜１８よりも上方
に延出している。このキャパシタ電極１９上には、キャ
パシタ誘電体膜２０が形成されており、キャパシタ誘電
体膜２０上には、共通電極２１が形成されている。
するような開口部が形成されており、その開口部内に
は、電極１７と電気的に接続し、かつ断面において波形
状を有するキャパシタ電極１９が形成されている。この
キャパシタ電極１９は、シリコン窒化膜１８よりも上方
に延出している。このキャパシタ電極１９上には、キャ
パシタ誘電体膜２０が形成されており、キャパシタ誘電
体膜２０上には、共通電極２１が形成されている。
【００１８】上記構成を有する半導体記憶装置は、キャ
パシタ電極１９が断面において波形状を有している。こ
のため、キャパシタ電極１９の表面積が大きくなり、キ
ャパシタンスが増大する。具体的には、本発明における
断面において形状を有するキャパシタ電極によれば、従
来のキャパシタ電極よりもキャパシタンスが約３０％以
上増大する。
パシタ電極１９が断面において波形状を有している。こ
のため、キャパシタ電極１９の表面積が大きくなり、キ
ャパシタンスが増大する。具体的には、本発明における
断面において形状を有するキャパシタ電極によれば、従
来のキャパシタ電極よりもキャパシタンスが約３０％以
上増大する。
【００１９】キャパシタ電極１９の波形状の波数や波の
幅には特に制限はないが、波間に導電膜を埋め込むこと
を考慮すると、波の幅は５００オングストローム以上で
あることが好ましい。
幅には特に制限はないが、波間に導電膜を埋め込むこと
を考慮すると、波の幅は５００オングストローム以上で
あることが好ましい。
【００２０】上記構成を有する半導体記憶装置は、以下
のようにして製造することができる。図１（Ａ）に示す
ように、半導体基板１１のチャネル形成領域上にマスク
を形成し、イオン注入することにより半導体基板１１に
ソース領域１２およびドレイン領域１３を形成する。次
いで、半導体基板１１上に、９５０℃の熱酸化処理（塩
酸＋Ｏ2 ）によりシリコン酸化膜を形成してゲート絶縁
膜１４を形成する。さらにその上にポリシリコン膜を通
常の条件でＣＶＤ（Chemical Vapor Deposition ）によ
り形成し、ポリシリコン膜にリンをドーピングし、これ
をパターニングすることにより、ゲート電極１５を形成
する。このようにして半導体基板１１にトランジスタを
作製する。
のようにして製造することができる。図１（Ａ）に示す
ように、半導体基板１１のチャネル形成領域上にマスク
を形成し、イオン注入することにより半導体基板１１に
ソース領域１２およびドレイン領域１３を形成する。次
いで、半導体基板１１上に、９５０℃の熱酸化処理（塩
酸＋Ｏ2 ）によりシリコン酸化膜を形成してゲート絶縁
膜１４を形成する。さらにその上にポリシリコン膜を通
常の条件でＣＶＤ（Chemical Vapor Deposition ）によ
り形成し、ポリシリコン膜にリンをドーピングし、これ
をパターニングすることにより、ゲート電極１５を形成
する。このようにして半導体基板１１にトランジスタを
作製する。
【００２１】次いで、図１（Ｂ）に示すように、半導体
基板１１およびゲート電極１５上にＣＶＤ法により厚さ
１．０μｍのシリコン酸化膜１６を形成し、シリコン酸
化膜１６の所定の領域を除去してソース領域１２に達す
る開口部を形成する。さらにシリコン酸化膜１６上に厚
さ０．５μｍのポリシリコン膜を形成してパターニング
することにより、開口部内のみにポリシリコン膜を埋め
込んで電極１７を形成する。
基板１１およびゲート電極１５上にＣＶＤ法により厚さ
１．０μｍのシリコン酸化膜１６を形成し、シリコン酸
化膜１６の所定の領域を除去してソース領域１２に達す
る開口部を形成する。さらにシリコン酸化膜１６上に厚
さ０．５μｍのポリシリコン膜を形成してパターニング
することにより、開口部内のみにポリシリコン膜を埋め
込んで電極１７を形成する。
【００２２】次いで、シリコン酸化膜１６および電極１
７の上にＣＶＤ法により厚さ０．１μｍのシリコン窒化
膜（Ｓｉ3 Ｎ4 膜）１８を形成する。さらに、シリコン
窒化膜１８上に、厚さ２０００オングストロームの低温
酸化膜２２および厚さ２０００オングストロームの高温
酸化膜２３を交互に形成する。ここで、低温酸化膜と
は、４００〜７００℃で成長するＣＶＤ酸化膜を意味
し、高温酸化膜とは、７００以上で成長するＣＶＤ酸化
膜を意味する。
７の上にＣＶＤ法により厚さ０．１μｍのシリコン窒化
膜（Ｓｉ3 Ｎ4 膜）１８を形成する。さらに、シリコン
窒化膜１８上に、厚さ２０００オングストロームの低温
酸化膜２２および厚さ２０００オングストロームの高温
酸化膜２３を交互に形成する。ここで、低温酸化膜と
は、４００〜７００℃で成長するＣＶＤ酸化膜を意味
し、高温酸化膜とは、７００以上で成長するＣＶＤ酸化
膜を意味する。
【００２３】次いで、シリコン窒化膜１８、低温酸化膜
２２、および高温酸化膜２３の所定の領域を異方性ドラ
イエッチングにより除去して開口部（キャパシタホー
ル）を形成して電極１７を露出させる。次いで、開口部
内をエッチャントとしてフッ酸を用いて等方性エッチン
グ（ウェットエッチング）して、低温酸化膜２２および
高温酸化膜２３からなる積層膜の開口部内壁に段差を形
成した。この段差は、低温酸化膜２２および高温酸化膜
２３のエッチャントに対するエッチングレートの違いに
より生じるものである。このエッチングレートの違いを
調整することにより、段差の大きさ、すなわちキャパシ
タ電極の波の幅を制御することができる。エッチングレ
ートの違いを調整する方法としては、成長温度の制御に
よる膜質の調整等を挙げることができる。その後、図１
（Ｃ）に示すように、積層膜の開口部内壁にＣＶＤ法に
より厚さ５００オングストロームのポリシリコン膜を形
成してキャパシタ電極１９を形成する。このキャパシタ
電極１９は、断面において波形状を有するものである。
なおキャパシタ電極１９は、開口部内のポリシリコン膜
上にＳＯＧ膜（絶縁膜）２４を形成し、このＳＯＧ膜２
４をマスクとしてポリシリコン膜をエッチングしてパタ
ーニングした後に、ＳＯＧ膜２４を除去することにより
形成する。
２２、および高温酸化膜２３の所定の領域を異方性ドラ
イエッチングにより除去して開口部（キャパシタホー
ル）を形成して電極１７を露出させる。次いで、開口部
内をエッチャントとしてフッ酸を用いて等方性エッチン
グ（ウェットエッチング）して、低温酸化膜２２および
高温酸化膜２３からなる積層膜の開口部内壁に段差を形
成した。この段差は、低温酸化膜２２および高温酸化膜
２３のエッチャントに対するエッチングレートの違いに
より生じるものである。このエッチングレートの違いを
調整することにより、段差の大きさ、すなわちキャパシ
タ電極の波の幅を制御することができる。エッチングレ
ートの違いを調整する方法としては、成長温度の制御に
よる膜質の調整等を挙げることができる。その後、図１
（Ｃ）に示すように、積層膜の開口部内壁にＣＶＤ法に
より厚さ５００オングストロームのポリシリコン膜を形
成してキャパシタ電極１９を形成する。このキャパシタ
電極１９は、断面において波形状を有するものである。
なおキャパシタ電極１９は、開口部内のポリシリコン膜
上にＳＯＧ膜（絶縁膜）２４を形成し、このＳＯＧ膜２
４をマスクとしてポリシリコン膜をエッチングしてパタ
ーニングした後に、ＳＯＧ膜２４を除去することにより
形成する。
【００２４】次いで、図１（Ｄ）に示すように、低温酸
化膜２２および高温酸化膜２３を除去した後に、キャパ
シタ電極１９上にＣＶＤ法により厚さ１００オングスト
ロームのシリコン窒化膜（Ｓｉ3 Ｎ4 膜）を形成し、９
００℃、３０分の加熱処理を施すことにより、シリコン
窒化膜を酸化させてキャパシタ電極１９上にキャパシタ
誘電体膜２０を形成する。さらに、キャパシタ誘電体膜
２０上にＣＶＤ法により厚さ０．３μｍのポリシリコン
膜を形成してキャパシタ電極１９およびキャパシタ誘電
体膜２０を覆うことにより共通電極２１を形成する。
化膜２２および高温酸化膜２３を除去した後に、キャパ
シタ電極１９上にＣＶＤ法により厚さ１００オングスト
ロームのシリコン窒化膜（Ｓｉ3 Ｎ4 膜）を形成し、９
００℃、３０分の加熱処理を施すことにより、シリコン
窒化膜を酸化させてキャパシタ電極１９上にキャパシタ
誘電体膜２０を形成する。さらに、キャパシタ誘電体膜
２０上にＣＶＤ法により厚さ０．３μｍのポリシリコン
膜を形成してキャパシタ電極１９およびキャパシタ誘電
体膜２０を覆うことにより共通電極２１を形成する。
【００２５】このようにして本発明の半導体記憶装置を
製造する。
製造する。
【００２６】上記製造方法によれば、断面において波形
状を有するキャパシタ電極を作製することができ、半導
体記憶装置のキャパシタンスを増大させることができ、
装置の微細化に充分に対応することができる。
状を有するキャパシタ電極を作製することができ、半導
体記憶装置のキャパシタンスを増大させることができ、
装置の微細化に充分に対応することができる。
【００２７】なお、上記実施形態において、各層や各膜
の形成方法、形成条件、および材料については例示であ
り、上記実施形態に限定されるものではない。例えば、
上記実施形態においては、半導体基板１１としてシリコ
ン基板を用いているが、半導体基板としてＳＯＩ（Sili
con On Insulator）基板を用いても良い。
の形成方法、形成条件、および材料については例示であ
り、上記実施形態に限定されるものではない。例えば、
上記実施形態においては、半導体基板１１としてシリコ
ン基板を用いているが、半導体基板としてＳＯＩ（Sili
con On Insulator）基板を用いても良い。
【００２８】また、上記実施形態においては、エッチャ
ントとして、フッ酸を用い、エッチングレートが異なる
膜として低温酸化膜および高温酸化膜を用いたが、特定
のエッチャントに対して異なるエッチングレートを示す
少なくとも２種の材料からなる膜を用いれば、膜の材料
やエッチャントは特に制限されない。例えば、エッチャ
ントとして、バッファードＨＦ水溶液を用いることがで
き、特定のエッチャントに対して異なるエッチングレー
トを示す少なくとも２種の材料からなる膜として、Ｓｉ
3 Ｎ4 膜、ＳｉＯＮ膜を用いることができる。
ントとして、フッ酸を用い、エッチングレートが異なる
膜として低温酸化膜および高温酸化膜を用いたが、特定
のエッチャントに対して異なるエッチングレートを示す
少なくとも２種の材料からなる膜を用いれば、膜の材料
やエッチャントは特に制限されない。例えば、エッチャ
ントとして、バッファードＨＦ水溶液を用いることがで
き、特定のエッチャントに対して異なるエッチングレー
トを示す少なくとも２種の材料からなる膜として、Ｓｉ
3 Ｎ4 膜、ＳｉＯＮ膜を用いることができる。
【００２９】また、上記実施形態においては、キャパシ
タ電極に波形状を与える方法として、特定のエッチャン
トに対して異なるエッチングレートを示す少なくとも２
種の材料からなる膜を積層して積層膜を作製し、積層膜
に前記エッチャントを用いてエッチング処理を施して、
積層膜における開口部内壁に段差を形成する方法を採用
しているが、その他に、不純物を層状に（厚さ方向に異
なるように）ドーピングして、そのエッチングレートの
差を利用する方法等も挙げられる。
タ電極に波形状を与える方法として、特定のエッチャン
トに対して異なるエッチングレートを示す少なくとも２
種の材料からなる膜を積層して積層膜を作製し、積層膜
に前記エッチャントを用いてエッチング処理を施して、
積層膜における開口部内壁に段差を形成する方法を採用
しているが、その他に、不純物を層状に（厚さ方向に異
なるように）ドーピングして、そのエッチングレートの
差を利用する方法等も挙げられる。
【００３０】
【発明の効果】以上説明したように本発明の半導体記憶
装置は、半導体基板に設けられたソース領域およびドレ
イン領域、並びに前記ソース領域と前記ドレイン領域と
の間のチャネル領域上にゲート絶縁膜を介して形成され
たゲート電極を含むトランジスタと、前記ソース領域ま
たは前記ドレイン領域と電気的に接続された波形状を有
するキャパシタ電極上にキャパシタ誘電体膜を介して形
成された共通電極とを具備するので、大きなキャパシタ
容量を有するものである。
装置は、半導体基板に設けられたソース領域およびドレ
イン領域、並びに前記ソース領域と前記ドレイン領域と
の間のチャネル領域上にゲート絶縁膜を介して形成され
たゲート電極を含むトランジスタと、前記ソース領域ま
たは前記ドレイン領域と電気的に接続された波形状を有
するキャパシタ電極上にキャパシタ誘電体膜を介して形
成された共通電極とを具備するので、大きなキャパシタ
容量を有するものである。
【００３１】また、本発明の半導体記憶装置の製造方法
は、半導体基板にソース領域およびドレイン領域を設
け、前記ソース領域と前記ドレイン領域との間のチャネ
ル領域上にゲート絶縁膜を介してゲート電極を形成する
ことによりトランジスタを作製し、前記トランジスタ上
に絶縁膜を形成し、前記ソース領域または前記ドレイン
領域が露出するように前記絶縁膜に開口部を形成し、前
記開口部を介して前記ソース領域または前記ドレイン領
域と電気的に接続し、波形状を有するキャパシタ電極を
形成し、前記キャパシタ電極上にキャパシタ誘電体膜を
形成し、前記キャパシタ誘電体膜上に共通電極を形成す
るので、上記半導体記憶装置を歩留り良く得ることがで
きる。
は、半導体基板にソース領域およびドレイン領域を設
け、前記ソース領域と前記ドレイン領域との間のチャネ
ル領域上にゲート絶縁膜を介してゲート電極を形成する
ことによりトランジスタを作製し、前記トランジスタ上
に絶縁膜を形成し、前記ソース領域または前記ドレイン
領域が露出するように前記絶縁膜に開口部を形成し、前
記開口部を介して前記ソース領域または前記ドレイン領
域と電気的に接続し、波形状を有するキャパシタ電極を
形成し、前記キャパシタ電極上にキャパシタ誘電体膜を
形成し、前記キャパシタ誘電体膜上に共通電極を形成す
るので、上記半導体記憶装置を歩留り良く得ることがで
きる。
【図１】（Ａ）〜（Ｄ）は本発明の半導体記憶装置の製
造方法の一実施形態の工程を説明するための断面図。
造方法の一実施形態の工程を説明するための断面図。
【図２】（Ａ）〜（Ｄ）は従来の半導体記憶装置の製造
方法の工程を説明するための断面図。
方法の工程を説明するための断面図。
【符号の説明】 １１…半導体基板、１２…ソース領域、１３…ドレイン
領域、１４…ゲート絶縁膜、１５…ゲート電極、１６…
シリコン酸化膜、１７…電極、１８…シリコン窒化膜、
１９…キャパシタ電極、２０…キャパシタ誘電体膜、２
１…共通電極、２２…低温酸化膜、２３…高温酸化膜、
２４…ＳＯＧ膜。
領域、１４…ゲート絶縁膜、１５…ゲート電極、１６…
シリコン酸化膜、１７…電極、１８…シリコン窒化膜、
１９…キャパシタ電極、２０…キャパシタ誘電体膜、２
１…共通電極、２２…低温酸化膜、２３…高温酸化膜、
２４…ＳＯＧ膜。
Claims (3)
- 【請求項１】半導体基板に設けられたソース領域および
ドレイン領域、並びに前記ソース領域と前記ドレイン領
域との間のチャネル領域上にゲート絶縁膜を介して形成
されたゲート電極を含むトランジスタと、 前記ソース領域または前記ドレイン領域と電極を介して
電気的に接続された波形状を有するキャパシタ電極上に
キャパシタ誘電体膜を介して形成された共通電極と、を
具備することを特徴とする半導体記憶装置。 - 【請求項２】半導体基板にソース領域およびドレイン領
域を設け、前記ソース領域と前記ドレイン領域との間の
チャネル領域上にゲート絶縁膜を介してゲート電極を形
成することによりトランジスタを作製する工程と、 前記トランジスタ上に絶縁膜を形成する工程と、 前記ソース領域または前記ドレイン領域が露出するよう
に前記絶縁膜に開口部を形成する工程と、 前記開口部を介して前記ソース領域または前記ドレイン
領域と電極を介して電気的に接続し、波形状を有するキ
ャパシタ電極を形成する工程と、 前記キャパシタ電極上にキャパシタ誘電体膜を形成し、
前記キャパシタ誘電体膜上に共通電極を形成する工程
と、を具備することを特徴とする半導体記憶装置の製造
方法。 - 【請求項３】 前記開口部を介して前記ソース領域また
は前記ドレイン領域と電気的に接続し、波形状を有する
キャパシタ電極を形成する工程は、前記トランジスタ上
に特定のエッチャントに対して異なるエッチングレート
を示す少なくとも２種の材料からなる膜を積層して積層
膜を作製し、前記積層膜に前記エッチャントを用いてエ
ッチング処理を施して、前記ソース領域または前記ドレ
イン領域を露出させる開口部を形成すると共に、前記積
層膜における前記開口部内壁に段差を形成し、段差を形
成した前記開口部内壁上に導電膜を形成し、さらにこの
導電膜上に絶縁膜を形成し、前記絶縁膜を用いて導電膜
をパターニングすることにより行われる請求項２記載の
半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8042899A JPH09237874A (ja) | 1996-02-29 | 1996-02-29 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8042899A JPH09237874A (ja) | 1996-02-29 | 1996-02-29 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09237874A true JPH09237874A (ja) | 1997-09-09 |
Family
ID=12648885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8042899A Pending JPH09237874A (ja) | 1996-02-29 | 1996-02-29 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09237874A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531362B1 (en) | 1999-06-28 | 2003-03-11 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing a semiconductor device |
| KR100418584B1 (ko) * | 2001-06-30 | 2004-02-14 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자에서의 캐패시터의 제조방법 |
| CN107799531A (zh) * | 2017-11-16 | 2018-03-13 | 长江存储科技有限责任公司 | 一种3d nand存储器等级层堆栈制造方法 |
-
1996
- 1996-02-29 JP JP8042899A patent/JPH09237874A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531362B1 (en) | 1999-06-28 | 2003-03-11 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing a semiconductor device |
| KR100418584B1 (ko) * | 2001-06-30 | 2004-02-14 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자에서의 캐패시터의 제조방법 |
| CN107799531A (zh) * | 2017-11-16 | 2018-03-13 | 长江存储科技有限责任公司 | 一种3d nand存储器等级层堆栈制造方法 |
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