JPH10214795A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10214795A JPH10214795A JP1382297A JP1382297A JPH10214795A JP H10214795 A JPH10214795 A JP H10214795A JP 1382297 A JP1382297 A JP 1382297A JP 1382297 A JP1382297 A JP 1382297A JP H10214795 A JPH10214795 A JP H10214795A
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Abstract
(57)【要約】
【課題】 素子の微細化によりゲート電極間が狭くなっ
ても、基板表面にダメージを与えたり、ショート不良を
発生させることなく、ゲート電極間の基板表層に形成さ
れた不純物拡散層と配線とを接続するコンタクトを形成
することができる半導体装置及びその製造方法を提供す
る。 【解決手段】 ゲート電極１７上の保護膜１５をＳｉＮ
又はＳｉＯＮにより形成した後、全面にＳｉＯＮ膜を約
１００ｎｍの厚さに形成する。そして、ＳｉＯＮ膜を約
８０ｎｍ分だけＲＩＥによりエッチングし、次いでＳｉ
ＯＮ膜を希ＨＦによりエッチングすることによりサイド
ウォールスペーサ２０を形成する。その後、層間絶縁膜
２２を形成し、セルフアラインコンタクトによりビアコ
ンタクト２５を形成する。
ても、基板表面にダメージを与えたり、ショート不良を
発生させることなく、ゲート電極間の基板表層に形成さ
れた不純物拡散層と配線とを接続するコンタクトを形成
することができる半導体装置及びその製造方法を提供す
る。 【解決手段】 ゲート電極１７上の保護膜１５をＳｉＮ
又はＳｉＯＮにより形成した後、全面にＳｉＯＮ膜を約
１００ｎｍの厚さに形成する。そして、ＳｉＯＮ膜を約
８０ｎｍ分だけＲＩＥによりエッチングし、次いでＳｉ
ＯＮ膜を希ＨＦによりエッチングすることによりサイド
ウォールスペーサ２０を形成する。その後、層間絶縁膜
２２を形成し、セルフアラインコンタクトによりビアコ
ンタクト２５を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、微細化された半導
体装置及びその製造方法に関するものであり、特に、Ｓ
ＡＣ（Ｓelf Ａlign Ｃontact）プロセスにより形成す
る半導体装置及びその製造方法に関するものである。
体装置及びその製造方法に関するものであり、特に、Ｓ
ＡＣ（Ｓelf Ａlign Ｃontact）プロセスにより形成す
る半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体素子の微細化及び高性能化
の要求によりＳＡＣプロセスを用いて半導体装置が形成
されるようになった。このプロセスは、ゲート電極の間
隔が狭い２つの電界効果トランジスタのソース・ドレイ
ン（不純物拡散領域）に対し自己整合的にコンタクトを
形成する技術である。
の要求によりＳＡＣプロセスを用いて半導体装置が形成
されるようになった。このプロセスは、ゲート電極の間
隔が狭い２つの電界効果トランジスタのソース・ドレイ
ン（不純物拡散領域）に対し自己整合的にコンタクトを
形成する技術である。
【０００３】図８は、ＳＡＣプロセスを用いた従来の半
導体装置の製造方法を示す断面図である。まず、図８
（Ａ）に示すように、シリコン半導体基板５１にフィー
ルド酸化膜５２を選択的に形成して半導体基板５１を複
数の素子形成領域に分割する。そして、このフィールド
酸化膜５２に囲まれた半導体基板５１の表面を熱酸化さ
せてゲート酸化膜５３を形成し、このゲート酸化膜５３
上にポリシリコン膜及びシリコン酸化膜（ＳｉＯ2 膜）
を形成した後、シリコン酸化膜上に所定のゲート電極パ
ターンでレジスト膜を形成し、シリコン酸化膜及びポリ
シリコン膜をエッチングする。これにより、ポリシリコ
ンからなるゲート電極５７及びシリコン酸化物からなる
保護膜５４が形成される。
導体装置の製造方法を示す断面図である。まず、図８
（Ａ）に示すように、シリコン半導体基板５１にフィー
ルド酸化膜５２を選択的に形成して半導体基板５１を複
数の素子形成領域に分割する。そして、このフィールド
酸化膜５２に囲まれた半導体基板５１の表面を熱酸化さ
せてゲート酸化膜５３を形成し、このゲート酸化膜５３
上にポリシリコン膜及びシリコン酸化膜（ＳｉＯ2 膜）
を形成した後、シリコン酸化膜上に所定のゲート電極パ
ターンでレジスト膜を形成し、シリコン酸化膜及びポリ
シリコン膜をエッチングする。これにより、ポリシリコ
ンからなるゲート電極５７及びシリコン酸化物からなる
保護膜５４が形成される。
【０００４】次に、ゲート電極５７及びその上の保護膜
５４をマスクとして基板５１の表層に不純物を低濃度で
導入する。次に、全面にシリコン酸化膜を形成し、この
シリコン酸化膜をエッチバックして、ゲート電極５７の
両側にのみシリコン酸化膜を残存させることにより、サ
イドウォールスペーサ６０を形成する。その後、ゲート
電極５７、保護膜５４及びサイドウォールスペーサ６０
をマスクとして基板５１の表層に不純物を高濃度に導入
し、熱処理を施して、トランジスタのソース・ドレイン
となる不純物拡散領域６１を形成する。
５４をマスクとして基板５１の表層に不純物を低濃度で
導入する。次に、全面にシリコン酸化膜を形成し、この
シリコン酸化膜をエッチバックして、ゲート電極５７の
両側にのみシリコン酸化膜を残存させることにより、サ
イドウォールスペーサ６０を形成する。その後、ゲート
電極５７、保護膜５４及びサイドウォールスペーサ６０
をマスクとして基板５１の表層に不純物を高濃度に導入
し、熱処理を施して、トランジスタのソース・ドレイン
となる不純物拡散領域６１を形成する。
【０００５】次に、全面にＳｉＮ膜５８を約２０ｎｍの
厚さに形成し、更にＳｉＮ膜５８上にシリコン酸化物を
堆積させて層間絶縁膜６２を形成する。次いで、層間絶
縁膜６２上に所望のビアホールの形状の開口部を有する
レジスト膜を形成し、このレジスト膜をマスクとして層
間絶縁膜６２をエッチングしてＳｉＮ膜５８が露出する
開口部６２ａを形成する。このとき、ＳｉＮ膜５８はエ
ッチングストッパとして作用する。
厚さに形成し、更にＳｉＮ膜５８上にシリコン酸化物を
堆積させて層間絶縁膜６２を形成する。次いで、層間絶
縁膜６２上に所望のビアホールの形状の開口部を有する
レジスト膜を形成し、このレジスト膜をマスクとして層
間絶縁膜６２をエッチングしてＳｉＮ膜５８が露出する
開口部６２ａを形成する。このとき、ＳｉＮ膜５８はエ
ッチングストッパとして作用する。
【０００６】次に、開口部６２ａ内に露出したＳｉＮ膜
５８を熱リン酸によりエッチングしてゲート電極５７間
の不純物拡散領域６１を露出させる。これにより、ビア
ホールが形成される。その後、図８（Ｂ）に示すよう
に、ビアホールを埋め込むようにして全面に導体膜を形
成し、この導体膜を所望の配線形状にパターニングす
る。このようにして、近接して形成されたゲート電極５
７間の不純物拡散領域６１に電気的に接続するビアコン
タクト６３を有する半導体装置が製造される。
５８を熱リン酸によりエッチングしてゲート電極５７間
の不純物拡散領域６１を露出させる。これにより、ビア
ホールが形成される。その後、図８（Ｂ）に示すよう
に、ビアホールを埋め込むようにして全面に導体膜を形
成し、この導体膜を所望の配線形状にパターニングす
る。このようにして、近接して形成されたゲート電極５
７間の不純物拡散領域６１に電気的に接続するビアコン
タクト６３を有する半導体装置が製造される。
【０００７】図９は、ＳＡＣプロセスを用いた従来の半
導体装置の製造方法の他の例を示す断面図である。ま
ず、図９（Ａ）に示すように、シリコン半導体基板５１
にフィールド酸化膜５２を選択的に形成して半導体基板
５１を複数の素子形成領域に分割する。そして、このフ
ィールド酸化膜５２に囲まれた半導体基板５１の表面を
熱酸化させてゲート絶縁膜５３を形成し、このゲート絶
縁膜５３上にポリシリコン膜を形成する。そして、フォ
トリソグラフィ法により、これらのポリシリコン膜及び
ゲート酸化膜５３を所定のゲート電極形状にエッチング
して、ポリシリコンからなるゲート電極５７を形成す
る。
導体装置の製造方法の他の例を示す断面図である。ま
ず、図９（Ａ）に示すように、シリコン半導体基板５１
にフィールド酸化膜５２を選択的に形成して半導体基板
５１を複数の素子形成領域に分割する。そして、このフ
ィールド酸化膜５２に囲まれた半導体基板５１の表面を
熱酸化させてゲート絶縁膜５３を形成し、このゲート絶
縁膜５３上にポリシリコン膜を形成する。そして、フォ
トリソグラフィ法により、これらのポリシリコン膜及び
ゲート酸化膜５３を所定のゲート電極形状にエッチング
して、ポリシリコンからなるゲート電極５７を形成す
る。
【０００８】次に、ゲート電極５７をマスクとして基板
５１の表層に不純物を低濃度に導入する。その後、全面
にＳｉＮ膜を形成し、ＲＩＥ（反応性イオンエッチン
グ）により基板５１の表面が露出するまでＳｉＮ膜をエ
ッチバックすることにより、ゲート電極５７の周囲を覆
う保護膜７１を形成する。その後、この保護膜７１をマ
スクとして基板５１の表層に不純物を高濃度に導入し、
熱処理を施して、ソース・ドレインとなる不純物拡散領
域６１を形成する。
５１の表層に不純物を低濃度に導入する。その後、全面
にＳｉＮ膜を形成し、ＲＩＥ（反応性イオンエッチン
グ）により基板５１の表面が露出するまでＳｉＮ膜をエ
ッチバックすることにより、ゲート電極５７の周囲を覆
う保護膜７１を形成する。その後、この保護膜７１をマ
スクとして基板５１の表層に不純物を高濃度に導入し、
熱処理を施して、ソース・ドレインとなる不純物拡散領
域６１を形成する。
【０００９】次いで、図９（Ｂ）に示すように、基板５
１上の全面にシリコン酸化物からなる層間絶縁膜６２を
形成し、この層間絶縁膜６２をエッチングしてビアホー
ルを形成する。その後、このビアホールを埋め込むよう
にして全面に導電膜を形成し、該導電膜を所定の配線パ
ターンにパターニングすることにより、ゲート電極５７
間の不純物拡散領域６１に電気的に接続したビアコンタ
クト６３を有する半導体装置が形成される。
１上の全面にシリコン酸化物からなる層間絶縁膜６２を
形成し、この層間絶縁膜６２をエッチングしてビアホー
ルを形成する。その後、このビアホールを埋め込むよう
にして全面に導電膜を形成し、該導電膜を所定の配線パ
ターンにパターニングすることにより、ゲート電極５７
間の不純物拡散領域６１に電気的に接続したビアコンタ
クト６３を有する半導体装置が形成される。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法には以下に示す問題点が
ある。すなわち、図８に示す方法では、ゲート電極５７
間が更に狭くなると、ＳｉＮ膜５８を形成する際に、図
１０（Ａ）に示すように、ゲート電極５７間の隙間にＳ
ｉＮが埋め込まれ、この部分のＳｉＮ膜５８の膜厚が厚
くなってしまう。そうすると、ＳｉＮ膜５８をエッチン
グしてビアホール６２ａ内に基板５１を露出させる工程
において、図１０（Ｂ）に符号６６で示すように、ゲー
ト電極５７上のＳｉＮ膜５８がサイドエッチングされ
て、後工程で配線のカバーレージ不良やビアホール間で
のショート発生の原因となる。
た従来の半導体装置の製造方法には以下に示す問題点が
ある。すなわち、図８に示す方法では、ゲート電極５７
間が更に狭くなると、ＳｉＮ膜５８を形成する際に、図
１０（Ａ）に示すように、ゲート電極５７間の隙間にＳ
ｉＮが埋め込まれ、この部分のＳｉＮ膜５８の膜厚が厚
くなってしまう。そうすると、ＳｉＮ膜５８をエッチン
グしてビアホール６２ａ内に基板５１を露出させる工程
において、図１０（Ｂ）に符号６６で示すように、ゲー
ト電極５７上のＳｉＮ膜５８がサイドエッチングされ
て、後工程で配線のカバーレージ不良やビアホール間で
のショート発生の原因となる。
【００１１】熱リン酸によるエッチングに替えて、例え
ばＳＦ6 及びＯ2 の混合ガスを使用したＲＩＥによりＳ
ｉＮ膜５８をエッチングすることもできる。しかし、こ
の場合はシリコン酸化膜に対するＳｉＮ膜のエッチング
選択比（ＳｉＮ膜／シリコン酸化膜）が３程度しかない
ため、図１１に符号６７で示すように、サイドウォール
スペーサ６０がエッチングされてゲート電極５７の肩部
が露出してしまう。このようにゲート電極５７が露出す
ると、ビアホールに埋め込まれた導電膜によりゲート電
極５７間がショートしてしまう。
ばＳＦ6 及びＯ2 の混合ガスを使用したＲＩＥによりＳ
ｉＮ膜５８をエッチングすることもできる。しかし、こ
の場合はシリコン酸化膜に対するＳｉＮ膜のエッチング
選択比（ＳｉＮ膜／シリコン酸化膜）が３程度しかない
ため、図１１に符号６７で示すように、サイドウォール
スペーサ６０がエッチングされてゲート電極５７の肩部
が露出してしまう。このようにゲート電極５７が露出す
ると、ビアホールに埋め込まれた導電膜によりゲート電
極５７間がショートしてしまう。
【００１２】一方、図９に示すように保護膜７１をＳｉ
Ｎにより形成する方法では、ＳｉＮ膜をエッチバックす
る際に、基板５１の表面がＲＩＥに曝されてダメージを
受けて、ＤＲＡＭの場合はリフレッシュ不良が発生する
など、デバイスの信頼性の低下を招く。本発明は、かか
る従来技術の課題に鑑み創作されたものであり、素子の
微細化によりゲート電極間が狭くなっても、基板表面に
ダメージを与えたり、ショート不良を発生させることな
く、ゲート電極間の基板表層に形成された不純物拡散層
と配線とを接続するコンタクトを形成することができる
半導体装置及びその製造方法を提供することを目的とす
る。
Ｎにより形成する方法では、ＳｉＮ膜をエッチバックす
る際に、基板５１の表面がＲＩＥに曝されてダメージを
受けて、ＤＲＡＭの場合はリフレッシュ不良が発生する
など、デバイスの信頼性の低下を招く。本発明は、かか
る従来技術の課題に鑑み創作されたものであり、素子の
微細化によりゲート電極間が狭くなっても、基板表面に
ダメージを与えたり、ショート不良を発生させることな
く、ゲート電極間の基板表層に形成された不純物拡散層
と配線とを接続するコンタクトを形成することができる
半導体装置及びその製造方法を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】上記した課題は、半導体
基板上にゲート絶縁膜を介して形成された複数のゲート
電極と、これらのゲート電極の両側の半導体基板の表層
に形成された不純物拡散領域と、各ゲート電極の両側を
覆うサイドウォールスペーサと、前記半導体基板上に形
成されて前記ゲート電極及び前記サイドウォールスペー
サを覆う層間絶縁膜と、前記層間絶縁膜に形成され、隣
接するゲート電極の側部のサイドウォールスペーサに対
しセルフアラインで形成されたビアホールとを有し、前
記サイドウォールスペーサはＳｉＯＮからなることを特
徴とする半導体装置により解決する。
基板上にゲート絶縁膜を介して形成された複数のゲート
電極と、これらのゲート電極の両側の半導体基板の表層
に形成された不純物拡散領域と、各ゲート電極の両側を
覆うサイドウォールスペーサと、前記半導体基板上に形
成されて前記ゲート電極及び前記サイドウォールスペー
サを覆う層間絶縁膜と、前記層間絶縁膜に形成され、隣
接するゲート電極の側部のサイドウォールスペーサに対
しセルフアラインで形成されたビアホールとを有し、前
記サイドウォールスペーサはＳｉＯＮからなることを特
徴とする半導体装置により解決する。
【００１４】また、上記した課題は、半導体層上に第１
の絶縁膜を介してゲート電極を形成する工程と、前記ゲ
ート電極の両側の半導体基板の表層に不純物を導入する
工程と、前記半導体基板上の全面に第２の絶縁膜を形成
する工程と、前記第２の絶縁膜を異方性エッチングによ
りエッチバックし、前記半導体基板の表面が露出する前
にエッチングを終了する工程と、前記第２の絶縁膜を前
記半導体基板の表面が露出するまで等方性エッチング
し、前記ゲート電極の両側に前記第２の絶縁膜の材料か
らなるサイドウォールスペーサを形成する工程とを有す
ることを特徴とする半導体装置の製造方法により解決す
る。
の絶縁膜を介してゲート電極を形成する工程と、前記ゲ
ート電極の両側の半導体基板の表層に不純物を導入する
工程と、前記半導体基板上の全面に第２の絶縁膜を形成
する工程と、前記第２の絶縁膜を異方性エッチングによ
りエッチバックし、前記半導体基板の表面が露出する前
にエッチングを終了する工程と、前記第２の絶縁膜を前
記半導体基板の表面が露出するまで等方性エッチング
し、前記ゲート電極の両側に前記第２の絶縁膜の材料か
らなるサイドウォールスペーサを形成する工程とを有す
ることを特徴とする半導体装置の製造方法により解決す
る。
【００１５】この場合に、前記サイドウォールスペーサ
はＳｉＯＮにより形成されていることが好ましい。更
に、上記した課題は、半導体層上に絶縁膜を介してゲー
ト電極を形成する工程と、前記ゲート電極の両側の半導
体基板の表層に不純物を導入する工程と、前記ゲート電
極の両側にサイドウォールスペーサを形成する工程と、
全面にＳｉＯＮからなるブランケット膜を形成する工程
と、前記ブランケット膜上に層間絶縁膜を形成する工程
とを有することを特徴とする半導体装置の製造方法によ
り解決する。
はＳｉＯＮにより形成されていることが好ましい。更
に、上記した課題は、半導体層上に絶縁膜を介してゲー
ト電極を形成する工程と、前記ゲート電極の両側の半導
体基板の表層に不純物を導入する工程と、前記ゲート電
極の両側にサイドウォールスペーサを形成する工程と、
全面にＳｉＯＮからなるブランケット膜を形成する工程
と、前記ブランケット膜上に層間絶縁膜を形成する工程
とを有することを特徴とする半導体装置の製造方法によ
り解決する。
【００１６】以下、本発明の作用について説明する。本
発明においては、ＳｉＯＮによりサイドウォールスペー
サを形成する。ＳｉＯＮはフッ酸等によるウェットエッ
チングが可能なため、ドライエッチング（異方性エッチ
ング）によるダメージをシリコン基板に与えないでサイ
ドウォールスペーサを形成することが可能である。すな
わち、ＳｉＯＮ膜からサイドウォールスペーサを形成す
る際に、まず基板が露出しない程度にＳｉＯＮ膜をドラ
イエッチングした後、基板が露出するまでフッ酸でエッ
チングする。このとき、フッ酸によるエッチングがオー
バーエッチングになっても、基板にダメージを与えるこ
とがない。
発明においては、ＳｉＯＮによりサイドウォールスペー
サを形成する。ＳｉＯＮはフッ酸等によるウェットエッ
チングが可能なため、ドライエッチング（異方性エッチ
ング）によるダメージをシリコン基板に与えないでサイ
ドウォールスペーサを形成することが可能である。すな
わち、ＳｉＯＮ膜からサイドウォールスペーサを形成す
る際に、まず基板が露出しない程度にＳｉＯＮ膜をドラ
イエッチングした後、基板が露出するまでフッ酸でエッ
チングする。このとき、フッ酸によるエッチングがオー
バーエッチングになっても、基板にダメージを与えるこ
とがない。
【００１７】また、ＳｉＯＮは層間絶縁膜の材料となる
シリコン酸化物やＢＰＳＧ（Boron-doped Silicate Gla
ss）のエッチングストッパとして使用した場合の選択比
が約１０であり、ＳｉＮと同等にＳＡＣを形成できる。
本願の他の発明においては、サイドウォールスペーサを
ＳｉＯ2 又はＳｉＯＮ等により形成した後、全面にＳｉ
ＯＮからなるブラケット膜を形成する。そして、このブ
ラケット膜の上に層間絶縁膜を形成する。ＳｉＯＮ膜は
水分（水素）に対するブロッキング特性が優れており、
層間絶縁膜から基板内に水素が進入してトランジスタ特
性が劣化することを防止できる。
シリコン酸化物やＢＰＳＧ（Boron-doped Silicate Gla
ss）のエッチングストッパとして使用した場合の選択比
が約１０であり、ＳｉＮと同等にＳＡＣを形成できる。
本願の他の発明においては、サイドウォールスペーサを
ＳｉＯ2 又はＳｉＯＮ等により形成した後、全面にＳｉ
ＯＮからなるブラケット膜を形成する。そして、このブ
ラケット膜の上に層間絶縁膜を形成する。ＳｉＯＮ膜は
水分（水素）に対するブロッキング特性が優れており、
層間絶縁膜から基板内に水素が進入してトランジスタ特
性が劣化することを防止できる。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て、添付の図面を参照して説明する。 （第１の実施の形態）図１〜図４は、本発明の第１の実
施の形態の半導体装置の製造方法を示す断面図である。
て、添付の図面を参照して説明する。 （第１の実施の形態）図１〜図４は、本発明の第１の実
施の形態の半導体装置の製造方法を示す断面図である。
【００１９】まず、図１（Ａ）に示すように、通常の方
法により、半導体基板１１にフィールド酸化膜１２を選
択的に形成して半導体基板１１を複数の素子形成領域に
分割する。そして、このフィールド酸化膜１２に囲まれ
た半導体基板１１の表面を熱酸化させて、厚さが約８０
ｎｍのゲート酸化膜１３を形成する。その後、このゲー
ト酸化膜１３上に厚さが約１８０ｎｍのポリシリコン膜
１４を形成し、ポリシリコン膜１４上に、ＣＶＤ法によ
りＳｉＯＮ又はＳｉＮからなる厚さが８０ｎｍの保護膜
１５を形成する。次に、保護膜１５上の全面にレジスト
膜１６を形成し、露光及び現像処理を施してレジスト膜
１６を所望のゲート電極形状にパターニングする。な
お、露光時には保護膜１５は反射防止膜として作用す
る。
法により、半導体基板１１にフィールド酸化膜１２を選
択的に形成して半導体基板１１を複数の素子形成領域に
分割する。そして、このフィールド酸化膜１２に囲まれ
た半導体基板１１の表面を熱酸化させて、厚さが約８０
ｎｍのゲート酸化膜１３を形成する。その後、このゲー
ト酸化膜１３上に厚さが約１８０ｎｍのポリシリコン膜
１４を形成し、ポリシリコン膜１４上に、ＣＶＤ法によ
りＳｉＯＮ又はＳｉＮからなる厚さが８０ｎｍの保護膜
１５を形成する。次に、保護膜１５上の全面にレジスト
膜１６を形成し、露光及び現像処理を施してレジスト膜
１６を所望のゲート電極形状にパターニングする。な
お、露光時には保護膜１５は反射防止膜として作用す
る。
【００２０】次に、レジスト膜１６をマスクにして、Ｒ
ＩＥ法により保護膜１５、ポリシリコン膜１４及びゲー
ト酸化膜１３を選択的にエッチングする。これにより、
ポリシリコンからなるゲート電極１７が形成されるとと
もに、ゲート酸化膜１３及び保護膜１５がゲート電極１
４と同一の形状になる。その後、ゲート電極１７及びそ
の上の保護膜１５をマスクにして基板１１の表面に不純
物を低濃度に導入し、低濃度不純物領域１８を形成す
る。
ＩＥ法により保護膜１５、ポリシリコン膜１４及びゲー
ト酸化膜１３を選択的にエッチングする。これにより、
ポリシリコンからなるゲート電極１７が形成されるとと
もに、ゲート酸化膜１３及び保護膜１５がゲート電極１
４と同一の形状になる。その後、ゲート電極１７及びそ
の上の保護膜１５をマスクにして基板１１の表面に不純
物を低濃度に導入し、低濃度不純物領域１８を形成す
る。
【００２１】次に、図１（Ｃ）に示すように、プラズマ
ＣＶＤ法により半導体基板１１上の全面にＳｉＯＮを堆
積させて、厚さが約１００ｎｍのＳｉＯＮ膜１９を形成
する。次に、例えばＣＦ4 、ＣＨＦ3 及びＡｒの混合ガ
スを用い、圧力が０．３Torr、出力が６００Ｗの条件で
ＲＩＥ法によりＳｉＯＮ膜１９を約８０ｎｍの厚さ分だ
け異方性エッチングし、その後基板１１の表面が露出す
るまで希ＨＦによりウェットエッチングして、ゲート電
極１７の両側にのみＳｉＯＮを残存させることにより、
図２（Ａ）に示すようにＳｉＯＮからなるサイドウォー
ルスペーサ２０を形成する。この場合に、ＳｉＯＮ１９
膜はＲＩＥ法による異方性エッチング及び希ＨＦ等を用
いたウェットエッチングがいずれも可能であるため、上
述のように異方性エッチングした後にウェットエッチン
グすることにより、基板１１の表面にＲＩＥによるダメ
ージを与えることなくサイドウォールスペーサ２０を形
成することができる。
ＣＶＤ法により半導体基板１１上の全面にＳｉＯＮを堆
積させて、厚さが約１００ｎｍのＳｉＯＮ膜１９を形成
する。次に、例えばＣＦ4 、ＣＨＦ3 及びＡｒの混合ガ
スを用い、圧力が０．３Torr、出力が６００Ｗの条件で
ＲＩＥ法によりＳｉＯＮ膜１９を約８０ｎｍの厚さ分だ
け異方性エッチングし、その後基板１１の表面が露出す
るまで希ＨＦによりウェットエッチングして、ゲート電
極１７の両側にのみＳｉＯＮを残存させることにより、
図２（Ａ）に示すようにＳｉＯＮからなるサイドウォー
ルスペーサ２０を形成する。この場合に、ＳｉＯＮ１９
膜はＲＩＥ法による異方性エッチング及び希ＨＦ等を用
いたウェットエッチングがいずれも可能であるため、上
述のように異方性エッチングした後にウェットエッチン
グすることにより、基板１１の表面にＲＩＥによるダメ
ージを与えることなくサイドウォールスペーサ２０を形
成することができる。
【００２２】次に、図２（Ｂ）に示すように、ゲート電
極１７及びサイドウォールスペーサ２０をマスクとして
基板１１の表層に不純物を高濃度に導入した後、熱処理
を施してソース・ドレインとなる不純物拡散領域２１を
形成する。その後、図３（Ａ）に示すように、ＣＶＤ法
により全面にシリコン酸化物を堆積させて厚さが約１μ
ｍの層間絶縁膜２２を形成した後、この層間絶縁膜２２
をＣＭＰ（化学的機械研磨）により約５００ｎｍの厚さ
に研磨し、表面を平坦化する。その後、この層間絶縁膜
２２上に、ビアホール形成用の開口部２３ａを有するレ
ジスト膜２３を形成する。
極１７及びサイドウォールスペーサ２０をマスクとして
基板１１の表層に不純物を高濃度に導入した後、熱処理
を施してソース・ドレインとなる不純物拡散領域２１を
形成する。その後、図３（Ａ）に示すように、ＣＶＤ法
により全面にシリコン酸化物を堆積させて厚さが約１μ
ｍの層間絶縁膜２２を形成した後、この層間絶縁膜２２
をＣＭＰ（化学的機械研磨）により約５００ｎｍの厚さ
に研磨し、表面を平坦化する。その後、この層間絶縁膜
２２上に、ビアホール形成用の開口部２３ａを有するレ
ジスト膜２３を形成する。
【００２３】次に、図３（Ｂ）に示すように、ＲＩＥ法
により、レジスト膜２３をマスクにして層間絶縁膜２２
をエッチングし、ビアホール２２ａを形成する。このと
きのエッチング条件としては、Ｃ4 Ｆ3 とＣＯとの混合
ガスを使用し、圧力が０．３Torr、出力は６００Ｗであ
る。このエッチング条件では、層間絶縁膜２２（ＳｉＯ
2 ）に対する保護膜１５（ＳｉＮ又はＳｉＯＮ）及びサ
イドウォールスペーサ２０（ＳｉＯＮ）のエッチング選
択比が約１０であり、保護膜１５及びサイドウォールス
ペーサ２０が殆どエッチングされることなくサイドウォ
ールスペーサ２０の間の不純物拡散領域２１を露出させ
ることができる。その後、レジスト膜２３を除去する。
により、レジスト膜２３をマスクにして層間絶縁膜２２
をエッチングし、ビアホール２２ａを形成する。このと
きのエッチング条件としては、Ｃ4 Ｆ3 とＣＯとの混合
ガスを使用し、圧力が０．３Torr、出力は６００Ｗであ
る。このエッチング条件では、層間絶縁膜２２（ＳｉＯ
2 ）に対する保護膜１５（ＳｉＮ又はＳｉＯＮ）及びサ
イドウォールスペーサ２０（ＳｉＯＮ）のエッチング選
択比が約１０であり、保護膜１５及びサイドウォールス
ペーサ２０が殆どエッチングされることなくサイドウォ
ールスペーサ２０の間の不純物拡散領域２１を露出させ
ることができる。その後、レジスト膜２３を除去する。
【００２４】次いで、図４に示すように、ビアホール２
２ａを埋め込むようにして全面にＴｉ膜２４ａ及びＴｉ
Ｎ膜２４ｂを薄く形成し、更にアルミニウム膜２４ｃを
厚く形成した後、これらのＴｉ膜２４ａ、ＴｉＮ膜２４
ｂ及びアルミニウム膜２４ｃを所定の配線形状にパター
ニングする。このようにして、近接して形成されたゲー
ト電極１７間のビアホール２２ａを介して基板１１の表
面の不純物拡散領域２１に電気的に接続されたビアコン
タクト２５を有する半導体装置が形成される。
２ａを埋め込むようにして全面にＴｉ膜２４ａ及びＴｉ
Ｎ膜２４ｂを薄く形成し、更にアルミニウム膜２４ｃを
厚く形成した後、これらのＴｉ膜２４ａ、ＴｉＮ膜２４
ｂ及びアルミニウム膜２４ｃを所定の配線形状にパター
ニングする。このようにして、近接して形成されたゲー
ト電極１７間のビアホール２２ａを介して基板１１の表
面の不純物拡散領域２１に電気的に接続されたビアコン
タクト２５を有する半導体装置が形成される。
【００２５】本実施の形態においては、ゲート電極１７
の上部がＳｉＮ又はＳｉＯＮからなる保護膜１５で被覆
され、ゲート電極１７の側部がＳｉＯＮからなるサイド
ウォールスペーサ２０により被覆されており、これらの
ＳｉＮ又はＳｉＯＮは層間絶縁膜２２の材料であるシリ
コン酸化物に対しエッチング比が１０以上と大きいの
で、ビアホール形成時にレジスト膜２３の位置ずれが発
生してもゲート電極１７が露出することがない。従っ
て、隣接するゲート電極１７間の短絡を確実に回避でき
る。また、本実施の形態においては、ＳｉＯＮ膜１９を
形成し、このＳｉＯＮ膜１９を異方性エッチングした
後、更にウェットエッチングしてサイドウォールスペー
サ２０を形成するので、サイドウォールスペーサ２０の
形成時に基板１１の表面がダメージを受けることが回避
される。これにより、トランジスタの電気的特性の劣化
が防止される。
の上部がＳｉＮ又はＳｉＯＮからなる保護膜１５で被覆
され、ゲート電極１７の側部がＳｉＯＮからなるサイド
ウォールスペーサ２０により被覆されており、これらの
ＳｉＮ又はＳｉＯＮは層間絶縁膜２２の材料であるシリ
コン酸化物に対しエッチング比が１０以上と大きいの
で、ビアホール形成時にレジスト膜２３の位置ずれが発
生してもゲート電極１７が露出することがない。従っ
て、隣接するゲート電極１７間の短絡を確実に回避でき
る。また、本実施の形態においては、ＳｉＯＮ膜１９を
形成し、このＳｉＯＮ膜１９を異方性エッチングした
後、更にウェットエッチングしてサイドウォールスペー
サ２０を形成するので、サイドウォールスペーサ２０の
形成時に基板１１の表面がダメージを受けることが回避
される。これにより、トランジスタの電気的特性の劣化
が防止される。
【００２６】（第２の実施の形態）図５，図６は本発明
の第２の実施の形態の半導体装置の製造方法を示す断面
図である。本実施の形態は、ゲート電極間の不純物領域
に接続するビアホールと、フィールド酸化膜に隣接して
形成された不純物領域に接続するビアホールとを同時に
形成するものである。
の第２の実施の形態の半導体装置の製造方法を示す断面
図である。本実施の形態は、ゲート電極間の不純物領域
に接続するビアホールと、フィールド酸化膜に隣接して
形成された不純物領域に接続するビアホールとを同時に
形成するものである。
【００２７】まず、図５（Ａ）に示すように、第１の実
施の形態と同様にして、半導体基板１１にフィールド酸
化膜１２を選択的に形成し、このフィールド酸化膜１２
に囲まれた素子形成領域に、不純物拡散領域２１、ゲー
ト酸化膜１３、ゲート電極１７、ＳｉＮ又はＳｉＯＮか
らなる保護膜１５及びＳｉＯＮからなるサイドウォール
スペーサ２０を形成する。また、他の素子形成領域の半
導体基板１１の表層に不純物拡散領域３１を形成する。
施の形態と同様にして、半導体基板１１にフィールド酸
化膜１２を選択的に形成し、このフィールド酸化膜１２
に囲まれた素子形成領域に、不純物拡散領域２１、ゲー
ト酸化膜１３、ゲート電極１７、ＳｉＮ又はＳｉＯＮか
らなる保護膜１５及びＳｉＯＮからなるサイドウォール
スペーサ２０を形成する。また、他の素子形成領域の半
導体基板１１の表層に不純物拡散領域３１を形成する。
【００２８】次に、図５（Ｂ）に示すように、全面にＳ
ｉＯＮ又はＳｉＮからなるブランケット膜３２を薄く
（約２０ｎｍ）形成する。その後、図６（Ａ）に示すよ
うに、ブランケット膜３２上にシリコン酸化膜又はＢＰ
ＳＧ（Boron-doped Silicate Glass）等からなる層間絶
縁膜３３を形成し、この層間絶縁膜３３上にビアホール
形成用開口部を有するレジスト膜３４を形成する。そし
て、このレジスト膜３４をマスクとして層間絶縁膜３３
をブランケット膜３２に到達するまでエッチングして開
口部３３ａ，３３ｂを形成する。このとき、平坦又は比
較的平坦な部分ではブランケット膜３２が薄くてもエッ
チングストッパとして作用し、ブラケット膜３２が露出
した時点でエッチングが実質的に終了する。このため、
レジスト膜３４の位置ずれにより開口部３３ｂがフィー
ルド酸化膜１２上に重なって形成されたとしても、フィ
ールド酸化膜１２がエッチングされることが回避され
る。また、ゲート電極１３の周囲は保護膜１５、サイド
ウォールスペーサ２０及びブラケット膜３２に覆われて
いるので、ゲート電極１７が露出することを防止でき
る。
ｉＯＮ又はＳｉＮからなるブランケット膜３２を薄く
（約２０ｎｍ）形成する。その後、図６（Ａ）に示すよ
うに、ブランケット膜３２上にシリコン酸化膜又はＢＰ
ＳＧ（Boron-doped Silicate Glass）等からなる層間絶
縁膜３３を形成し、この層間絶縁膜３３上にビアホール
形成用開口部を有するレジスト膜３４を形成する。そし
て、このレジスト膜３４をマスクとして層間絶縁膜３３
をブランケット膜３２に到達するまでエッチングして開
口部３３ａ，３３ｂを形成する。このとき、平坦又は比
較的平坦な部分ではブランケット膜３２が薄くてもエッ
チングストッパとして作用し、ブラケット膜３２が露出
した時点でエッチングが実質的に終了する。このため、
レジスト膜３４の位置ずれにより開口部３３ｂがフィー
ルド酸化膜１２上に重なって形成されたとしても、フィ
ールド酸化膜１２がエッチングされることが回避され
る。また、ゲート電極１３の周囲は保護膜１５、サイド
ウォールスペーサ２０及びブラケット膜３２に覆われて
いるので、ゲート電極１７が露出することを防止でき
る。
【００２９】その後、開口部３３ａ，３３ｂ内に露出し
たブラケット膜３２を除去する。このようにして、層間
絶縁膜３３にビアホールが形成される。次いで、図６
（Ｂ）に示すように、全面にＴｉ膜２４ａ、ＴｉＮ膜２
４ｂ及びアルミニウム膜２４ｃを積層させて形成し、こ
れらを所定の配線形状にパターニングする。このように
して、ビアホールを介して基板表面の不純物領域２１，
３１に電気的に接続された配線を有する半導体装置が形
成される。
たブラケット膜３２を除去する。このようにして、層間
絶縁膜３３にビアホールが形成される。次いで、図６
（Ｂ）に示すように、全面にＴｉ膜２４ａ、ＴｉＮ膜２
４ｂ及びアルミニウム膜２４ｃを積層させて形成し、こ
れらを所定の配線形状にパターニングする。このように
して、ビアホールを介して基板表面の不純物領域２１，
３１に電気的に接続された配線を有する半導体装置が形
成される。
【００３０】本実施の形態においては、第１の実施の形
態と同様の効果が得られるのに加えて、フィールド酸化
膜１２がＳｉＮ又はＳｉＯＮからなるブランケット膜３
２に覆われており、このブランケット膜３２がエッチン
グストッパとして作用するので、ビアホール形成時にレ
ジスト膜３４の位置ずれが発生しても、フィールド酸化
膜１２がエッチングされることがない。すなわち、フィ
ールド酸化膜１２に対してボーダレスコンタクトを形成
できる。
態と同様の効果が得られるのに加えて、フィールド酸化
膜１２がＳｉＮ又はＳｉＯＮからなるブランケット膜３
２に覆われており、このブランケット膜３２がエッチン
グストッパとして作用するので、ビアホール形成時にレ
ジスト膜３４の位置ずれが発生しても、フィールド酸化
膜１２がエッチングされることがない。すなわち、フィ
ールド酸化膜１２に対してボーダレスコンタクトを形成
できる。
【００３１】（第３の実施の形態）図７は本発明の第３
の実施の形態の半導体装置の製造方法を示す断面図であ
る。まず、半導体基板１１にフィールド酸化膜１２を選
択的に形成し、このフィールド酸化膜１２に囲まれた素
子形成領域に、不純物拡散領域２１、ゲート酸化膜１
３、ゲート電極１７、保護膜４１及びサイドウォールス
ペーサ４２を形成する。この場合に、保護膜４１及びサ
イドウォールスペーサ４２はＳｉＯ2 、ＳｉＯＮ又はＳ
ｉＮ等により形成する。
の実施の形態の半導体装置の製造方法を示す断面図であ
る。まず、半導体基板１１にフィールド酸化膜１２を選
択的に形成し、このフィールド酸化膜１２に囲まれた素
子形成領域に、不純物拡散領域２１、ゲート酸化膜１
３、ゲート電極１７、保護膜４１及びサイドウォールス
ペーサ４２を形成する。この場合に、保護膜４１及びサ
イドウォールスペーサ４２はＳｉＯ2 、ＳｉＯＮ又はＳ
ｉＮ等により形成する。
【００３２】次に、全面にＳｉＯＮからなるブランケッ
ト膜４３を約２０ｎｍの厚さに形成する。その後、ブラ
ンケット膜４３上に層間絶縁膜４４を形成し、この層間
絶縁膜４４上にビアホール形成用レジスト膜（図示せ
ず）を形成する。次に、レジスト膜をマスクとして層間
絶縁膜４４をエッチングすることによりビアホールを形
成してブラケット膜４３を露出させる。そして、ビアホ
ール内に露出した部分のブラケット膜４３を希ＨＦ等に
より除去して、ゲート電極１７間の不純物拡散領域２１
を露出させる。
ト膜４３を約２０ｎｍの厚さに形成する。その後、ブラ
ンケット膜４３上に層間絶縁膜４４を形成し、この層間
絶縁膜４４上にビアホール形成用レジスト膜（図示せ
ず）を形成する。次に、レジスト膜をマスクとして層間
絶縁膜４４をエッチングすることによりビアホールを形
成してブラケット膜４３を露出させる。そして、ビアホ
ール内に露出した部分のブラケット膜４３を希ＨＦ等に
より除去して、ゲート電極１７間の不純物拡散領域２１
を露出させる。
【００３３】次いで、ビアホールを埋め込むようにして
全面にＴｉ膜２４ａ、ＴｉＮ膜２４ｂ及びアルミニウム
膜２４ｃを積層させて形成し、これらのＴｉ膜２４ａ、
ＴｉＮ膜２４ｂ及びアルミニウム膜２４ｃを所定の配線
形状にパターニングする。本実施の形態においては、Ｓ
ｉＯＮからなるブランケット膜４３により基板表面を覆
うので、例えばプラズマＣＶＤ法により形成されたＳｉ
Ｎ膜等に比べて水素のブロッキング性が優れ、水素が層
間絶縁膜４４から基板１１の表面に進入してトランジス
タ特性が劣化することを回避できる。
全面にＴｉ膜２４ａ、ＴｉＮ膜２４ｂ及びアルミニウム
膜２４ｃを積層させて形成し、これらのＴｉ膜２４ａ、
ＴｉＮ膜２４ｂ及びアルミニウム膜２４ｃを所定の配線
形状にパターニングする。本実施の形態においては、Ｓ
ｉＯＮからなるブランケット膜４３により基板表面を覆
うので、例えばプラズマＣＶＤ法により形成されたＳｉ
Ｎ膜等に比べて水素のブロッキング性が優れ、水素が層
間絶縁膜４４から基板１１の表面に進入してトランジス
タ特性が劣化することを回避できる。
【００３４】
【発明の効果】以上説明したように本発明によれば、サ
イドウォールスペーサが、層間絶縁膜に対しエッチング
選択比が高いＳｉＯＮにより形成されているので、ビア
ホール形成時にゲート電極が露出することが回避され
る。また、本発明方法によれば、第２の絶縁膜を異方性
エッチングによりエッチバックし、この異方性エッチン
グを基板表面が露出する前に終了して、その後、基板表
面が露出するまで等方性エッチングすることによりサイ
ドウォールスペーサを形成するので、基板表面に異方性
エッチングによるダメージを与えることがない。特に、
サイドウォールスペーサをＳｉＯＮにより形成する場合
は、ＲＩＥによる異方性エッチング及びフッ酸等を用い
たウェットエッチングのいずれも可能であるので、半導
体基板の表面にダメージを与えることなくサイドウォー
ルスペーサを形成することができるとともに、層間絶縁
膜にビアホールを形成する際に、ゲート電極が露出する
ことが回避される。
イドウォールスペーサが、層間絶縁膜に対しエッチング
選択比が高いＳｉＯＮにより形成されているので、ビア
ホール形成時にゲート電極が露出することが回避され
る。また、本発明方法によれば、第２の絶縁膜を異方性
エッチングによりエッチバックし、この異方性エッチン
グを基板表面が露出する前に終了して、その後、基板表
面が露出するまで等方性エッチングすることによりサイ
ドウォールスペーサを形成するので、基板表面に異方性
エッチングによるダメージを与えることがない。特に、
サイドウォールスペーサをＳｉＯＮにより形成する場合
は、ＲＩＥによる異方性エッチング及びフッ酸等を用い
たウェットエッチングのいずれも可能であるので、半導
体基板の表面にダメージを与えることなくサイドウォー
ルスペーサを形成することができるとともに、層間絶縁
膜にビアホールを形成する際に、ゲート電極が露出する
ことが回避される。
【００３５】本願の更に他の発明によれば、ゲート電極
及びサイドウォールスペーサを形成した後、全面にＳｉ
ＯＮからなるブラケット膜を形成し、このブラケット膜
上に層間絶縁膜を形成するので、層間絶縁膜から半導体
基板に水素が進入してトランジスタ特性が劣化すること
が回避されるという効果が得られる。
及びサイドウォールスペーサを形成した後、全面にＳｉ
ＯＮからなるブラケット膜を形成し、このブラケット膜
上に層間絶縁膜を形成するので、層間絶縁膜から半導体
基板に水素が進入してトランジスタ特性が劣化すること
が回避されるという効果が得られる。
【図１】本発明の第１の実施の形態の半導体装置の製造
方法を示す断面図（その１）である。
方法を示す断面図（その１）である。
【図２】本発明の第１の実施の形態の半導体装置の製造
方法を示す断面図（その２）である。
方法を示す断面図（その２）である。
【図３】本発明の第１の実施の形態の半導体装置の製造
方法を示す断面図（その３）である。
方法を示す断面図（その３）である。
【図４】本発明の第１の実施の形態の半導体装置の製造
方法を示す断面図（その４）である。
方法を示す断面図（その４）である。
【図５】本発明の第２の実施の形態の半導体装置の製造
方法を示す断面図（その１）である。
方法を示す断面図（その１）である。
【図６】本発明の第２の実施の形態の半導体装置の製造
方法を示す断面図（その２）である。
方法を示す断面図（その２）である。
【図７】本発明の第３の実施の形態の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図８】ＳＡＣプロセスを用いた従来の半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図９】ＳＡＣプロセスを用いた従来の半導体装置の製
造方法の他の例を示す断面図である。
造方法の他の例を示す断面図である。
【図１０】従来の半導体装置の製造方法の問題点を示す
断面図である。
断面図である。
【図１１】従来の半導体装置の製造方法の他の問題点を
示す断面図である。
示す断面図である。
１１，５１ 半導体基板 １２，５２ フィールド酸化膜 １３，５３ ゲート酸化膜 １４ ポリシリコン膜 １５，４１，５４，７１ 保護膜 １６ レジスト膜 １７，５７ ゲート電極 １９ ＳｉＯＮ膜 ２０，４２，６０ サイドウォールスペーサ ２１，６１ 不純物拡散領域 ２２，３３，４４，６２，７２ 層間絶縁膜 ２３，３４ レジスト膜 ２５，６３ ビアコンタクト ３２，４３ ブランケット膜 ５８ ＳｉＮ膜
Claims (4)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して形
成された複数のゲート電極と、 これらのゲート電極の両側の半導体基板の表層に形成さ
れた不純物拡散領域と、 各ゲート電極の両側を覆うサイドウォールスペーサと、 前記半導体基板上に形成されて前記ゲート電極及び前記
サイドウォールスペーサを覆う層間絶縁膜と、 前記層間絶縁膜に形成され、隣接するゲート電極の側部
のサイドウォールスペーサに対しセルフアラインで形成
されたビアホールとを有し、前記サイドウォールスペー
サはＳｉＯＮからなることを特徴とする半導体装置。 - 【請求項２】 半導体層上に第１の絶縁膜を介してゲー
ト電極を形成する工程と、 前記ゲート電極の両側の半導体基板の表層に不純物を導
入する工程と、 前記半導体基板上の全面に第２の絶縁膜を形成する工程
と、 前記第２の絶縁膜を異方性エッチングによりエッチバッ
クし、前記半導体基板の表面が露出する前にエッチング
を終了する工程と、 前記第２の絶縁膜を前記半導体基板の表面が露出するま
で等方性エッチングし、前記ゲート電極の両側に前記第
２の絶縁膜の材料からなるサイドウォールスペーサを形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項３】 前記第２の絶縁膜をＳｉＯＮにより形成
することを特徴とする請求項２に記載の半導体装置の製
造方法。 - 【請求項４】 半導体層上に絶縁膜を介してゲート電極
を形成する工程と、 前記ゲート電極の両側の半導体基板の表層に不純物を導
入する工程と、 前記ゲート電極の両側にサイドウォールスペーサを形成
する工程と、 全面にＳｉＯＮからなるブランケット膜を形成する工程
と、 前記ブランケット膜上に層間絶縁膜を形成する工程とを
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1382297A JPH10214795A (ja) | 1997-01-28 | 1997-01-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1382297A JPH10214795A (ja) | 1997-01-28 | 1997-01-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10214795A true JPH10214795A (ja) | 1998-08-11 |
Family
ID=11843979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1382297A Withdrawn JPH10214795A (ja) | 1997-01-28 | 1997-01-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10214795A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999031733A1 (en) * | 1997-12-18 | 1999-06-24 | Advanced Micro Devices, Inc. | Silicon oxynitride spacer for preventing over-etching during local interconnect formation |
| JP2000299380A (ja) * | 1998-11-12 | 2000-10-24 | Hyundai Electronics Ind Co Ltd | 半導体素子のコンタクト形成方法 |
| JP2001196456A (ja) * | 1999-12-06 | 2001-07-19 | Samsung Electronics Co Ltd | 自己整合コンタクトを有する半導体素子及びその製造方法 |
| JP2005197632A (ja) * | 2003-12-30 | 2005-07-21 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2013098374A (ja) * | 2011-11-01 | 2013-05-20 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
1997
- 1997-01-28 JP JP1382297A patent/JPH10214795A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999031733A1 (en) * | 1997-12-18 | 1999-06-24 | Advanced Micro Devices, Inc. | Silicon oxynitride spacer for preventing over-etching during local interconnect formation |
| JP2000299380A (ja) * | 1998-11-12 | 2000-10-24 | Hyundai Electronics Ind Co Ltd | 半導体素子のコンタクト形成方法 |
| JP2001196456A (ja) * | 1999-12-06 | 2001-07-19 | Samsung Electronics Co Ltd | 自己整合コンタクトを有する半導体素子及びその製造方法 |
| JP2005197632A (ja) * | 2003-12-30 | 2005-07-21 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2013098374A (ja) * | 2011-11-01 | 2013-05-20 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040406 |