JP2000299380A - 半導体素子のコンタクト形成方法 - Google Patents
半導体素子のコンタクト形成方法Info
- Publication number
- JP2000299380A JP2000299380A JP11319696A JP31969699A JP2000299380A JP 2000299380 A JP2000299380 A JP 2000299380A JP 11319696 A JP11319696 A JP 11319696A JP 31969699 A JP31969699 A JP 31969699A JP 2000299380 A JP2000299380 A JP 2000299380A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- film
- contact
- silicon
- silicon oxynitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 102
- 238000000034 method Methods 0.000 title claims description 203
- 238000005530 etching Methods 0.000 claims abstract description 98
- 239000010410 layer Substances 0.000 claims abstract description 67
- 239000011229 interlayer Substances 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 230000004888 barrier function Effects 0.000 claims abstract description 25
- 239000010408 film Substances 0.000 claims description 344
- 229910052710 silicon Inorganic materials 0.000 claims description 120
- 239000010703 silicon Substances 0.000 claims description 120
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 99
- 230000008569 process Effects 0.000 claims description 84
- 239000007789 gas Substances 0.000 claims description 44
- 125000006850 spacer group Chemical group 0.000 claims description 31
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 10
- 238000011065 in-situ storage Methods 0.000 claims description 10
- 229920000642 polymer Polymers 0.000 claims description 10
- 239000010409 thin film Substances 0.000 claims description 10
- 239000011261 inert gas Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000002156 mixing Methods 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 6
- -1 C2HF5 Chemical compound 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052786 argon Inorganic materials 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 229910052734 helium Inorganic materials 0.000 claims description 5
- 229910052754 neon Inorganic materials 0.000 claims description 5
- 238000009832 plasma treatment Methods 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 229910052731 fluorine Inorganic materials 0.000 claims description 3
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 2
- 239000011737 fluorine Substances 0.000 claims description 2
- 239000001307 helium Substances 0.000 claims description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 2
- 239000005380 borophosphosilicate glass Substances 0.000 claims 4
- 238000007865 diluting Methods 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 abstract description 35
- 230000007423 decrease Effects 0.000 abstract description 5
- 230000008901 benefit Effects 0.000 abstract description 4
- 238000010438 heat treatment Methods 0.000 abstract description 4
- 239000000463 material Substances 0.000 description 15
- 230000001965 increasing effect Effects 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000004020 conductor Substances 0.000 description 6
- 239000002356 single layer Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 229910007991 Si-N Inorganic materials 0.000 description 4
- 229910006294 Si—N Inorganic materials 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- 229910018557 Si O Inorganic materials 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000003795 desorption Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 239000012495 reaction gas Substances 0.000 description 3
- 150000003376 silicon Chemical class 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- 230000006641 stabilisation Effects 0.000 description 3
- 238000011105 stabilization Methods 0.000 description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000002310 reflectometry Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 150000001412 amines Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000004925 denaturation Methods 0.000 description 1
- 230000036425 denaturation Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
- H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
- H01L21/02326—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
- H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
- H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Plasma & Fusion (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
スによる素子の特性劣化やウェーハの歪曲及び熱処理工
程での窒化膜のクラック発生を防止する。 【解決手段】 所定の下部構造物を有する半導体基板5
1上に過シリコン酸化窒化膜57で成る食刻障壁層を形
成し、その上に層間絶縁膜を形成する。層間絶縁膜59
でコンタクトホールに予定されている部分63を露出す
るための感光膜パターンを形成し、C−H−F系ガスによ
る食刻選択比を利用して前記感光膜パターンの除去と、
選択的に除去された層間絶縁膜59をマスクに、過シリ
コン酸化窒化膜57の露出部を除去して自己整列コンタ
クトを形成する。
Description
体素子の製造方法に関し、特に食刻停止層を用いる自己
整列コンタクト(self−align contact;以下SACと称す
る)工程で過シリコン酸化窒化膜を食刻障壁層に用い、
コンタクト工程での配線間短絡や工程余裕度減少に伴う
エッチングストップやストレスによる素子不良発生を防
止し、工程収率及び素子動作の信頼性を向上させること
のできる半導体素子のコンタクト形成方法に関するもの
である。
パターン形成技術の発展に大きな影響を受けている。さ
らに、半導体装置の製造工程中で食刻、又はイオン注入
工程等のマスクで非常に幅広く用いられる感光膜パター
ンの微細化が必須要件である。
は感光膜そのものの材質や基板との接着力等とも密接な
関連がある。しかし、一次的には用いられる縮小露光装
置の光源波長(λ)及び工程変数(k)に比例し、露光
装置のレンズ口径(numerical aperture;NA、開口数)
に反比例する。 [R=k*λ/NA、R=解像度、λ=光源の波長、NA=開
口数]
上させるため光源の波長を減少させることになり、例え
ば波長が436及び365nmのG−ライン及びi−ライン縮小
露光装置は工程分解能がライン/スペースパターンの場
合、それぞれ約0.7、0.5μm程度が限界であり、0.5μm
以下の微細パターンを形成するためにはこれより波長が
さらに小さい遠紫外線(deep ultra violet;DUV)、例
えば波長が248nmのKrFレーザーや193nmのArFレーザーを
光源に用いる露光装置を利用しなければならない。
法では露光マスク(photo mask)として位相反転マスク
(phase shift mask)を用いる方法がある。しかし、イ
メージコントラストを向上させることのできる別途の薄
膜をウェーハ上に形成するシーイーエル(contrast enh
ancement layer;CEL)方法や、二層の感光膜の間にエ
スオージー(spin on glass;SOG)等の中間層を介在さ
せた三層レジスト(Trilayer resister;以下TLRと称す
る)方法、又は感光膜の上側に選択的にシリコンを注入
させるシリレーション方法等が開発され分解能の限界値
を低下させている。
ールは前記でのライン/スペースパターンに比べ、デザ
インルールがさらに大きく現われる。ところが、素子が
高集積化するに伴い自らの大きさと周辺配線との間隔が
減少し、コンタクトホールの直径と深さの比であるアス
ペクト比(aspect ratio)が増加する。
積半導体素子にはコンタクトを形成するため、製造工程
でのマスク等の間の正確で厳しい整列が求められ工程余
裕度が低減する。
の間隔維持のためマスク整列時の誤配列余裕(misalign
ment tolerance)、露光工程時のレンズ歪曲(lens dis
tortion)、マスク製作及び写真食刻工程時の臨界大き
さの変化(critical dimension variation)、マスク間
の整合(registration)等のような要因等を考慮してマ
スクを形成する。
には直接食刻方法と、側壁スペーサを用いる方法、及び
SAC方法等がある。
法は、現在の諸般技術水準で0.3μm以下のデザインルー
ルを有する素子製造には用いることができないため、素
子の高集積化に限界がある。
ラフィー(Lithography)工程の限界を克服するため考
案されたSAC方法は、食刻障壁層に用いる物質に従い多
結晶シリコン層や窒化膜又は酸化窒化膜等を用いること
に分類することができ、もっとも有望なものとして窒化
膜を食刻防止膜に用いる方法がある。
素子の自己整列コンタクト形成方法の実施例等を下記で
より具体的に説明することにする。
に係る半導体素子の自己整列コンタクト形成方法の一実
施例を説明すれば次の通りである。
タクト形成方法の一実施例は、先ず半導体基板上に所定
の下部構造物、例えば素子分離酸化膜とゲート酸化膜、
マスク酸化膜パターンと重なるゲート電極、及びソース
/ドレイン領域等のモス電界効果トランジスタ(Metal
Oxide Semiconductor Field Effect Transister;以下M
OS FETと称する)等を形成した後、前記構造の全表面に
食刻障壁層と酸化膜材質の層間絶縁膜を順次形成する。
やビットライン等のコンタクトに予定されている部分上
の層間絶縁膜を露出させる感光膜パターンを形成する。
ている層間絶縁膜を乾式食刻して食刻障壁層を露出さ
せ、再び食刻障壁層を食刻してコンタクトホールを形成
する。
ンに用いる場合の方法には、食刻障壁層を全面に形成す
る方法とコンタクトホールが形成される地域にのみ多結
晶シリコン層パッドを形成する方法に分けられる。
方法は酸化膜とは異なる食刻器具を有する多結晶シリコ
ンを食刻障壁層に用いるため、酸化膜とは高い食刻選択
比の差を得ることができる。
ホール間の絶縁信頼性が低下し、パッドを形成する方法
はコンタクトパッドとシリコン基板間の誤整列発生時に
基板に損傷が発生する。
形成するかポリマーを用いてコンタクトパッドを拡張さ
せる方法が提示されているが、これもまた0.18μm以下
のデザインルールを実現することができない問題点があ
る。
されている方法には、窒化膜を食刻障壁層に用いるSAC
方法がある。
食刻選択比差が15:1以上に大きい条件で乾式食刻して
窒化膜を露出させ、再び露出した窒化膜を除去してコン
タクトホールを形成する。
加させるため、多量のポリマーを発生させるC−H−F系
ガスや水素を含むガスでC2F4、C2F6、C3F6、C3F
8、C 4F8、C2H2、CH3F、C2HF5、又はCH2F2等
のガスを一又は二種類以上を不活性ガスと混合使用す
る。
マーが酸化膜材質の層間絶縁膜上に蒸着されると、酸化
膜から発生する酸素によりポリマー等が持続的に除去さ
れ食刻が生じるが、ポリマーが窒化膜上に蒸着されれば
食刻ソースがないので窒化膜が損傷されない。
と窒化膜間の食刻選択比は増加するが、ポリマーの量が
増加し過ぎるか食刻されない成分のポリマーが生成され
ればある段階で食刻が停止し、C/Fの比率が増加する
ほどポリマーの生成が増加して前記の食刻停止がより良
く生じることになる問題点がある。
差が小さくなれば、窒化膜が酸化膜食刻時に損傷を受け
その下部の導電層、例えば半導体基板が損傷を受けたり
上・下部配線間に短絡が発生し、最適工程条件の工程余
裕度が少なく素子の再現性が低下し、他の積層膜とのス
トレスにより素子の信頼性が低下する等の問題点があ
る。
決するため提示されている方法には、食刻障壁層に酸化
窒化膜を用いる方法がある。
スや熱工程でBPSG膜との界面が破裂する現象等は防止す
ることができる。
間程度の性質を有する物質であるため、現在の食刻技術
では酸化膜との高食刻選択比、例えば15:1以上の選択
比を得難くSACそれ自体が困難になる問題点がある。
列コンタクト形成方法の他の実施例を図1、乃至図3を
参照して説明すれば次の通りである。
係る半導体素子のコンタクト形成方法を示す断面図であ
る。
に半導体基板(図示省略)上部にワードライン、ビット
ライン、又は金属配線形成のため導電層(11)を形成
し、その上部に反射防止膜(13)及びハードマスク
(15)を順次積層する。
コン酸化窒化膜で形成し、前記ハードマスク(15)は
プラズマ化学気相蒸着(plasma enhanced chemical vap
or deposition、以下ではPECVDという)方法を利用した
窒化膜で形成する。
(11)上部にコンタクト用感光膜パターン(17)を
形成する。
後続工程で形成されるハードマスクの窒化膜(15)蒸
着後、前記感光膜パターン(17)と窒化膜(15)で
起因する窒素との反応により生じるアミン類によってス
キュム(scum)が形成される。これは感光膜パターンテ
ール(PR tail)(19)を作ることになり、導電配線
の形成に悪影響を及ぼしている。
成する前にキャピング窒化膜(capping nitride)を利
用した自己整列コンタクト(NC−SAC)を行う方法は、
食刻工程時に酸化膜との大きな食刻選択比の差により有
用に用いられる。
力(stress)と、これによる後続熱工程により導電配線
形成工程時に誘発されるクラック(crack)現象を低減
させることができず、クラックによる導電層の変性が発
生して素子に悪影響を及ぼしている。
膜パターン(17)形成工程前に、前記ハードマスク
(15)である窒化膜を蒸着しその表面をプラズマ処理
して表面にシリコン酸化膜(21)を形成する。
配線コンタクト用マスクを利用した写真食刻工程で、前
記酸化膜(21)とハードマスク(15)、反射防止膜
(13)、そして導電層(11)を食刻してパターニン
グする。
に低圧化学気相蒸着(low pressurechemical vapor dep
osition、以下ではLPCVDという)方法で窒化膜スペーサ
を形成する。
被覆比を有する長所を有するが、後続熱工程によりハー
ドマスクに用いるPECVD窒化膜との接合が不良のため脱
離現象があり、これにより導電層(11)の酸化現象が
誘発され得る短所がある。
のコンタクト形成方法においては次のような問題点があ
る。
成方法においては、導電層の上部及び側壁に形成される
反射防止膜、ハードマスク及び絶縁膜スペーサの物質が
異なるかその蒸着方法が異なることにより、それぞれの
層間の脱着現象が誘発されることがあり、これにより不
要な酸化膜が誘発されてそれに伴う半導体素子の収率、
特性及び信頼性を低下させることのできる問題点があ
る。
列コンタクト形成方法のさらに他の実施例を、図4を参
照して説明すれば次の通りである。
整列的なコンタクト方法のさらに他の実施例を示した断
面図である。
成方法の一実施例は、図4に示されたように、先ず半導
体基板(31)上部にゲート電極用導電体(33)を形
成し、その上部にマスク絶縁膜の第1シリコン窒化膜
(35)を形成する。
5)上部に反射防止膜でシリコン酸化窒化膜(39)を
形成する。
程で前記反射防止膜のシリコン酸化窒化膜(39)、マ
スク絶縁膜の第1シリコン窒化膜(35)とゲート電極
用導電体(33)を食刻してゲート電極を形成する。
マスク絶縁膜に用いられるシリコン窒化膜の乱反射が甚
だしいため、高集積化された半導体素子の製造工程には
必ず必要である。
コン窒化膜(37)で絶縁膜スペーサを形成する。
絶縁膜(41)を形成する。このとき、前記層間絶縁膜
(41)はビーピーエスジー(boro phospho silicate
glass、以下ではBPSGという)のように流動性の優れた
絶縁物質で形成する。
された部分を露出させる自己整列的なコンタクト工程で
コンタクトホール(43)を形成する。
なコンタクト工程は、マスク絶縁膜や絶縁膜スペーサに
用いられるシリコン窒化膜の大きい応力(stress)によ
りウェーハの歪曲現象が誘発されることがあり、それに
よる導電体のリフティング(lifting)等の現象が発生
する。
(lithography)工程を困難にする問題点(例えば、他
の層等の間の整列)がある。
を有しており、導電体の周辺に形成され高い寄生キャパ
シタンスを有することににより、素子の特性を劣化させ
得る問題点がある。
いため、その上部に反射防止膜が必ず必要になるので工
程が複雑になる問題点がある。
のような従来技術の問題点を解決するためのものであ
り、本発明の第1目的は、SAC工程で食刻障壁層で過シ
リコン酸化窒化膜を用いて層間絶縁膜食刻時、十分な食
刻選択比を得ることのできる半導体素子のコンタクト形
成方法を提供することにある。
エッチストップを防止し、ストレスを減少させようとし
た半導体素子のコンタクト形成方法を提供することにそ
の目的がある。
熱処理工程時のクラック発生を防止し、配線間の寄生キ
ャパシタンスを減少させて工程収率、及び素子動作の信
頼性を向上させ得る半導体素子のコンタクト形成方法を
提供することにある。
上側及び側壁に同一の物質でそれぞれの過シリコン酸化
窒化膜を形成し、脱着現象の防止を図る半導体素子のコ
ンタクト形成方法を提供することにある。
己整列的なコンタクト工程を安定的で容易に行うことに
より、半導体素子の特性劣化を防止しようとする半導体
素子のコンタクト形成方法を提供することにある。
膜とシリコンリッチシリコン酸化窒化膜の積層構造で導
電体のマスク絶縁膜と絶縁膜スペーサを形成することに
より、自己整列的なコンタクト工程時に半導体素子の特
性、信頼性、及び収率を向上させ、それに伴う半導体素
子の高集積化に適する半導体素子のコンタクト形成方法
を提供することにある。
するための本発明に係る半導体素子のコンタクト形成方
法の第1特徴は、所定の下部構造物を有する半導体基板
上に過シリコン酸化窒化膜で成る食刻障壁層を形成する
工程と、前記過シリコン酸化窒化膜上に層間絶縁膜を形
成する工程と、前記層間絶縁膜でコンタクトホールに予
定されている部分を露出させる感光膜パターンを形成す
る工程と、前記感光膜パターンにより露出されている層
間絶縁膜を選択的に除去して過シリコン酸化窒化膜を露
出させるが、前記層間絶縁膜をC−H−F系ガスを利用し
て食刻し前記感光膜パターンを除去する工程と、前記選
択的に除去された層間絶縁膜をマスクに、前記露出され
た過シリコン酸化窒化膜を除去して自己整列コンタクト
を形成する工程を備えることにある。
クト形成方法の第2特徴は、半導体基板上に導電層パタ
ーンとハードマスク絶縁膜パターンを積層する工程と、
前記ハードマスク絶縁膜パターンと導電層パターン側壁
に絶縁膜スペーサを形成する工程と、前記全体構造の上
部に過シリコン酸化窒化膜で成る食刻障壁層を形成する
工程と、前記過シリコン酸化窒化膜上に層間絶縁膜を形
成する工程と、前記層間絶縁膜でコンタクトホールに予
定されている部分を露出させる感光膜パターンを形成す
る工程と、前記感光膜パターンにより露出されている層
間絶縁膜を選択的に除去して過シリコン酸化窒化膜を露
出させるが、前記層間絶縁膜をC−H−F系ガスを利用し
て食刻し前記感光膜パターンを除去する工程と、前記選
択的に除去された層間絶縁膜をマスクに、前記露出され
た過シリコン酸化窒化膜を除去して自己整列コンタクト
を形成する工程を備えることにある。
クト形成方法の第3特徴は、半導体基板上に導電層を形
成しその上部に非晶質シリコンやポリシリコンの含量が
5〜30パーセント含まれた第1過シリコン酸化窒化膜で
成るハードマスクを形成する工程と、前記第1過シリコ
ン酸化窒化膜をプラズマ処理し前記第1過シリコン酸化
窒化膜表面に酸化膜を形成する工程と、前記ハードマス
クと導電層をパターニングしてハードマスクパターンと
導電配線を形成する工程と、前記ハードマスクパターン
と導電配線側壁に非晶質シリコンやポリシリコンの含量
が5〜30パーセント含まれた第2過シリコン酸化窒化膜
で成るスペーサを形成する工程を含んで構成される。
クト形成方法は、半導体基板上部に導電層、第1シリコ
ン酸化窒化膜及び第1シリコンリッチ酸化窒化膜を形成
しこれらをパターニングして導電配線を形成する工程
と、前記導電配線側壁に第2シリコン酸化窒化膜と第2
シリコンリッチ酸化窒化膜の積層構造で成るスペーサを
形成する工程と、前記全体構造表面上に全体表面上部を
平坦化させる層間絶縁膜を形成する工程と、前記半導体
基板の予定された部分を露出させるコンタクトを自己整
列的に形成する工程を含んで構成される。
コンタクト形成方法の実施例等を添付の図面を参照しな
がら詳しく説明する。
る半導体素子のコンタクトホール製造工程であり、電荷
貯蔵電極用SACの例である。
素子の断面図である。
素子の断面図である。
たように所定の半導体基板(51)、例えばシリコンウ
ェーハ上にゲート酸化膜(図示省略)と重なっているゲ
ート電極(53)、マスク酸化膜(33)パターン及び
ソース/ドレイン領域(図示省略)で成るMOS FETを形
成した後、前記構造の全表面にコンタクトホール食刻時
の食刻停止層になる過シリコン酸化窒化膜(57)を形
成する。
7)はシリコンソースにはSiH4やSi2H6、酸素ソース
にはN2OやO2、窒素ソースにはNH3やN2等を共通的に
用いる。
体圧力基板バイアス等はプラズマ発生原理や装備に従い
調節するが、プラズマ誘導化学気相蒸着(Plasma Enhan
cedChemical Vapor Deposition;以下PE−CVDと称す
る)と高密度プラズマCVD(HDP−CVD)等の方法で形成
することができる。
ップルド タイプ プラズマCVD装備を用い、高密度プラ
ズマCVD(high density plasma CVD:HDP−CVD)はイン
ダクティヴ カップルド プラズマCVD装備を用いる。
ン酸化窒化膜(57)上にビーピーエスジー(Boro Pho
spho Silicate Glass;以下BPSGと称する)やテオス(T
etraEchyl Ortho Silicate;以下TEOSと称する)、ピー
エスジー(Phospho Silicate Glass;PSG)等の酸化膜
材質で成る層間絶縁膜(59)を形成し、前記半導体基
板(51)で電荷貯蔵電極コンタクトに予定されている
部分上の層間絶縁膜(59)を露出させる感光膜パター
ン(61)を形成する。
ーン(61)により、露出されている層間絶縁膜(5
9)を乾式食刻して過シリコン酸化窒化膜(15)を露
出させるコンタクトホール(63)を形成する。
(57)はSi−OボンドとSi−Nボンド以外に食刻機材の
異なるSi−Siボンドが存在するため、酸化膜材質の層間
絶縁膜(59)とは十分な食刻選択比を得ることができ
る。
量に従う層間絶縁膜(59)との食刻選択比は層間絶縁
膜(59)がBPSGの場合は下記の表1に示すように変化
し、Si含有量が70%以上となると漏洩電流が発生する
ため用いない。
条件は、表2に示すような要素等を考慮して条件を決定
することになる。
ス、例えばC2F4、C2F6、C3F6、C3F8、C4F8、
C4F6、C5F8、C5F10、CxHyFz(x+y=2、3、
4、5;z=4、6、8、10)、CH3F、C2HF5、C
2H2、CH3F、及びCH2F2で成る群の中から任意に選
択される一つ又はそれ以上の混合ガスを用いるか、前記
の混合ガスに不活性ガス、例えばAr、He、Ne、Xe又はN
2等と混合して用いることもある。
施例では層間絶縁膜(59)がBPSGのとき、パワーは30
0〜3,000W、ガス圧力3〜200mT、C4F8:CH2F2:Ar=
5〜50:1〜50:1〜1,000の混合ガスを用いて行うとき最
大の食刻選択比を得ることができる。
プ可能性、窒化膜パンチスルー可能性の関係において
は、パワーやガス圧力、C4F8やCH2F2ガス量、及びA
rガス量が増加するに従い食刻選択比が増加してエッチ
ストップ可能性は減少し、窒化膜パンチスルー可能性は
減少する。
窒化膜とは表2に示したような物質特性を有する。
及び図9を参照しながら説明すれば次の通りである。
素子の断面図である。
素子の断面図である。
食刻障壁層には過シリコン酸化窒化膜を用いるが、ゲー
ト電極(73)、マスク酸化膜パターン(75)の側壁
に酸化膜スペーサ(77)が形成されている場合であ
る。
されたように過シリコン酸化窒化膜を利用してスペーサ
(97)を形成し、マスク酸化膜(95)も過シリコン
酸化窒化膜に取り替えた場合の例である。
ンタクト形成方法においては、食刻障壁層を用いるSAC
工程で食刻障壁層に過シリコン酸化窒化膜を用い、層間
絶縁膜の食刻工程時にC−H−F系ガスを混合使用して食
刻障壁層との食刻選択比を増加させ、低圧CVD窒化膜に
比べ過シリコン酸化窒化膜がストレスが少ないため、ス
トレスによる素子の特性劣化やウェーハの歪曲等のよう
な現象を防止することができる。
発生問題も解決し、通常の反射防止膜に用いられる過シ
リコン酸化窒化膜を用いるため、追加的な反射防止工程
が不要なので工程が単純化する。
比べて誘電率が小さいため、配線間寄生キャパシタンス
による素子の動作速度低下を改善させることができる。
けないため基板の損傷が防止され、最適工程条件の余裕
度が増加し、食刻均一度が増加して工程収率及び素子動
作の信頼性を向上させることができる。
ト形成方法の第4実施例を添付の図面を参考にして詳し
く説明することにする。
に係る半導体素子のコンタクト形成方法を示す断面図で
ある。
クト形成方法の第4実施例の発明の原理は次の通りであ
る。
た導電配線形成のため多段階に進められるARCとハード
マスク、そして絶縁膜スペーサ蒸着工程時にそれぞれの
薄膜の有する固有特性と機能を維持するよう形成する
が、同一の材料である過シリコン酸化窒化膜単層に形成
する。
率のため膜屈折率を配線材料と感光膜の屈折率の中間値
を持たなければならない。
されるべきであり、素子内にあるとき素子特性を低下さ
せてはならない固有機能を有する。
のように層間絶縁膜である酸化膜との食刻選択比が高く
なければならず、配線物質に対する酸化防止膜としての
役割を行い素子特性を低下させない膜特性を維持しなけ
ればならない。
してシリコン酸化窒化膜を成している蒸着気体の混合比
率、プラズマ励起電力、基板温度、反応気体圧力等の装
備因子を調節することにより、非晶質やポリシリコン、
シリコン窒化物、シリコン酸化物の含量を特定に有する
新しい過シリコン酸化窒化膜を形成する。
は非晶質又はポリシリコン含量を5〜30%にし、シリコ
ン窒化膜の含量を30%以上70%以下にするとともに
反射防止膜として使用可能なn、k値を維持する(但
し、nは屈折率、kは吸収常数)。
機能を有する過シリコン酸化窒化膜を用いるが、反射防
止膜とハードマスクの機能を有するよう幾多の段階に分
類された工程を単位工程で進め、同じチャンバー内でス
キュム除去のためのインシチュプラズマ工程も進めるこ
とができ高い工程効率を有することができる。
リコン酸化窒化膜をスペーサに用いて二薄膜間の接合特
性を増加させることにより、後続熱工程時の二薄膜間の
脱着を防止して素子の安定化を向上させる。
調節することができ、LPCVDに比べて劣る段差被覆比
は、スペーサ蒸着時に小幅の配線間隔を有するパターン
形成時に利用され得る長所を有している。
素子のコンタクト形成方法の第4実施例は、図10に示
すように半導体基板(図示省略)上部に導電層(10
1)を形成し、その上部に反射防止膜とハードマスクの
役割をする単層の第1過シリコン酸化窒化膜(103)
を形成する。
(103)は、0.1〜10torrの反応室圧力、10〜1000KW
の高周波印加電力、100〜500℃の基板温度、100〜1000
mmの両電極間の距離を維持する反応チャンバーに反応気
体の比を調節して蒸着する。
含量を5〜30パーセント含むように形成し、層間絶縁膜
に用いられる酸化膜との食刻選択比の差を大きく有する
ようにする。
(103)は、前記5〜30パーセント範囲内で下側に低
シリコン含量を含み上側に高シリコン含量を含むようイ
ンシチュ工程で形成し、食刻工程時の食刻効率を向上さ
せるハードマスクに用いる。
シリコン酸化窒化膜(103)は、シリコン酸化窒化膜
が成しているシリコン、シリコン窒化物(Si3N4)及
びシリコン酸化物(SiO2)の中からSi−N(Si3N4)
含量比を30パーセント以上70パーセント以下にして
形成することにより、Si−O(SiO2)の含量比を低減さ
せ後続工程で酸化膜に形成される層間絶縁膜との食刻選
択比の差を大きく持つよう形成する。
シチュで同じチャンバー内でプラズマ処理し、前記第1
過シリコン酸化窒化膜(103)の表面を酸化させるこ
とにより、薄い酸化膜(未図示)を形成させて後続写真
食刻工程時に誘発され得るスキュム(scum)現象を抑制
する。
るプラズマ処理条件は次の通りである。
印加電力は0〜5000W、基板温度は100〜500℃、両電極間
距離は10〜1000mmの条件下でN2O又はO2気体を100〜10
000sccmで用いて行う。
利用した写真食刻工程で前記第1過シリコン酸化窒化膜
(103)と導電層(101)をパターニングし、第1
過シリコン酸化窒化膜パターン(103)と導電層パタ
ーン(101)を形成する。
部にPECVD装備を利用して第2過シリコン酸化窒化膜
(未図示)を一定厚さほど蒸着する。
(未図示)は13.56MHz又は100Hz〜1MHzの高周波電源を
用いてPECVD方法で形成する。
ズマ発生電力で薄膜密度を高めるため基板バイアスを印
加し、0.5〜20torrの圧力下で行う。
sccm、N2Oを0〜5000sccm、N2を0〜50000sccmに混合し
た気体を用いる。
添加して希釈された蒸着用混合気体を利用する場合、薄
膜均一度を向上させることができる。
示)は2.45GHzの超高周波電源を用いたPECVD方法で形成
することもできる。
ズマ発生電力で薄膜密度を高めるため基板バイアスを印
加し、0.002〜100torrの圧力下で行う。
sccm、N2Oを0〜5000sccm、N2を0〜50000sccmに混合し
た気体を用い、He、Ne又はAr等の不活性気体を添加して
希釈された蒸着用混合気体を利用して薄膜均一度を向上
させることができる。
(未図示)を異方性食刻し、前記導電層(101)側壁
に過シリコン酸化窒化膜スペーサ(105)を形成する
ことにより、導電層パターン(101)の上側と側壁に
単層の過シリコン酸化窒化膜で成る過シリコン酸化窒化
膜パターン(103)と過シリコン酸化窒化膜スペーサ
(105)を形成する。
酸化窒化膜パターン(103)と過シリコン酸化窒化膜
スペーサ(105)の光学的特性をスペクトロスコピッ
クエリップソメーター(spectroscopic ellipsometer)
を利用して測定した結果を整理したものである(但し、
n:屈折率、k:吸収常数)。
窒化膜SAC工程と、本発明に係る過シリコン酸化窒化膜S
AC工程技術の誘電率、応力、及び選択比等の特性を示
す。
を現わす結果は、配線の線幅が減少するに従いスペーサ
形成時にサイドと下部に蒸着される厚さが低いことによ
り、狭いパターン間のスペーサ形成時に長所として作用
することができる。
ンタクト形成方法においては、過シリコン酸化窒化膜形
成時に膜を構成する非晶質シリコンの含量を5〜30%に
一定に維持し、同時にSi−Nの含量を30〜70%の条件に
して食刻選択比を増加させることにより、既存にキャピ
ング窒化膜を利用したSAC工程を過シリコン酸化窒化膜
の単層を利用してSAC工程で行い、既存の多段階蒸着に
よる反射防止膜、ハードマスク、及びスペーサのような
それぞれの層が有する機能を行うことができる。
クト形成方法は、過シリコン酸化窒化膜の厚さが900
Å以上であれば、下部膜の反射度を10%以下に調節す
ることができる点に鑑みて反射防止膜、ハードマスク蒸
着膜の厚さを低下させることができ後続工程時の段差を
減少させることができる。
でき、多段階の工程を一段階に減少させることができ工
程を単純化させることができる。
窒化膜と窒化膜の二種類の材料に伴う多段階式食刻工程
は、単層の過シリコン酸化窒化膜を食刻する工程に取り
替えることにより工程効率を高めることができる。
シリコン酸化窒化膜に形成することにより、ハードマス
クとの接合を増加させ素子の配線形成においての安定化
に寄与することができる。
減、及び工程の効率、及び素子の特性を改善することが
できる。
的なコンタクト方法の第5実施例を、添付の図面を参考
にして詳しく説明することにする。
に係る半導体素子の自己整列的なコンタクト方法を示す
断面図である。
ンタクト方法は、図12に示すように半導体基板(11
1)上部にゲート電極用導電体(113)、第1シリコ
ン酸化窒化膜(115)と第1シリコンリッチシリコン
酸化窒化膜(117)を積層する。
化膜(117)はシリコンが20パーセント体積比に含
まれた酸化窒化膜である。
通常の酸化窒化膜であり、前記第2シリコンリッチ酸化
窒化膜(117)の形成工程中供給されるシリコンのソ
ースガスを調節することにより、前記第1シリコン酸化
窒化膜(115)と第1シリコンリッチ酸化窒化膜(1
17)をインシチュに形成することができる。
布し、これをゲート電極マスク(図示省略)を利用した
露光及び現像工程で感光膜パターンを形成する。
て前記積層構造を食刻し、上側に第1シリコン酸化窒化
膜(115)と第1シリコンリッチ酸化窒化膜(11
7)の積層構造が備えられるゲート電極を形成する。
化窒化膜(未図示)を一定厚さに形成し、これを異方性
食刻して前記ゲート電極側壁に前記第2シリコン酸化窒
化膜で成る第1絶縁膜スペーサ(119)を形成する。
チ酸化窒化膜(未図示)を一定厚さに形成し、これを異
方性食刻して前記第1絶縁膜スペーサ(119)側壁に
前記第2シリコンリッチ酸化窒化膜で第2絶縁膜スペー
サ(121)を形成する。
窒化膜(115)(119)は酸化膜の代わりに用いる
ことができる。
面上部に全体表面を平坦化させる層間絶縁膜(123)
を形成する。このとき、前記層間絶縁膜(123)はBP
SGのように流動性の優れた絶縁物質で形成する。
きるコンタクトマスクを利用した食刻工程で前記層間絶
縁膜(123)を自己整列的に食刻し、前記半導体基板
(111)の予定された部分を露出されるコンタクト
(125)を形成する。
刻工程は、前記層間絶縁膜(123)と第1及び第2シ
リコンリッチ酸化窒化膜(117)(121)に十分な
食刻選択比の差を持つことのできるC4F8/CH2F2等
のC−F系プラズマを利用して行う。
るため、アルゴンやヘリウム等のような不活性ガスを添
加して行うこともできる。
のような炭素リッチ(C−rich)フッ素ガスを利用して
行うこともできる。このとき、これにC−H−F系ガスを
添加してポリマーによる食刻停止現象をなくしながら高
選択比を有するよう行うこともできる。
インのマスク絶縁膜及び絶縁膜スペーサで、本発明のよ
うなシリコン酸化窒化膜とシリコンリッチシリコン酸化
窒化膜の積層構造を形成することができ、ビットライン
コンタクト工程や貯蔵電極コンタクト工程に適用するこ
ともできる。
導体素子の自己整列コンタクト方法においては次のよう
な効果がある。
子のコンタクト形成方法においては、食刻障壁層を用い
るSAC工程で食刻障壁層に過シリコン酸化窒化膜を用
い、層間絶縁膜の食刻工程時にC−H−F系ガスを混合使
用して食刻障壁層との食刻選択比を増加させ、低圧CVD
窒化膜に比べ過シリコン酸化窒化膜がストレスが少な
く、ストレスによる素子の特性劣化やウェーハの歪曲等
のような現象を防止することができる。
発生問題も解決され、通常の反射防止膜に用いられる過
シリコン酸化窒化膜を利用するので、追加的な反射防止
工程が不要であるため工程が単純になる。
比べ誘電率が小さいため、配線間の寄生キャパシタンス
による素子の動作速度低下を改善させることができる。
けないため基板の損傷が防止され、最適工程条件の余裕
度が増加し、食刻均一度が増加して工程収率及び素子動
作の信頼性を向上させることができる。
子のコンタクト形成方法においては、過シリコン酸化窒
化膜形成時に膜を構成する非晶質シリコンの含量を5〜3
0%に一定に維持し、同時にSi−Nの含量を30〜70%の条
件にして食刻選択比を増加させることにより、既存にキ
ャピング窒化膜を利用したSAC工程を過シリコン酸化窒
化膜の単層を用いてSAC工程で行い、既存の多段階蒸着
による反射防止膜、ハードマスク、及びスペーサのよう
なそれぞれの層が有する機能を行うことができる。
クト形成方法、過シリコン酸化窒化膜の厚さが900Å
以上であれば、下部膜の反射度を10%以下に調節する
ことができる点に鑑みて反射防止膜、ハードマスク蒸着
膜の厚さを低下させることができ後続工程時の段差を減
少させることができる。
でき、多段階の工程を一段階に減少させることができる
ため工程を単純化させることができる。
化膜と窒化膜の二種類の材料に伴う多段階式食刻工程
は、単層である過シリコン酸化窒化膜を食刻する工程に
取り替えることにより工程効率を高めることができる。
シリコン酸化窒化膜に形成することにより、ハードマス
クとの接合を増加させ素子の配線形成においての安定化
に寄与することができる。
節減、及び工程の効率、及び素子の特性を改善すること
ができる。
己整列的なコンタクト方法においては、通常のシリコン
酸化窒化膜とシリコンリッチ酸化窒化膜又は通常のシリ
コン酸化膜と、シリコンリッチ酸化窒化膜の積層構造で
マスク絶縁膜と絶縁膜スペーサを形成することにより、
自己整列的なコンタクト工程を容易に行うことができ
る。
クト形成方法を示す断面図である。
クト形成方法を示す断面図である。
クト形成方法を示す断面図である。
タクト形成方法を示す断面図である。
クト形成断面図である。
クト形成断面図である。
クト形成断面図である。
クト形成断面図である。
クト形成断面図である。
タクト形成方法を示す断面図である。
タクト形成方法を示す断面図である。
タクト形成方法を示す断面図である。
タクト形成方法を示す断面図である。
Claims (25)
- 【請求項1】 所定の下部構造物を有する半導体基板上
に、過シリコン酸化窒化膜で成る食刻障壁層を形成する
工程と、 前記過シリコン酸化窒化膜上に層間絶縁膜を形成する工
程と、 前記層間絶縁膜でコンタクトホールに予定されている部
分を露出させる感光膜パターンを形成する工程と、 前記感光膜パターンにより露出されている層間絶縁膜を
選択的に除去して過シリコン酸化窒化膜を露出させる
が、前記層間絶縁膜をC−H−F系ガスを利用して食刻
し、前記感光膜パターンを除去する工程と、 前記選択的に除去された層間絶縁膜をマスクに、前記露
出した過シリコン酸化窒化膜を除去して自己整列コンタ
クトを形成する工程を備えることを特徴とする半導体素
子のコンタクト形成方法。 - 【請求項2】 前記層間絶縁膜はBPSG、TEOS、PSG、HDP
−USG、又はAPL(Advanced Planarization Layer)中、
何れか一つで成ることを特徴とする請求項1記載の半導
体素子のコンタクト形成方法。 - 【請求項3】 前記C−H−F含有ガスは、例えばC
2F4、C2F6、C3F6、C 3F8、C4F8、C4F6、C5
F8、C5F10、CxHyFz(x+y=2、3、4、5;z
=4、6、8、10)、CH3F、C2HF5、C2H2、CH3
F、及びCH2F2で成る群の中から任意に選択される一つ
又はそれ以上の混合ガスであるか、前記の混合ガスに不
活性ガスを混合して用いることを特徴とする請求項1記
載の半導体素子のコンタクト形成方法。 - 【請求項4】 前記層間絶縁膜食刻工程を層間絶縁膜が
BPSGのとき、パワーは300〜3,000W、ガス圧力3〜200m
T、C4F8:CH2F2:Ar=5〜50:1〜50:1〜1,000の混
合ガスを用いて行うことを特徴とする請求項1記載の半
導体素子のコンタクト形成方法。 - 【請求項5】 半導体基板上に導電層パターンとハード
マスク絶縁膜パターンを積層する工程と、 前記ハードマスク絶縁膜パターンと導電層パターン側壁
に絶縁膜スペーサを形成する工程と、 前記全体構造の上部に過シリコン酸化窒化膜で成る食刻
障壁層を形成する工程と、 前記過シリコン酸化窒化膜上に層間絶縁膜を形成する工
程と、 前記層間絶縁膜でコンタクトホールに予定されている部
分を露出させる感光膜パターンを形成する工程と、 前記感光膜パターンにより露出されている層間絶縁膜を
選択的に除去して過シリコン酸化窒化膜を露出させる
が、前記層間絶縁膜をC−H−F系ガスを利用して食刻
し、前記感光膜パターンを除去する工程と、 前記選択的に除去された層間絶縁膜をマスクに、前記露
出した過シリコン酸化窒化膜を除去して自己整列コンタ
クトを形成する工程を備えることを特徴とする半導体素
子のコンタクト形成方法。 - 【請求項6】 前記層間絶縁膜はBPSG、TEOS、PSG、HDP
−USG、又はAPL(Advanced Planarization Layer)中、
何れか一つで成ることを特徴とする請求項5記載の半導
体素子のコンタクト形成方法。 - 【請求項7】 前記C−H−F含有ガスは、例えばC
2F4、C2F6、C3F6、C 3F8、C4F8、C4F6、C5
F8、C5F10、CxHyFz(x+y=2、3、4、5;z
=4、6、8、10)、CH3F、C2HF5、C2H2、CH3
F、及びCH2F2で成る群の中から任意に選択される一つ
又はそれ以上の混合ガスであるか、前記の混合ガスに不
活性ガスを混合して用いることを特徴とする請求項5記
載の半導体素子のコンタクト形成方法。 - 【請求項8】 前記層間絶縁膜食刻工程を層間絶縁膜が
BPSGのとき、パワーは300〜3,000W、ガス圧力3〜200m
T、C4F8:CH2F2:Ar=5〜50:1〜50:1〜1,000の混
合ガスを用いて行うことを特徴とする請求項5記載の半
導体素子のコンタクト形成方法。 - 【請求項9】 半導体基板上に導電層を形成し、その上
部に非晶質シリコンやポリシリコンの含量が5〜70パ
ーセント含まれた第1過シリコン酸化窒化膜で成るハー
ドマスクを形成する工程と、 前記第1過シリコン酸化窒化膜をプラズマ処理し、前記
第1過シリコン酸化窒化膜表面に酸化膜を形成する工程
と、 前記ハードマスクと導電層をパターニングし、ハードマ
スクパターンと導電配線を形成する工程と、 前記ハードマスクパターンと導電配線側壁に、非晶質シ
リコンやポリシリコンの含量が5〜70パーセント含ま
れた第2過シリコン酸化窒化膜で成るスペーサを形成す
る工程を含んで成ることを特徴とする半導体素子のコン
タクト形成方法。 - 【請求項10】 前記第1過シリコン酸化窒化膜はその
下側が低シリコン含量を含み、上側が高シリコン含量を
含むようインシチュ工程で形成することを特徴とする請
求項9記載の半導体素子のコンタクト形成方法。 - 【請求項11】 前記第1過シリコン酸化窒化膜は、シ
リコン酸化窒化膜が形成している非晶質又はポリシリコ
ン、シリコン窒化物(Si3N4)及びシリコン酸化物(S
iO2)中で、シリコン窒化物(Si3N4)含量比を10
パーセント以上90パーセント以下にして形成すること
を特徴とする請求項10記載の半導体素子のコンタクト
形成方法。 - 【請求項12】 前記第1及び2過シリコン酸化窒化膜
は、13.56MHz又は100Hz〜1MHzの高周波電源を用いてPEC
VD方法で形成することを特徴とする請求項9記載の半導
体素子のコンタクト形成方法。 - 【請求項13】 前記PECVD方法は、0〜2KWのプラズマ
発生電力で薄膜密度を高めるため基板バイアスを印加
し、0.5〜20torrの圧力下で行うことを特徴とする請求
項12記載の半導体素子のコンタクト形成方法。 - 【請求項14】 前記PECVD方法は、SiH4を0〜500scc
m、N2Oを0〜5000sccm、N2を0〜50000sccmに混合した
気体を用い、He、Ne、又はAr等の不活性気体を添加して
希釈した蒸着用混合気体を用いることを特徴とする請求
項12記載の半導体素子のコンタクト形成方法。 - 【請求項15】 前記第1及び2過シリコン酸化窒化膜
は、2.45GHzの超高周波電源を用いてPECVD方法で形成す
ることを特徴とする請求項9記載の半導体素子のコンタ
クト形成方法。 - 【請求項16】 前記PECVD方法は、0〜5KWのプラズマ
発生電力で薄膜密度を高めるため基板バイアスを印加
し、0.002〜100torrの圧力下で行うことを特徴とする請
求項15記載の半導体素子のコンタクト形成方法。 - 【請求項17】 前記PECVD方法は、SiH4を0〜500scc
m、N2Oを0〜5000sccm、N2を0〜50000sccmに混合した
気体を用い、He、Ne、又はAr等の不活性気体を添加して
蒸着用混合気体を希釈させ、薄膜均一度を向上させるこ
とを特徴とする請求項15記載の半導体素子のコンタク
ト形成方法。 - 【請求項18】 前記プラズマ処理工程は、反応室圧力
は0.01〜10torr、高周波印加電力は0〜5000W、基板温度
は100〜500℃、両電極間距離は10〜1000mmの条件下でN
2O、又はO2気体を100〜10000sccmに用いてインシチュ
工程で行うことを特徴とする請求項9記載の半導体素子
のコンタクト形成方法。 - 【請求項19】 半導体基板上部に導電層、第1シリコ
ン酸化窒化膜及び第1シリコンリッチ酸化窒化膜を形成
し、これらをパターニングして導電配線を形成する工程
と、 前記導電配線側壁に、第2シリコン酸化窒化膜と第2シ
リコンリッチ酸化窒化膜の積層構造で成るスペーサを形
成する工程と、 前記全体構造表面上に、全体表面上部を平坦化させる層
間絶縁膜を形成する工程と、 前記半導体基板の予定された部分を露出させるコンタク
トを、自己整列的に形成する工程を含んで成ることを特
徴とする半導体素子のコンタクト形成方法。 - 【請求項20】 前記第1及び2シリコン酸化窒化膜
は、前記第1及び2シリコンリッチ酸化窒化膜をインシ
チュで形成することを特徴とする請求項19記載の半導
体素子のコンタクト形成方法。 - 【請求項21】 前記自己整列的なコンタクト食刻工程
は、前記層間絶縁膜と第1及び2シリコンリッチ酸化窒
化膜が十分な食刻選択比の差を有することのできるC−F
系プラズマを利用して行うことを特徴とする請求項19
記載の半導体素子のコンタクト形成方法。 - 【請求項22】 前記自己整列的なコンタクト食刻工程
は、食刻工程の安定性を向上させるためアルゴンやヘリ
ウム等のような不活性ガスを添加して行うことを特徴と
する請求項21記載の半導体素子のコンタクト形成方
法。 - 【請求項23】 前記自己整列的なコンタクト食刻工程
は、C3F8、C5F8等のような炭素リッチ(C−rich)
フッ素ガスを利用して行うことを特徴とする請求項19
記載の半導体素子のコンタクト形成方法。 - 【請求項24】 前記コンタクト食刻工程は、C−H−F
系ガスを添加してポリマーによる食刻停止現象を抑制す
ることを特徴とする請求項21記載の半導体素子のコン
タクト形成方法。 - 【請求項25】 前記第1及び2シリコン酸化窒化膜の
代わりに、酸化膜を利用することを特徴とする請求項1
9記載の半導体素子のコンタクト形成方法。
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980048340A KR100308500B1 (ko) | 1998-11-12 | 1998-11-12 | 반도체소자의 콘택홀 형성방법 |
KR10-1999-0021770A KR100372770B1 (ko) | 1999-06-11 | 1999-06-11 | 반도체소자의 자기정렬적인 콘택방법 |
KR21770/1999 | 1999-08-31 | ||
KR36608/1999 | 1999-08-31 | ||
KR48340/1998 | 1999-08-31 | ||
KR1019990036608A KR100353290B1 (ko) | 1999-08-31 | 1999-08-31 | 반도체소자의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000299380A true JP2000299380A (ja) | 2000-10-24 |
JP4776747B2 JP4776747B2 (ja) | 2011-09-21 |
Family
ID=27349841
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31969699A Expired - Fee Related JP4776747B2 (ja) | 1998-11-12 | 1999-11-10 | 半導体素子のコンタクト形成方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6316349B1 (ja) |
JP (1) | JP4776747B2 (ja) |
TW (1) | TW449872B (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6602434B1 (en) * | 1998-03-27 | 2003-08-05 | Applied Materials, Inc. | Process for etching oxide using hexafluorobutadiene or related fluorocarbons and manifesting a wide process window |
KR100393970B1 (ko) * | 2000-12-29 | 2003-08-06 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 콘택 형성방법 |
JP2004193491A (ja) * | 2002-12-13 | 2004-07-08 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
JP2005340814A (ja) * | 2004-05-21 | 2005-12-08 | Hynix Semiconductor Inc | 半導体素子の形成方法 |
JP2006516823A (ja) * | 2003-01-29 | 2006-07-06 | フリースケール セミコンダクター インコーポレイテッド | 半導体デバイスのためのarc層 |
JP2007005756A (ja) * | 2005-06-22 | 2007-01-11 | Hynix Semiconductor Inc | 半導体素子のコンタクト孔の形成方法 |
CN109300790A (zh) * | 2017-07-24 | 2019-02-01 | 格芯公司 | 具有牺牲多晶硅层的接触蚀刻停止层 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001135631A (ja) * | 1999-11-10 | 2001-05-18 | Matsushita Electronics Industry Corp | 半導体装置及びその製造方法 |
JP3457277B2 (ja) * | 1999-12-15 | 2003-10-14 | 沖電気工業株式会社 | 半導体装置および半導体装置の製造方法 |
KR100874813B1 (ko) * | 2000-11-08 | 2008-12-19 | 다이킨 고교 가부시키가이샤 | 드라이 에칭 가스 및 드라이 에칭 방법 |
AU2002222631A1 (en) * | 2000-12-21 | 2002-07-01 | Tokyo Electron Limited | Etching method for insulating film |
US7311852B2 (en) * | 2001-03-30 | 2007-12-25 | Lam Research Corporation | Method of plasma etching low-k dielectric materials |
US6569778B2 (en) * | 2001-06-28 | 2003-05-27 | Hynix Semiconductor Inc. | Method for forming fine pattern in semiconductor device |
US6436841B1 (en) * | 2001-09-10 | 2002-08-20 | Taiwan Semiconductor Manufacturing Company | Selectivity oxide-to-oxynitride etch process using a fluorine containing gas, an inert gas and a weak oxidant |
KR100550640B1 (ko) * | 2001-11-30 | 2006-02-09 | 주식회사 하이닉스반도체 | 불화아르곤 노광원을 이용한 패턴 형성 방법 |
KR20040066170A (ko) * | 2001-12-13 | 2004-07-23 | 어플라이드 머티어리얼스, 인코포레이티드 | 질화물 숄더에 대해 높은 민감도를 갖는 자기 정렬 콘택에칭 |
US6686247B1 (en) * | 2002-08-22 | 2004-02-03 | Intel Corporation | Self-aligned contacts to gates |
US7109101B1 (en) * | 2003-05-06 | 2006-09-19 | Amd, Inc. | Capping layer for reducing amorphous carbon contamination of photoresist in semiconductor device manufacture; and process for making same |
DE112004003004T5 (de) * | 2004-10-25 | 2007-10-25 | Spansion Llc, Sunnyvale | Halbleiterbauelement und Verfahren zu dessen Herstellung |
KR100628215B1 (ko) * | 2004-12-24 | 2006-09-26 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속배선 형성방법 |
US7482215B2 (en) | 2006-08-30 | 2009-01-27 | International Business Machines Corporation | Self-aligned dual segment liner and method of manufacturing the same |
US9293576B2 (en) | 2014-03-05 | 2016-03-22 | International Business Machines Corporation | Semiconductor device with low-k gate cap and self-aligned contact |
JP6919350B2 (ja) * | 2017-06-09 | 2021-08-18 | 東京エレクトロン株式会社 | 基板処理方法及び基板処理装置 |
KR102376718B1 (ko) | 2018-03-22 | 2022-03-18 | 삼성전자주식회사 | 자기 정렬 컨택을 포함하는 반도체 장치 및 그 제조 방법 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0774170A (ja) * | 1993-08-31 | 1995-03-17 | Sony Corp | 配線パターンの製造方法 |
JPH09205143A (ja) * | 1996-01-25 | 1997-08-05 | Sony Corp | 接続孔の形成方法 |
JPH09270461A (ja) * | 1996-03-29 | 1997-10-14 | Mitsubishi Electric Corp | 半導体装置 |
JPH10214795A (ja) * | 1997-01-28 | 1998-08-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4888297A (en) | 1982-09-20 | 1989-12-19 | International Business Machines Corporation | Process for making a contact structure including polysilicon and metal alloys |
US5480814A (en) | 1994-12-27 | 1996-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Process of making a polysilicon barrier layer in a self-aligned contact module |
US5622596A (en) * | 1995-05-08 | 1997-04-22 | International Business Machines Corporation | High density selective SiO2 :Si3 N4 etching using a stoichiometrically altered nitride etch stop |
US5897372A (en) * | 1995-11-01 | 1999-04-27 | Micron Technology, Inc. | Formation of a self-aligned integrated circuit structure using silicon-rich nitride as a protective layer |
US6010935A (en) * | 1997-08-21 | 2000-01-04 | Micron Technology, Inc. | Self aligned contacts |
-
1999
- 1999-11-10 TW TW088119815A patent/TW449872B/zh not_active IP Right Cessation
- 1999-11-10 JP JP31969699A patent/JP4776747B2/ja not_active Expired - Fee Related
- 1999-11-10 US US09/438,048 patent/US6316349B1/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0774170A (ja) * | 1993-08-31 | 1995-03-17 | Sony Corp | 配線パターンの製造方法 |
JPH09205143A (ja) * | 1996-01-25 | 1997-08-05 | Sony Corp | 接続孔の形成方法 |
JPH09270461A (ja) * | 1996-03-29 | 1997-10-14 | Mitsubishi Electric Corp | 半導体装置 |
JPH10214795A (ja) * | 1997-01-28 | 1998-08-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6602434B1 (en) * | 1998-03-27 | 2003-08-05 | Applied Materials, Inc. | Process for etching oxide using hexafluorobutadiene or related fluorocarbons and manifesting a wide process window |
KR100393970B1 (ko) * | 2000-12-29 | 2003-08-06 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 콘택 형성방법 |
JP2004193491A (ja) * | 2002-12-13 | 2004-07-08 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
US7705462B2 (en) | 2002-12-13 | 2010-04-27 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
JP4489345B2 (ja) * | 2002-12-13 | 2010-06-23 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
JP2006516823A (ja) * | 2003-01-29 | 2006-07-06 | フリースケール セミコンダクター インコーポレイテッド | 半導体デバイスのためのarc層 |
JP4712686B2 (ja) * | 2003-01-29 | 2011-06-29 | フリースケール セミコンダクター インコーポレイテッド | 半導体デバイス製造方法 |
JP2005340814A (ja) * | 2004-05-21 | 2005-12-08 | Hynix Semiconductor Inc | 半導体素子の形成方法 |
JP2007005756A (ja) * | 2005-06-22 | 2007-01-11 | Hynix Semiconductor Inc | 半導体素子のコンタクト孔の形成方法 |
CN109300790A (zh) * | 2017-07-24 | 2019-02-01 | 格芯公司 | 具有牺牲多晶硅层的接触蚀刻停止层 |
CN109300790B (zh) * | 2017-07-24 | 2021-11-02 | 格芯(美国)集成电路科技有限公司 | 具有牺牲多晶硅层的接触蚀刻停止层 |
Also Published As
Publication number | Publication date |
---|---|
JP4776747B2 (ja) | 2011-09-21 |
TW449872B (en) | 2001-08-11 |
US6316349B1 (en) | 2001-11-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4776747B2 (ja) | 半導体素子のコンタクト形成方法 | |
US6787452B2 (en) | Use of amorphous carbon as a removable ARC material for dual damascene fabrication | |
US6455417B1 (en) | Method for forming damascene structure employing bi-layer carbon doped silicon nitride/carbon doped silicon oxide etch stop layer | |
JP5122106B2 (ja) | 炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法 | |
KR101004691B1 (ko) | 반도체 소자의 미세패턴 형성방법 | |
US7544623B2 (en) | Method for fabricating a contact hole | |
US6228760B1 (en) | Use of PE-SiON or PE-OXIDE for contact or via photo and for defect reduction with oxide and W chemical-mechanical polish | |
US8728945B2 (en) | Method for patterning sublithographic features | |
TW202109618A (zh) | 圖案化半導體裝置的方法 | |
US6858542B2 (en) | Semiconductor fabrication method for making small features | |
US6787455B2 (en) | Bi-layer photoresist method for forming high resolution semiconductor features | |
KR100781858B1 (ko) | 반도체 소자의 제조 방법 | |
KR20020058288A (ko) | 반도체소자의 제조방법 | |
US20070122973A1 (en) | Method of manufacturing flash memory device | |
KR100308500B1 (ko) | 반도체소자의 콘택홀 형성방법 | |
JP2006156591A (ja) | 半導体装置の製造方法 | |
JPH10189731A (ja) | コンタクトホール形成方法 | |
US7001692B2 (en) | Method of forming a mask having nitride film | |
KR101037690B1 (ko) | 반도체소자의 제조방법 | |
TWI553739B (zh) | 一種形成開口的方法 | |
KR100764452B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
US10354885B2 (en) | Hard masks for block patterning | |
KR100620711B1 (ko) | 폴리머를 제거할 수 있는 접속 구멍 형성 방법 및 이를이용한 반도체 소자의 제조 방법 | |
KR20060113282A (ko) | 반도체소자의 제조방법 | |
KR20020046681A (ko) | 반도체 소자의 콘택홀 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060919 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090225 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100713 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20101013 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20101018 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101110 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101207 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110307 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110310 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110407 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110531 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110629 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140708 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |