TW449872B - Method for forming contacts of semiconductor devices - Google Patents

Method for forming contacts of semiconductor devices Download PDF

Info

Publication number
TW449872B
TW449872B TW088119815A TW88119815A TW449872B TW 449872 B TW449872 B TW 449872B TW 088119815 A TW088119815 A TW 088119815A TW 88119815 A TW88119815 A TW 88119815A TW 449872 B TW449872 B TW 449872B
Authority
TW
Taiwan
Prior art keywords
film
nitride film
oxidized
insulating film
silicon nitride
Prior art date
Application number
TW088119815A
Other languages
English (en)
Inventor
Jeong-Ho Kim
Jae-Ok Ryu
Ja-Chun Ku
Jin-Woong Kim
Si-Bum Kim
Original Assignee
Hyundai Electronics Ind
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1019980048340A external-priority patent/KR100308500B1/ko
Priority claimed from KR10-1999-0021770A external-priority patent/KR100372770B1/ko
Priority claimed from KR1019990036608A external-priority patent/KR100353290B1/ko
Application filed by Hyundai Electronics Ind filed Critical Hyundai Electronics Ind
Application granted granted Critical
Publication of TW449872B publication Critical patent/TW449872B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H01L21/02326Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/3143Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Description

A7 448972 __B7____ 五、發明說明(;) 本發明領域: 本發明係關於一種製造半導體元件之方法,特別是-種半導體元件之接觸的形成方法,其中使用氧化之多ί夕的 氮化膜(oxidized silicon-rich nitride film)當作使用飽刻阻障 膜之自我校準接觸(self-aligned contact: SAC)製程中的飽刻 阻障膜,因而可以避免因導線短路所造成最後製成元f牛品 質之降低、可以避免降低製程界限所造成之蝕刻停止、可 以避免於SAC製程期間所發生之應力,因而達到製程良率 的提昇以及元件操作可靠度之增進。 先前枝藝的描沭= 最近製作高整合度半導體元件之趨勢已經大大地受到 形成具有微米尺寸圖案技術發展之影響。換言之,爲了製 作高整合度半導體元件,必須形成具有微米尺寸之光阻膜 圖案。此種光阻膜廣泛地使用在半導體元件製作中蝕刻製 程或離子佈植實施時當作遮罩。 雖然此種光阻膜之解析度大大地受到光阻膜材料與光 阻膜於其形成所在的基板之間附著度的影響,其基本上正 比於使用於步進機中之光源所發射之光波長及所使用之製 程常數,而與步進機之光學數値孔徑成反比。也就是解析 度可以藉由下述之公式表示: R=kX λ/ΝΑ 其中,R代表解析度,k代表製程常數,λ代表步進機 使用之光源所發射之光波長,ΝΑ代表步進機的數値孔徑。 爲了達到增進步進機解析度之目的,必須使用具有縮 4 本紙張尺度適用令固國家標準(CNS>A4規格(210x 297公釐) (請先閲讀f面之注意事項再填寫本頁) • I »111111— > - - - ----- 經濟部智慧財產局員工消費合作杜印製 經濟部智慧財產局員工消費合作社印製 4 48972 A7 B7 五、發明說明() 短波長之光源的步進機。例如,使用波長爲436 nm之G線 步進機及使用波長爲365 nm之t線步進機,其解析度受限 於線/空間圖案約0.7/zm以及約〇.5/zm之限制。爲了形成 具有小於0.5//m尺寸之微米圖案,必須使用具有短於G線 或i線波長之光源的步進機。此種光源可能爲一深紫外線 (DUV)光源,例如KrF雷射具有248 nm之波長,或ArF雷 射具有193 nm之波長。 除了嘗試增進上述步進機之功能,製程上之改良也曾 經用來改善解析度之限制。例如,已經提出使用一相位移 光罩(phase shift mask)當作光罩。例如,已經發展一種對比 增強層(contrast enhancement layer ; CEL)方法,其中可以增 進影像對比之分離薄膜形成於晶圓上。也已經提出一種三 層光阻(tri-layer resister ; TLR)方法,其中例如旋塗式玻璃 (spm on glass ; S0G)所組成之中間層插入兩光阻膜之間。 此外,也已經提出一種矽化(sililation)方法,其中矽被選擇 性地植入光阻膜之上部。 同時,適用於將上層與下層導線相互連接之接觸孔, 相較於線/空間圖案而言具有較高的設計尺度。對於增加整 合度的半導體元件而言,接觸孔自週邊線路起具有減縮之 尺寸以及減縮之空間。再者,也涉及到深寬比的增加。此 深寬比代表接觸孔深度與直徑之比値。 爲了此原因,在需製作出具有多層導線結構之高整合 度半導體元件的情況,半導體元件製造中要求光罩間正確 且嚴格的校準。此將導致製程界限的下降。 5 本紙張尺度適用中國國家標準(CNS>A4規格(210 X 297公釐) · ----裝------II 訂·--------線 {琦先閱讀背面之注意事項再填寫本頁) A7 448972 ___B7_ 五、發明說明(十) 把形成接觸孔之光罩加以形成,必須考量涉及相互校 準這些光罩程序的失去校準忍受値、涉及曝光程序的鏡片 扭曲、涉及形成此光罩與執行光蝕印製程的臨界尺寸之變 化、以及光罩間的整合排列,以便維持相鄰接觸孔間所需 的空間。 對於此種接觸孔之形成方法,已經提出直接蝕刻法、 使用側壁間隔物的方法以及自我校準接觸(SAC)的方法。 直接蝕刻法與使用側壁間隔物法具有涉及高整合度半 導體元件製作之限制,因爲上述兩法依照現行技術無法應 用於涉及0.3# m或更小之設計尺度的半導體元件製造。 爲了克服涉及使用於形成接觸孔之光蝕印的限制,已 提出SAC法。已知的SAC法依據所使用的蝕刻阻障膜加以 歸類。此種蝕刻阻障膜像是多晶矽膜、氮化膜、氧化的氮 化膜。較佳之方式爲使用氮化膜當作蝕刻阻障膜的SAC法 〇 現在,形成半導體元件的自我校準接觸之習知各種方 法將在以下詳細介紹。 依據一種形成半導體元件之自我校準接觸的傳統方法 例子,一所需之底層結構形成於半導體基板之上。此底層 結構可以包含元件隔絕氧化膜,以及金氧半導體場效電晶 體(metal oxide semiconductor field effect transistor ; MOSFET),每一個金氧半導體場效電晶體分別包含閘極以 及與閘極氧化膜和遮罩氧化膜圖案重疊之源極/汲極區域。 在所得結構的整個暴露的上表面上,然後依序形成一蝕刻 6 本紙張尺度適用中國國家標準(CNS)A4規格(210x 297公釐) . Ί I---—--------^ · I — I---- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印*'衣 4 48 972 A7 B7 五、發明說明) 阻障膜以及由氧化物材料組成的中間層絕緣膜。 之後,一光阻膜圖案形成於上述所得結構之上,以暴 露出分別對應於電荷儲存電極以及位元線等等接觸所要形 成區域的中間層絕緣膜的部份。· 然後利用乾式蝕刻法蝕刻中間層絕緣膜未被光阻圖案 膜覆蓋之暴露部份,而造成蝕刻阻障膜部份地暴露。蝕刻 阻障膜在其暴露之處隨後被蝕刻,因此形成接觸孔。 在蝕刻阻障膜以多晶矽所組成的情況中,其形成之方 法可以利用一種其中蝕刻阻障膜形成於整個半導體基板表 面的方法來進行,或是令鈾刻阻障膜以襯墊的形式形成在 分別對應於接觸孔形成區域的半導體基板部份的方法來進 行。 因爲多晶矽具有與氧化物不同之蝕刻機制,所以用來 當作蝕刻阻障膜’其有可能得到高蝕刻選擇性,而不同於 置於其底下的氧化膜。 然而,多晶阻障SAC形成方法具有關於接觸孔間絕緣 可靠度降低的問題。另一方面,襯墊的形成方法涉及當接 觸襯墊未舆矽基板校準時會造成矽基板被破壞的問題。 爲解決上述之問題’提出了形成接觸襯墊之側壁間隔 物或擴大的方法。然而,這兩種方法面臨在設計尺度爲 0.18#ιη或更小時無法實施之問題。 利用氣化膜做爲融刻阻障膜的SAC法(多晶阻障SAC) 爲已知可以解決上述問題的方法。 依據此SAC法,中間層絕緣膜在中間層絕緣膜與|虫刻 7 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝----I---訂----I---線 經濟部智慧財產局工消費合作社印制衣 經濟部智慧財產局員工消費合作社印製 4 48972 a? B7 五、發明說明(Γ) 阻障膜間的蝕刻選擇性差異爲15: I或更高之條件下被乾 式蝕刻,因此造成氮化膜部份暴露。然後,氮化膜暴露的 部份被去除,因而形成接觸孔。 在此例中,蝕刻製程的執行係利用C2Fp ' C3Fs、C%FS、C2H2、CH;F、GHF5 以及 CHA 之一或更多者做 爲C-H-F爲基礎之氣體或產生大量聚合物的含氫氣體’而 混合惰性氣體,以得到增加的蝕刻選擇性。 在蝕刻期間所產生的聚合物將會沉積於氧化物材料所 組成之中間層絕緣膜之上,它不斷地被產生自氧化膜的氧 所移除,如此使中間層絕緣膜被蝕刻。然而,在聚合物沉 積於氮化膜上的情況下,因爲沒有蝕刻來源,所以此氮化 膜不會被破壞。 因此,雖然產生的聚合物的量有增加,造成氧化膜與 氮化膜間蝕刻選擇性差異的增加,但是超量產生之聚合物 或產生含有不可蝕刻成份的聚合物,也許會造成蝕刻製程 在特定階段之停止。當使用增加C/F比値之蝕刻氣體時, 發生聚合物產量的增加,更容易造成蝕刻製程的停止。 在另一方面,當過度地降低氧化膜與氮化膜間之蝕刻 選擇性差異時,氮化膜之破壞也許會發生。在此情況中, 置於氮化膜下之導電層,例如半導體基板,也許會被破壞 。上層與下層線路間之短路也許會發生。上述方法展現對 於最佳化製程條件的製程容忍度有限、低的重製率、因施 加於其他膜層之應力所產生之可靠度下降。 使用氧化的氮化膜當作蝕刻阻障膜的方法,被提出來 8 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閲讀背面之注意事項再填寫本頁) '裝------—訂------線 經濟部智慧財產局員工消費合作社印製 ^ 4 48972 A7 ___B7______ 五、發明說明(i ) 解決涉及使用氮化膜當作蝕刻阻障膜的SAC方法之問題。 氧化的氮化膜用來防止應力施加到置於其下的膜,以 及防止介於其與硼磷矽酸鹽玻璃(BPSG)膜界面間的破壞。 然而,此方法涉及實施SAC製程本身困難度的問題, 因爲氧氮化物具有介於氧化物與氮化物之間的中間特性, 所以對於氧化的氮化膜而言,相對於氧化膜很難得到所需 之高蝕刻選擇性,例如15 : 1或更高。 另一個形成半導體元件的自我校準接觸之傳統方法將 於後敘述。 圖1至圖3分別描繪了一種形成半導體元件自我校準 接觸的傳統方法之截面圖。 依據此傳統之方法,一導電層11先行形成於半導體基 板(未圖示)之上,以便形成位於半導體基板上之字元線、 位元線或其他金屬線,如圖1所示。然後一抗反射膜13以 及一硬式遮罩15依序沉積於導電層11之上。 抗反射層13包含氧化的氮化矽膜,而硬式遮罩15包 含氮化膜,其係利用電漿增強化學氣相沉積(PECVD)法所 形成。 參閱圖2,接觸用之光阻膜圖案17形成於適用形成硬 式遮罩15的氮化膜上。 此光阻膜圖案Π形成時可能伴隨著殘渣。殘澄之產生 來源爲胺,而胺之形成原因爲光阻膜Π與後續爲形成硬式 遮罩15的氮化膜所產生的氮之間的反應。殘潼造成光阻膜 圖案尾渣19的形成,對後續導線的形成有不利的影響° 9 (請先閱讀背面之注意事項再填寫本頁) 裝---— ί I I ί ύν 1ΙΙΪΙΙ1Ι — 言· 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 4 489 72 A7 __B7___ 五、發明說明(7 ) 在形成光阻膜17之前,可以進行一種使用覆蓋性氮化 物(capping nitride)的CN-SAC法。藉由覆蓋性氮化物與氧化 膜間之高蝕刻選擇性差異,可以有效實行此CN-SAC法。 然而,本方法會渉及來自於氮化膜本質應力之問題。 也就是形成導線製程期間,不可能降低因爲氮化膜本質應 力所導致的龜裂。此種龜裂可能造成導線特性的劣化。因 爲此原因,最終元件將受到不利之影響。 在形成如圖2所示的光阻膜圖案17之前,沉積做爲硬 式遮罩15的氮化膜則使用電漿將其表面加以處理,因而形 成氧化矽膜21於其上。 在氧化矽膜21上形成導線接觸用的遮罩後,利用上述 遮罩而蝕刻氧化矽膜21、硬式遮罩15、抗反射膜13以及 導電層11,以將上述膜層做出佈局圖案。 之後,藉由低壓化學氣相沉積(LPCVD)法,把氮化膜 間隔物形成於導電層11圖案之側壁上。 此氮化膜間隔物有利地展現高的梯級覆蓋。然而,這 些氮化膜間隔物對於做爲硬式遮罩的PECVD氮化膜之鍵結 力小,所以在後續之熱處理過程中,氮化膜間隔物可能從 PECVD氮化膜上剝落。在此情形中,可能會發生導電層11 之氧化。 由以上之敘述可以顯見,半導體元件之接觸的傳統形 成方法牽涉到許多的問題。 換言之,因爲抗反射膜、硬式遮罩以及絕緣膜間隔物 在所用材料上或沉積方法上彼此都不相同,此傳統方法可 10 本纸張尺度適用+國國家標準(CNS)A4規格(210 =<297公釐) (請先閱讚背面之注意事項再填寫本頁) 裝·1—!!1 訂-----ί 線 經濟部智慧財產局員工消費合作社印制农 448972 A7 ______B7___ 五、發明說明(斤) 能導致這些膜層界面間發生剝離之現象。由於這原因,可 能形成不必要的氧化膜,導致最後半導體元件的產能、特 性以及可靠度下降。 另一種形成半導體元件自我校準接觸之傳統方法將於 後敘述。 圖4描繪了一種習知的形成半導體元件自我校準接觸 方法之截面圖。 依據此方法,做爲聞極之導電層33先行形成於半導體 基板31之上,如圖4所示。當作遮罩絕緣膜的第一氮化矽 膜35接著形成於導電層33之上。 之後’氧化的氮化矽膜39形成於第一氮化矽膜35之 上當作抗反射膜。 接著利用一閘極遮罩,實施一蝕刻製程。在此蝕刻製 程中,蝕刻當作抗反射膜的氧化的氮化矽膜39、當作遮罩 絕緣膜的第一氮化矽膜35、用於閘極的導電層33,而形成 鬧極。 如本例在製作高整合度半導體元件中,十分必要使用 抗反射膜,因爲做爲遮罩絕緣膜之氮化矽膜具有嚴重的發 散反射特性。 第二氮化矽膜37接著形成於閘極之側壁上,而於那些 側壁之上形成絕緣膜間隔物。 接著,形成一中間層絕緣膜41,用以平坦化整個所得 結構的上表面’中間層絕緣膜41利用絕緣材料所組成,且 展現可流動之特性,如BPSG。 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) (請先閱讀背面之注意事項再填寫本頁) -I --------訂·-------- I . 經濟部智慧財產局員工消費合作杜印制衣 4 48972 A7 B7 五、發明說明(,) 然後執行一 SAC製程,其中形成接觸孔43,其暴露出 半導體基板31想要暴露之區域。 然而:依據此傳統之方法,所使用之晶圓也許會受到 來自遮罩絕緣膜或用於絕綠膜間隔物的氮化矽膜之高應力 的影響’而導致晶圓扭曲變形。此種晶圓之變形也許會造 成導體舉翹的現象。 結果也有一個問題,例如後續光蝕印製程實施時不同 層之間校準之困難。 再者’氮化矽膜也許會劣化最後元件之特性,因爲氮 化矽膜具有高介電常數,而產生寄生電容環繞於導體周圍 〇 因爲氮化矽膜也顯現十分嚴重的發散反射特性,因此 基本上有必要使用抗反射膜置於其上。如此之需求導致製 程之複雜。 本發明之槪要: 因此,有鑒於上述傳統方法所涉及之問題而做出本發 明,而本發明之主要目的爲提供一種半導體元件之接觸的 形成方法,其中使用氧化之多矽的氮化膜做爲SAC製程中 的蝕刻阻障膜,因而在蝕刻中間層絕緣膜時得到充分的倉虫 刻選擇性。 本發明之第二目的爲提供一種半導體元件之接觸的形 成方法,其具有在蝕刻製程期間防止蝕刻停止之能力,同 時降低應力。 本發明之桌二目的爲提供一種半導體元件之接觸的形 12 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) ^--------^i—--- 經濟部智慧財產局員工消費合作社印製 4 48 972 A„ A/ ___B7 五、發明說明(/f) 成方法,其具有在後續熱處理以形成氮化膜做爲鈾刻阻障 膜時防止發生龜裂之能力,同時降低存在於導線間之寄生 電容,因而提昇製程之良率,並提昇元件之操作可靠度。 本發明之第四目的爲提供一種半導體元件之接觸的形 成方法,其中使用相同的材料而將氧化之多矽的氮化膜形 成於導電層圖案的上表面以及側壁上當作蝕刻阻障膜,因 而防止蝕刻阻障膜發生剝離之現象。 本發明之第五目的爲提供一種半導體元件之接觸的形 成方法,其可使後續之SAC製程穩定以及易於執行,因而 避免最終製成半導體元件特性之劣化。 本發明之第六目的爲提供一種半導體元件之接觸的形 成方法,其中利用多層結構形成導體用之遮罩絕緣膜與絕 緣膜間隔物,該多層結構包含氧化的氮化矽膜以及氧化之 多矽的氮化膜,因而具有提昇依據SAC所製成半導體元件 的特性、可靠度以及產能之能力,所以本方法適合於高整 合度半導體元件之製造。 依據本發明某一方面,本發明所提供一種半導體兀件 之接觸的形成方法,包含步驟:形成一包含氧化之多矽的 氮化膜之蝕刻阻障膜於半導體基板之上,半導體基板具有 所需之底層結構;形成一中間層絕緣膜於氧化之多矽的氮 化膜之上;形成一光阻膜圖案於中間層絕緣膜之上,使得 中間層絕緣膜在分別對應接觸孔所要形成的區域的部份暴 露出來;根據使用以C-H-F爲基礎的氣體之蝕刻製程,選 擇性地去除中間層絕緣膜的暴露部份,藉此部份地暴露氧 13 本紙張尺度適用尹國國家標準(CNS)A4規格(210 X 297公S ) "請先閱讀背面之注意事項再填寫本頁) -I 裝---— — — — — 訂 -------* 線 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印*1衣 4 4897 2 a? ___B7 五、發明說明(") 化之多矽的氮化膜,以及完全去除光阻膜圖案;及利用殘 留之中間層絕緣膜當作遮罩,去除氧化之多矽的氮化膜所 暴露之部份,藉此形成自我校準的接觸。 依據本發明的另一方面,本發明所提供一種半導體元 件之接觸的形成方法,包含步驟:將一導電層圖案以及一 硬式遮罩絕緣膜圖案層積於一半導體基板之上;形成一包 含氧化之多矽的氮化膜之蝕刻阻障膜於所得結構之整個上 表面上;形成一中間層絕緣膜於氧化之多矽的氮化膜之上 ;形成一光阻膜圖案於中間層絕緣膜之上,使得中間層絕 緣膜在分別對應接觸孔所要形成的區域的部份暴露出來; 根據使用以C-H-F爲基礎的氣體之蝕刻製程,選擇性地去 除中間層絕緣膜的暴露部份,藉此部份地暴露氧化之多矽 的氮化膜,以及完全去除光阻膜圖案;及利用殘留之中間 層絕緣膜當作遮罩,去除氧化之多矽的氮化膜所暴露之部 份,藉此形成自我校準的接觸。 依據本發明的另一方面,本發明所提供一種半導體元 件之接觸的形成方法,包含步驟:形成一導電層於一半導 體基板之上,及形成一硬式遮罩於導電層之上,硬式遮罩 包含具有含量爲5至30%之非晶或多晶矽的第一氧化之多 矽的氮化膜;以電漿處理第一氧化之多矽的氮化膜,藉此 形成一氧化膜於第一氧化之多矽的氮化膜之上;將硬式遮 罩以及導電層做出佈局圖案,藉此形成一硬式遮罩圖案以 及導線;及形成間隔物於硬式遮罩圖案的側壁上以及導線 的側壁上,該間隔物包含具有含量爲5至30%之非晶或多 14 本紙張又度適用中國國家標準(CNS)A4規格(2扣x 297公釐) I--------— If— --11!*"訂-----I--* (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 48972 五、發明說明(/:L) 晶矽的第二氧化之多矽的氮化膜。 依據本發明的另一方面,本發明所提供一種半導體元 件之接觸的形成方法’包含步驟:於半導體基板之上依序 層積一導電層,第一氧化的氮化矽膜、第一氧化之多矽的 氮化膜’然後將上述膜層做出佈局圖案,藉以形成導線; 於導線的側壁上形成間隔物,每一間隔物具有層積結構, 其分別包含第二氧化的氮化矽膜及第二氧化之多矽的氮化 膜;形成中間層絕緣膜於所得結構之整個上表面上,以平 坦化所得結構的上表面;及依據自我校準接觸蝕刻製程, 以自我校準方式形成接觸孔’同時分別透過該接觸孔以暴 露出該半導體基扳所要之部份。 圖式簡單說明: 本發明其他目的和方面由以下具體實施例的描述並參 考所附圖式將變得明顯,其中: 圖1-3所示分別爲傳統之形成半導體元件的自我校準 接觸法的截面圖。 圖4所示爲傳統之形成半導體元件的自我校準接觸法 的截面圖。 圖5-7所示分別爲依據本發明第—實施例之形成半導 體元件的自我校準接觸法連續步驟的截面圖。 圖8所示爲依據本發明第二實施例之形成半導體元件 的自我校準接觸法的截面圖。 圖9所示爲依據本發明第三實施例之形成半導體元件 的自我校準接觸法的截面圖。 15 本紙張尺度適用中國國家標準(CNS)A4規格(2〗〇χ 297公釐) . I! ^--------I I--— -線 (請先閱讀背面之注意事項再填窝本頁) 經濟部智慧財產局員工消費合作社印製 448972 A7 ________B7__ 五、發明說明(〇 ) 圖10-12所示分別爲依據本發明第四實施例之形成半 導體元件的自我校準接觸法的截面圖。 圖13所示爲依據本發明第五實施例之形成半導體元件 的自我校準接觸法的截面圖。 說明: 11 13 15 17 19 21 31 33 35 37 39 41 43 51 53 55 57 59 61 導電層 抗反射膜 硬式遮罩 光阻膜圖案 光阻膜圖案尾渣 氧化矽膜 半導體基板 導電層 第一氮化矽膜 第二氮化矽膜 氧化的氮化矽膜 中間層絕緣膜 接觸孔 半導體基板 閘極 遮罩氧化膜 氧化之多矽的氮化膜 中間層絕緣膜 光阻膜圖案 (請先閱讀背面之泫意事項再填寫本頁)
裝-------- 訂-— I
1« H ^1 I 綵丨. 本紙張尺度適用中國國家標準(CNS)A4規格(210x 297公爱〉 448972 A7 B7 (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------線 經濟部智慧財產局員工消費合作社印製 五、發明說明(4) 63 71 73 * 75 77 79 81 91 93 95 97 99 101 103 105 111 113 115 117 119 121 123 125 較佳具體實施例的說明: 接觸孔 半導體基板 蘭極 遮罩氧化膜圖案 氧化膜間隔物 氧化之多矽的氮化膜 中間層絕緣膜 半導體基板 閘極 氧化之多矽的氮化膜 間隔物 中間層絕緣膜 導電層 氧化之多矽的氮化膜 氧化之多矽的氮化膜間隔物 半導體基板 導電層 第一氧化的氮化矽膜 第一氧化之多矽的氮化膜 第一絕緣膜間隔物 第二絕緣膜間隔物 中間層絕緣膜 接觸孔 本紙張尺度適用令國國家標準<CNS)A4規格<210< 297公釐) 經濟部智慧財產局員工消費合作杜印製 4 48 9 7 2 五、發明說明(/f) 圖5至圖7爲根據本發明之第一實施例,分別顯示本 方法形成半導體元件接觸之連續步驟。此實施例與電荷儲 存電極用的SAC有關。 圖8所示爲根據本發明之第二實施例,顯示半導體元 件之接觸的形成方法。 此外’圖9爲根據本發明之第三實施例,顯示半導體 元件之接觸的形成方法。 依據本發明之第一實施例,MOSFET先形成於矽晶圓 51之上。每一個MOSFET包含與一閘極氧化膜(未圖示)重 疊的一閘極53、一遮罩氧化膜55以及一具有輕微摻雜汲 極(lightly doped drain ; LDD)結構的源極/汲極區域(未圖示) 。在整個所得結構的上表面上,接著形成一氧化之多矽的 氮化膜57,在形成接觸孔的蝕刻製程期間當作一蝕刻阻障 膜。 氧化之多矽的氮化膜57之形成乃使用SiH4或Si2H6做 爲其矽來源,N2〇或Ch做爲其氧來源,NH;或乂做爲其氮 來源。 在混合氣體中氣體成份流率之比例、電功率、氣壓以 及基板偏壓,乃依照電漿產生原理及所使用之機台來控制 。氧化之多矽的氮化膜57也可以利用PECVD製程或高密 度電漿化學氣相沉積(HDPCVD)製程來形成。 此PECVD製程通常使用一電容耦合型電漿CVD機台 ,而HDPCVD製程通常使用一電感耦合電漿CVD機台。 之後,於氧化之多矽的氮化膜57之上形成一中間層絕 本紙張尺度適用中國國家標準(CNS)A4規格m〇 X 297公釐) 11 (.1 In —--裝--------訂----I----線 (請先閱讀背面之注意事項再填寫本頁) 448972 A7 B7 五、發明說明(士) 緣膜59 ’如圖6所示。此中間層絕緣膜59可以由氧化物 材料所組成,例如BPSG或四乙基正矽酸鹽(TEOS)或磷砂 酸鹽玻璃(:^0)。一光阻膜圖案61接著形成於中間層絕緣 膜59之上’使得中間層絕緣膜59在分別對應半導體基板 51要形成電荷儲存電極接觸之部份暴露出來。 中間層絕緣膜59未被光阻膜圖案61遮蓋之部分隨後 被蝕刻,藉此形成接觸孔63,透過它暴露出氧化之多矽的 氮化膜57。 因爲氧化之多矽的氮化膜57不只有Si-Ο鍵以及Si-N 鍵,也具有Si-Si鍵,此乃涉及使用不同於Si-0鍵以及Si-N鍵所用的蝕刻材料,所以相對於由氧化物材料所組成之 中間層絕緣膜而言,其可以得到足夠的蝕刻選擇性。 結果’可以發現氧化之多矽的氮化膜57相對於中間層 絕緣膜59的蝕刻選擇性,依據矽在氧化之多矽的氮化膜 57中的含量而變化,如下表一所描述。當矽之含量超過 70%,產生不期望的漏電流。據此,超過70%的矽含量是 要避免的。 (請先閱讀背面之注意事項再填寫本頁) -I --------'If — ———-- 經濟部智慧財產局員工消費合作社印製 矽含量(%) 選擇性 0 5 10 _ 10 20 20 30 25 50 30 70 40 19 本紙張尺度適用中画國家標準(CNS)A4規格(210x 297公釐) 五 ί 8 9 72
經濟部智慧財產局員工消費合作社印製 、發明說明(丨"I ) 要決定中間層絕緣膜59之蝕刻條件,可以考慮列於表 一中的參數。 中間詹絕緣膜59之乾式蝕刻製程使用以C-H-F爲基礎 之氣體來進行,其選自C2F4 ' C2F6、GF6、(:而、C4F«、GF6 ' CsFs ' C^Fn, ' CH^F ' C2HF5 > C2H2 > CH2F2 ' GHyFz(x+y-2 ' 3 ' 4、5 ; z=4、6、8、10)及其混合物所組成之群集。以〇 IF爲基礎之氣體乃單獨使用或與惰性氣體如氬、氨、氖 、氣或氮氣相混合的狀態下使用。 依據本發明〜較佳實施例,以下面實驗的結果做基礎 可得到最大的蝕刻選擇性,其中使用BPSG做爲中間層絕 緣膜59,使用的電功率爲300至3000W,氣壓約爲3至 200 mT ’混合氣體的混合比爲CA : CH2F2 : Ar=5-50 : 1-50 :1-1000 。 與製程條件、選擇性、蝕刻停止機率以及氮化膜打穿 機率有關連的,乃增加電功率、氣壓、(:斤8及CH2F2之量、 以及Ar之量,會導致蝕刻選擇性的增加,同時降低蝕刻停 止機率以及氮化膜打穿機率。 氧化之多矽的氮化膜59具有如表二所描述之特性。 表2 蝕刻阻障膜 介電常數 應力 選擇性 氧化之多较的氮化膜 5-6 1E8-3E9 dyne/cm2 : 壓縮到伸張應力 20-25 氮化膜 8 〜1E10 dyne/cm2 : 伸張應力 25 20 本紙張尺度適用㈣國家標華(CNS)A4規格(21ΰ x 29/公楚) (請先閱讀背面之注意事項再填寫本頁) --裝--------訂· —----Ji -線 448972 A7 B7 五、發明說明(/#) 現在’本發明的第二與第三實施例將結合圖8及圖9 分別描述如下。 (請先閱讀背面之注意事項再填寫本頁) 圖8所不爲依據本發明第二實施例所製作之半導體元 件。 圖9所示爲依據本發明第三實施例所製作之半導體元 件。 依據本發明之第二實施例,氧化之多矽的氮化膜做爲 蝕刻阻障膜’如同第一實施例。然而在此例中,氧化膜間 隔物77分別形成於閘極73以及遮罩氧化膜圖案75之側壁 上,如圖8所示。 在另一方面’依據描繪於圖9的本發明之第三實施例 ’間隔物97乃使用氧化之多矽的氮化膜而形成。在此例中 ’氧化之多矽的氮化膜%取代第一實施例之遮罩氧化膜 ΊΊ。 由上之敘述可明顯得知,根據本發明第一實施例到第 三實施例的接觸形成方法提供不同之效果。 經濟部智慧財產局員工消費合作社印製 也就是說,因爲SAC製程的蝕刻阻障膜乃利用氧化之 多矽的氮化膜所形成,以及在製程中使C-H-F爲基礎之混 合氣體蝕刻中間層絕緣膜,因而得到中間層絕緣膜相對於 蝕刻阻障膜之蝕刻選擇性,氧化之多矽的氮化膜相較於傳 統方法使用LPCVD的氮化膜具有較小之應力=據此,本方 法可避免最後製成元件特性的劣化或所使用晶圓的扭曲變 形。 本方法也可解決氮化膜於後續熱處理中形成裂縫之問 本紙張尺度適用中國國家標準(CNS)A4規袼(210 X 297公釐) A7 448972 B7 _ ΰ — 五、發明說明(f ) 題。因爲氧化之多矽的氮化膜通常做爲抗反射層來使用, 所以本方法不需要額外進行防止反射之步驟。據此,整個 製程也將簡化。 本方法也可改善因爲存在於導線間的寄生電容所引起 元件操作速度降低的問題,因爲相較於氮化膜而言,氧化 之多矽的氮化膜具有較低的介電常數。 此外,氧化之多矽的氮化膜中不會有破壞產生。據此 ,本方法也可防止基板被破壞。也可以得到最佳化製程條 件的製程界限增加,以及蝕刻均勻度的增加。因此,本方 法可以增加製程良率以及增進元件操作的可靠度。 圖10到圖12分別顯示依據本發明第四實施例形成半 導體元件接觸方法之截面圖。 本發明第四實施例之方法具有下列原理。 換言之,依據本發明之第四實施例,以依序之方式執 行沉積一抗反射膜、一硬式遮罩用的膜、利用SAC製程形 成導線之絕緣膜間隔物等的製程,同時保持上述薄膜之本 質特性以及功能。對於這些膜,使用相同之材料形成氧化 之多矽的氮化膜,使得它們之後形成一單層結構。 抗反射膜具有的折射率應介於導線的折射率與所用光 阻膜之折射率之間的範圍,此乃考慮導線具有高反射因子 之事實。 據此,抗反射膜的折射率反範圍應該廣。抗反射膜也 應具備不劣化其所應用之半導體元件本質特性的功能。 硬式遮罩應具備對於氧化物所組成之中間層絕緣膜的 22 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) Γιιιιιιίιιι — 11 ·1111111 ^ if —----- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消費合作社印製 A7 B7 4 48972 五、發明說明(V6) 高蝕刻選擇性,如在傳統使用氮化膜的方法中—樣。硬式 遮罩也應當作導線材料的抗氧化膜,以保持膜特性而能夠 防止元件特性的劣化。 依照本發明以上所述之原則,用來形成氧化之多矽的 氮化膜的因素,例如沉積氣體混合物的混合比、電漿激發 功率、基板溫度、反應氣壓,乃利用PECVD機台來加以控 制,藉此可以形成氧化之多矽的氮化膜,而每一膜具有特 定含量之非晶或多晶矽、氮化矽以及氧化矽。 每一用於本發明之氧化之多矽的氮化膜具有非晶或多 晶矽的含量範圍介5%到30%,氮化矽之含量介於30%至 70%。氧化之多矽的氮化膜也具有可將它當作抗反射膜的 ”n”値與”k”値(其中”n”値代表折射率,”k,’値代表吸收常數) 〇 具備有相同光學特性以及與所使用製程有關的本質功 能的氧化之多矽的氮化膜,以不同的處理步驟形成,使其 分別具有抗反射膜與硬式遮罩之功能。對於這些氧化之多 砂的氮化膜而目’現場電發製程可以在同—反應室中執行 ,以便去除來自那些膜的殘渣。據此,可以得到一高的製 程效率。 利用與硬式遮罩相同組成材料的氧化之多矽的氮化膜 來形成間隔物。據此,也可得到那兩膜之間改良的鍵結特 性’藉以防止在後續熱處理期間在膜層間發生剝離現象。 因此,元件穩定度得到改良。 也可使用PECVD方法控制氧化之多矽的氮化膜的應力 23 本紙張尺度適用中國國家標準(CNS)A4規格(2川X 297公釐 '--------------裂--------訂i I------線 f請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 4 4897 2 A7 ____B7_______ 五、發明說明uh 。與使用LPCVD法的情況比較’使用PECVD方法導致的 不充分的梯級覆蓋,在沉積間隔物的製程中形成具有小的 線間隔的圖案時可以有利地加以利用。 現在,本發明涉及上述條件之第四實施例的接觸形成 方法將配合圖10加以說明。 如圖10所示,一導電層101先行形成於一半導體基板 (未圖示)之上。一具有單層結構的第一氧化之多矽的氮化 膜103形成於導電層1〇1之上。此第一氧化之多矽的氮化 膜103同時當作抗反射膜以及硬式遮罩。 第一氧化之多矽的氮化膜103的沉積係於一反應室中 執行,使用的條件:反應室壓力爲0.1至10托耳,射頻功 率爲10至1000KW,基板溫度爲100至500°C,以及電極 間距爲100至1000 mils,同時控制所使用的反應氣體比例 〇 也可以實施第一氧化之多矽的氮化膜103的形成,使 得在第一氧化之多矽的氮化膜103中的非晶或多晶矽的含 量在5%至30%範圍,如此,第一氧化之多矽的氮化膜103 具有的蝕刻選擇性大大地不同於使用當作中間層絕緣膜的 氧化膜。 在此情況中,第一氧化之多矽的氮化膜103係根據一 當場製程而形成,所以使得其較低部份含有較低的矽含量 ,以及其較高部份則含有較高的矽含量,同時仍保持非晶 或多晶矽的總含量在5%至30%之間。據此,此第一氧化之 多矽的氮化膜103可以用來做爲硬式遮罩,在後續執行的 24 本紙張尺度適用中國國家標準(CNS)A4規格(210x 297公釐) ------------1 -----t f { I - - - ----I (請先閱讀背面之ii意事項再填寫本頁) 448972 A7 B7 五、發明說明 倉虫刻製程具有增進触刻效率之能力。 第一氧化之多矽的氮化膜在其較低部份的砂含量較低 ,此第一氧化之多矽的氮化膜103含有矽、氮化矽(ShN4) 、氧化矽(SiOO,也含有Si-N (SuN〇的成份,含量範圍在 30%至70%之間’以便降低其中的Si-〇 (Si〇0的成份。據此 ,第一氧化之多矽的氮化膜具有一高鈾刻選擇性而大 大地不同於後續使用氧化膜而形成之中間層絕緣膜。 所得之結構然後利用電漿以當場方式於同一反應室中 處理,藉以氧化此第一氧化之多矽的氮化膜1〇3之表面’ 如圖11所示。結果,形成一薄氧化膜(未圖示)’其在後續 光蝕印製程間用以抑制殘渣的形成。 利用電漿以當場方式實施的製程條件涉及:在反應室 壓力爲0.01至10托耳,射頻功率爲〇至5000KW,基板溫 度爲100至500°C,以及電極間距爲10至1000 mils。此製 程使用N2〇或Ch氣體,於總量100至lOOOOsccm下執行。 之後,利用一導線遮罩(未圖示)而依據光蝕印製程’ 將第一氧化之多矽的氮化膜103與導電層101做出佈局圖 案,藉以形成第一氧化之多矽的氮化膜103與導電層1〇1 的圖案。接著,藉由一 PECVD機台將第二氧化之多矽的氮 化膜(未圖示)沉積於所得結構之整個上表面至一所需之厚 度。 實施第二氧化之多矽的氮化膜之沉積,係依據使用射 頻源 13.56MHz 或 100Hz 至 1MHz 的 PECVD 法。 此PECVD法的執行條件:在壓力0.5至20托耳,同 25 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝 訂---------線 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印制衣 4 4 8 9 7 2 A7 _ B7 五、發明說明(巧) 時使用電漿產生功率0至2KW施加一基板偏壓,以得到薄 膜密度的增加。 在此PECVD製程中使用一氣體混合物,其包含: 含量爲0到500sccm,Nh〇含量爲0到5000sccm,以及Νι 含量爲0到50000sccm。 惰性氣體諸如氨、氖或氬氣也可以加入於氣體混合物 之中。在實施沉積製程時,藉由此種惰性氣體來稀釋氣體 混合物,可以獲得薄膜均勻性的改善。 第二氧化之多矽的氮化膜(未圖示)也可以依據使用 2.45GHz之超高頻源的PECVD製程來形成。 此PECVD製程實施在壓力0.002到100托耳,同時藉 由使用電漿產生功率約0到5KW施加一基板偏壓,以增加 薄膜密度。 在此PECVD製程中,使用一氣體混合物,其包含: SiHi含量爲0到500sccm,NzO含量爲0到5000sccm,以及 Nj含量爲 0 到 50000sccm。 惰性氣體諸如氦、氖或氬氣也可以加入於氣體混合物 之中。在實施沉積製程時,藉由情性氣體稀釋氣體混合物 ,可以獲得薄膜均勻性的改善。 之後,第二氧化之多矽的氮化膜(未圖示)做非等向性 地蝕刻,藉此於導電層101的側壁之上形成氧化之多矽的 氮化膜所組成的間隔物105。因此,導電層101圖案的上 表面以及側壁被覆蓋一單層氧化之多矽的氮化膜結構’該 結構包含氧化之多矽的氮化膜丨〇3圖案以及氧化之多矽的 26 ______________ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ------------I -裝--------訂----—II--線 (請先閱讀背面之注意事項再填寫本I) 448972 A7 ____B7__ 五、發明說明(>4) 氮化膜間隔物105。 下列表三說明利用分光橢圓儀分別量測氧化之多矽的 氮化膜103圖案以及氧化之多矽的氮化膜間隔物105的光 學特性的結果。 表3 膜 SiH»: NH4: N2〇(sccm) SiQj SiN4 多賺 波長(nm) (%) (%) {%) 633 365 248 η k η k η k A 70 : 200 : 120 36.69 50.78 9i3 1.954 0.009 2.066 0.085 2168 0323 B 80 : 350 : 50 3129 57.84 10.87 2.033 0.011 116 0.108 2245 0398 “A”代表氧化之多矽的氮化膜圖案1〇3,”B”代表氧化 之多矽的氮化膜間隔物105,”n”代表折射率,”k”代表吸收 常數15 此外,下表四分別說明依據本發明使用氧化之多矽的 氮化膜之SAC法、傳統使用氧化的氮化膜之SAC法以及傳 統NB-SAC法的特徵,包含介電常數、應力以及選擇性。 —----------裝--------tr—------線 (請先閲讀背面之注意事項與填寫本頁) 4 表 經濟部智慧財產局具工消費合作社印製 SAC製程 介電常數 應力 選擇性 使用氧化之多矽 的氮化膜的SAC 5-6 1E8-3E9 dyne/cm2 壓縮到伸張應力 20-25 使用氧化的氮化 膜的SAC 5-6 1E8-3E9 dyne/cm2 壓縮到伸張應力 5 NB-SAC 8 〜3E9 dyne/cm2 : 伸張應力 25 27 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作杜印製 4 4 8 9 7 2 at B7 五、發明說明(<) 參考上,相較於使用LPCVD法的情況,由PECVD法 所造成之不充分的梯級覆蓋反而可以有利地利用來形成小 線寬圖案之間隔物,因爲那些間隔物乃沉積於導電層上表 面以及側壁上至一小厚度。 由上所說明可以明顯得知,依據本發明第四實施例的 接觸形成法可以得到許多不同效果。 換言之,依據此接觸形成法,可以增加每個氧化之多 矽的氮化膜相對於中間層絕緣膜的蝕刻選擇性,此乃藉由 維持非晶砂在氧化之多矽的氮化膜中之含量在5%到30%的 範圍,同時維持Si-N在用來沉積氧化之多矽的氮化膜之混 合氣體中的含量於30到70%之範圍。因此,可以執行一使 用單層氧化之多矽的氮化膜SAC製程,取代傳統使用遮蓋 氮化膜的SAC製程,同時允許氧化之多矽的氮化膜產生抗 反射膜、硬式遮罩以及間隔物之功效,上述功效的膜依傳 統多步驟沉積製程係個別形成的。 因爲抗反射膜或硬式遮罩用的沉積膜可以有縮減之厚 度,此乃考慮當氧化之多矽的氮化膜爲900埃或更厚時, 置於氧化之多矽的氮化膜底下之膜的反射因子可以控制成 10%或更低,而可以降低影響後續製程之表面外觀形狀。 在其沉積之後,此氧化之多矽的氮化膜可以利用電漿 以當場方式加以處理。據此,可以減少處理蝕刻阻障膜所 需之製程數目成爲單一製程。因此,整個製程較爲簡化。 再者,蝕刻阻障膜用的單一蝕刻製程可以用於本發明 ,因爲蝕刻阻障膜包含單層氧化之多矽的氮化膜,相較於 28 -----------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 * 297公爱) 經濟部智慧財產局員工消費合作社印製 ^ 448972 A7 _____B7___ 五、發明說明( 傳統的多步驟飽刻製程,後者有兩種材料,也就是氧化的 氮化砂膜以及氣化膜被飽刻。據此’本法也可增進製程之 效率。、 因爲硬式遮罩以及抗反射膜由氧化之多砂的氮化膜所 組成,所以介於其間的鍵結力將會增加,因此達到半導體 元件中導線形成的穩定度。 因此,可以得到製程時間的縮減,以及製程效率以及 元件特性的增進。 圖13爲根據本發明第五實施例之形成半導體元件接觸 法的截面圖。現在’依據第五實施例的接觸形成法將配合 圖13以及圖14說明如下。 依據此方法,做爲閘極之一導電層113、一第一氧化 的氮化矽膜115以及一第一氧化之多矽的氮化膜117依序 彤成於半導體基板111之上,如圖13所示。 第一氧化之多矽的氮化膜117包含具有矽含量20體積 百分比的氧化的氮化膜。 第一氧化的氮化膜115包含一般的氧化的氮化膜。第 一氧化的氮化矽膜115以及第一氧化之多矽的氮化膜1Π ,可以藉由控制提供形成第一氧化之多矽的氮化膜1Π的 製程期間的矽氣體源,而以當場方式形成。 之後,一光阻膜塗佈於層積結構之上表面。光阻膜依 據利用閘極遮罩(未圖示)的曝光以及顯影製程’以形成其 圖案。 利用上述之光阻圖案做爲遮罩,然後蝕刻層積結構’ 29 ---,----------裝·-------訂----I----線 (請先閱續背面之;i意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 4 48 9 7 2 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(/)) 因而形成閘極,位於閘極上的層積結構包含第一氧化的氮 化矽膜115以及第一氧化之多矽的氮化膜117。 在整個所得結構之上表面,然後形成一第二氧化的氮 化矽膜(未圖示)至所要之厚度。第二氧化的氮化矽膜做非 等向性蝕刻,藉以分別於閘極側壁之上形成包含第二氧化 的氮化矽膜之第一絕緣膜間隔物119。 然後’ 一第二氧化之多矽的氮化膜(未圖示)形成至所 要之厚度。第二氧化之多矽的氮化膜做非等向性蝕刻,藉 以分別於第一絕緣膜間隔物119的側壁之上形成包含第二 氧化之多矽的氮化膜之第二絕緣膜間隔物121。 第一以及第二氧化的氮化矽膜丨丨5及119也可以使用 對應的氧化膜來取代。 接著’一中間層絕緣膜123形成於整個所得結構之上 表面’以平坦化該結構之上表面,如圖14所示。中間層絕 緣膜123之組成材料爲一種絕緣物質,具有可流動性,例 如 BPSG。 中間層絕緣膜123接著以自我校準方式飽刻,此係依 照使用一接觸遮罩的蝕刻製程’以形成位元線或儲存電極 ’因而形成接觸孔125,透過它暴露出半導體基板hi所 要的部分。 此SAC製程以C-F爲基礎之電漿來執行,例如 GFs/CtLF2,而能提供中間層絕緣膜123與每個第—與第二 氧化之多政的氮化膜117、121之間充分的蝕刻選擇性差里 〇 30 {請先閱讀背面之注意事項再填寫本頁) -裝·-------訂--------- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 經濟部智慧財產局員工消費合作社印製 448972 A7 ____B7 五、發明說明( 爲了提昇蝕刻製程之穩定度,惰性氣體例如氬以及氦 ,可以額外使用於蝕刻製程中》 另一變換例子,蝕刻製程可以使用多碳的氟氣體來執 行’例如OF8或CsFs。在此例中,以C-H-F爲基礎之氣體 也可以加進多碳的氟氣體中,以得到高蝕刻選擇性,同時 避免蝕刻停止現象。 利用氧化的氮化矽膜以及氧化之多矽的氮化膜的層積 結構’則依據本發明之方法也可形成用於位元線的遮罩絕 緣膜以及絕緣膜間隔物,以取代閘極。換言之,本發明之 方法可以應用於位元線接觸製程或是儲存電極接觸製程。 由上之敘述可明顯得知,依據此實施例的SAC法可以 得到許多不同的效果。換言之,依據此法,利用包含典型 的氧化的氮化矽膜以及典型的氧化之多矽的氮化膜的層積 結構,或是利用包含典型的氧化矽膜以及典型的氧化之多 矽的氮化膜的層積結構,可以形成遮罩絕緣膜以及絕緣間 隔物。據此’此SAC製程能夠容易地實施。 雖然本發明之較佳實施例已揭露如上,以達描述說明 之目的’然熟悉該項技藝者,在不脫離本發明後附之申請 專利範圍之範疇和精神之下,當可體會可有各種之變更、 添加和取代。 31 本紙張尺度適用中國國家標準<CNS)A4規格(2】〇χ 297公釐) —----------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

  1. 2 7 9 8 4 4 A8B8C8D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 1. 一種半導體元件之接觸的形成方法,包含下列步驟 形成一包含氧化之多矽的氮化膜之蝕刻阻障膜於半導 體基板之上,半導體基板具有所需之底層結構; 形成一中間層絕緣膜於氧化之多矽的氮化膜之上; 形成一光阻膜圖案於中間層絕緣膜之上,使得中間層 絕緣膜在分別對應接觸孔所要形成的區域的部份暴露出來 I 根據使用以C-H-F爲基礎的氣體之蝕刻製程,選擇性 地去除中間層絕緣膜的暴露部份,藉此部份地暴露氧化之 多矽的氮化膜,以及完全去除光阻膜圖案;及 利用殘留之中間層絕緣膜當作遮罩,去除氧化之多矽 的氮化膜所暴露之部份,藉此形成自我校準的接觸。 2. 如申請專利範圍第1項之方法,其中中間層絕緣膜 係以硼磷矽酸鹽玻璃(BPSG)、正四乙基矽酸鹽(TEOS)、磷 矽酸鹽玻璃(PSG)、HDP-USG或進階平坦化層(APL)所組成 〇 3. 如申請專利範圍第1項之方法,其中以C-H-F爲基 礎的氣體係選自 CA、GF6、CA、C:'FS、C4Fs、C而 ' C5F8 ' CsFio ' CxHyFi(x+y=2 ^ 3 ' 4 ' 5 ; z=4 ' 6 ' 8 ' 10) ^ CHiF ' C2HF5、、CH2F2和其混合物所組成之群集’以及係單獨 使用或與惰性氣體混合狀態下使用。 4. 如申請專利範圍第1項之方法,其中中間層絕緣膜 之蝕刻製程的執行條件:使用電功率300至3000W、氣壓 本纸張尺度適用中國國家標準(CNS)A4規格(210x 297公釐) ^--------訂---I-----線 {請先閱讀背面之注意事項再填寫本頁) 448972 C8 ________ D8 六、申請專利範圍 3 至 200 mT、CA : OWF2 : Ar=5-50 : i-50 : 1-1000 的氣體 混合物,用於以BPSG所組成之中間層絕緣膜。 5. —潼半導體元件之接觸的形成方法,包含下列步驟 將一導電層圖案以及一硬式遮罩絕緣膜圖案層積於一 半導體基板之上; 形成一包含氧化之多矽的氮化膜之蝕刻阻障膜於所得 結構之整個上表面上; 形成一中間層絕緣膜於氧化之多矽的氮化膜之上; 形成一光阻膜圖案於中間層絕緣膜之上,使得中間層 絕緣膜在分別對應接觸孔所要形成的區域的部份暴露出來 j 根據使用以C-H-F爲基礎的氣體之蝕刻製程,選擇性 地去除中間層絕緣膜的暴露部份,藉此部份地暴露氣化之 多矽的氮化膜,以及完全去除光阻膜圖案;及 利用殘留之中間層絕緣膜當作遮罩,去除氧化之多矽 的氮化膜所暴露之部份’藉此形成自我校準的接觸。 6. 如申請專利範圍第5項之方法,其中中間層絕緣膜 係以硼磷矽酸鹽玻璃(BPSG)、正四乙基矽酸鹽(TEOS)、磷 矽酸鹽玻璃(PSG)、HDP-USG或進階平坦化層(APL)所組成 〇 7. 如申請專利範圍第5項之方法,其中上述以C-H-F 爲基礎的氣體係選自CA、Gh、C;F6、C:>F8、C而、C4F6、 CsFe、CsFio、CxHKx+y=2、3、4、5 ; z:4、6、8、10)、 2 (請先閱讀背面之;i意事項再填寫本頁) ---- 訂---------線 經濟部智慧財產局員工消費合作杜印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ABCO 4 4897 2 六、申請專利範圍 ' GHF5、GHz、CH而和其混合物所組成之群集,以 及係單獨使用或與情性氣體混合狀態下使用。 8. 如申請專利範圍第5項之方法,其中中間層絕緣膜 之蝕刻製程的執行條件:使用電功率300至3000W、氣壓 3 至 200 mT、GFs : CH2F: : Ar=5-50 : 1-50 : 1-1000 的氣體 混合物,用於以BPSG所組成之中間層絕緣膜。 9. —種半導體元件之接觸的形成方法,包含下列步驟 形成一導電層於一半導體基板之上,及形成一硬式遮 罩於導電層之上,硬式遮罩包含具有含量爲5至7〇%之# 晶或多晶矽的第一氧化之多矽的氮化膜; 以電漿處理第一氧化之多矽的氮化膜,藉此形成〜g 化膜於第一氧化之多矽的氮化膜之上; 將硬式遮罩以及導電層做出佈局圖案,藉此形成_$ 式遮罩圖案以及導線;及 形成間隔物於硬式遮罩圖案的側壁上以及導線的胃胃 上’該間隔物包含具有含莖爲5至70%之非晶或多晶τ夕@ 第二氧化之多矽的氮化膜。 10‘如申請專利範圍第9項之方法,其中第一氧化之多 矽的氮化膜係根據一當場製程而形成,如此在其較低部份 具有低的矽含量,以及在其較高部份具有較高的矽含量。 11.如申請專利範圍第10項之方法,其中第一氧化之 多石夕的氮化膜基本上由氮化砂(ShN〇、氧化政(SiCh)並伴隨 非晶或多晶矽所組成,同時氮化矽(Si3li〇含量介於丨〇%至 3 (請先閱讀背面之注意事項再填寫本頁} 裝-------訂---------線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用1ί7國國家標準(CNS)A4規格(210 x 297公釐) 448972 A8 B8 C8 D8 經濟部中央標準扃員工消費合作社印製 六、申請專利範圍 90%之範圍。 Π.如申請專利範圍第9項之方法,其中第一與第二氧 化之多矽的氮化膜係依據使用13.56MHz或100Hz至1MHz 射頻源的電漿增強化學氣相沉積(PECVD)法而形成。 13. 如申請專利範圍第12項之方法,其中PECVD法所 執行之氣壓爲0.5至20托耳,同時藉由使用電漿產生功率 0至2KW施加一基板偏壓,以增加薄膜之密度。 14. 如申請專利範圍第12項之方法,其中PECVD法使 用一沉積氣體混合物,其具有含量爲0到500sccm的SiKl· 、含量爲0到5000sccm的N:0、含量爲〇到50000sccm的 N:,同時利用氣、氣或蠢之惰性氣體加以稀釋。 15. 如申請專利範圍第9項之方法,其中第一與第二氧 化之多矽的氮化膜係依據使用2.45GHz超高頻源之電漿增 強化學氣相沉積(PECVD)法而形成。 16. 如申請專利範圍第15項之方法,其中PECVD法所 執行之氣壓爲0.002至100托耳,同時藉由使用電漿產生 功率0至5KW施加一基板偏壓,以增加薄膜之密度。 17. 如申請專利範圍第15項之方法,其中PECVD法使 用一沉積氣體混合物’其具有含量爲〇到500sccm的SiH4 、含量爲0到5000sccm的沁0、含量爲〇到5〇〇〇〇sccm的 N2,同時利用氦、氖或氬之惰性氣體加以稀釋。 18. 如申請專利範圍第9項之方法,其中以電漿處理該 第一氧化之多矽的氮化膜之步驟,係根據一當場製程於一 反應室中使用以下條件執行:反應室壓力〇.1至1〇托耳、 4 I紙张尺度適用中困國家襟CNS )鐵格(210X297公聲 1 ---------^------iT------^ (請先閲讀背面之注意事項孑填寫本頁) A8 B8 C8 D8 4 48 9 72 /、、申清專利範圍 射頻施加功率〇至5000KW、基板溫度100至500°C、電極 間距100至1〇00 mils,同時使用份量爲100至lOOOOsccm 的N2〇或〇2氣體。 19. 一種半導體元件之接觸的形成方法,包含下列步驟 於半導體基板之上依序層積一導電層、第一氧化的氮 化矽膜、第一氧化之多矽的氮化膜,然後將上述膜層做出 佈局圖案,藉以形成導線; 於導線的側壁上形成間隔物,每一間隔物具有層積結 構’其分別包含第二氧化的氮化矽膜及第二氧化之多矽的 氮化膜; 形成中間層絕緣膜於所得結構之整個上表面上,以平 坦化所得結構的上表面;及 依據自我校準接觸蝕刻製程,以自我校準方式形成接 觸孔’同時分別透過該接觸孔以暴露出該半導體基板所要 之部份。 20. 如申請專利範圍第19項之方法,其中第一與第二 氧化的氮化矽膜以當場的方式分別對應於第一與第二氧化 之多矽的氮化膜而形成。 21. 如申請專利範圍第19項之方法,其中自我校準接 觸蝕刻製程係使用以C-F爲基礎的電漿來執行,該電漿具 有能提供中間層絕緣膜與每個第一和第二氧化之多矽的氮 化膜之間充分的蝕刻選擇性差異的能力。 22. 如申請專利範圍第21項之方法,其中自我校準接 5 ------------ 襄--------訂---------線 1請先閱讀f*之浲意事瑣存璘冩本貫) 經濟部智慧財產局員工消費合作杜印製 本紙張尺度適用t國國家標準(CNS)A4規格(210 X 297公笼) 4489 72 as B8 C8 D8 六、申請專利範圍 觸蝕刻製程係同時額外使用氬或氦之惰性氣體來執行,以 提昇蝕刻製程之穩定性。 23. 如申請專利範圍第19項之方法,其中自我校準接 觸蝕刻製程係使用C3FS或C5FS的多碳的氟氣體來執行。 24. 如申請專利範圍第21項之方法,其中自我校準接 觸蝕刻製程係同時額外使用以C-H-F爲基礎的氣體來執行 ,以避免因產生聚合物所造成的蝕刻停止現象。 25. 如申請專利範圍第19項之方法,其中第一與第二 氧化的氮化矽膜分別被氧化膜所取代。 (請先閱讀背面之注意事項再填寫本頁) 裝 訂---------線 經濟部智慧財產局員工消費合作社印製 6 本紙張尺度適用中國國家標準(CNS)A4規格mo X 297公釐)
TW088119815A 1998-11-12 1999-11-10 Method for forming contacts of semiconductor devices TW449872B (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1019980048340A KR100308500B1 (ko) 1998-11-12 1998-11-12 반도체소자의 콘택홀 형성방법
KR10-1999-0021770A KR100372770B1 (ko) 1999-06-11 1999-06-11 반도체소자의 자기정렬적인 콘택방법
KR1019990036608A KR100353290B1 (ko) 1999-08-31 1999-08-31 반도체소자의 제조방법

Publications (1)

Publication Number Publication Date
TW449872B true TW449872B (en) 2001-08-11

Family

ID=27349841

Family Applications (1)

Application Number Title Priority Date Filing Date
TW088119815A TW449872B (en) 1998-11-12 1999-11-10 Method for forming contacts of semiconductor devices

Country Status (3)

Country Link
US (1) US6316349B1 (zh)
JP (1) JP4776747B2 (zh)
TW (1) TW449872B (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6602434B1 (en) * 1998-03-27 2003-08-05 Applied Materials, Inc. Process for etching oxide using hexafluorobutadiene or related fluorocarbons and manifesting a wide process window
JP2001135631A (ja) * 1999-11-10 2001-05-18 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
JP3457277B2 (ja) * 1999-12-15 2003-10-14 沖電気工業株式会社 半導体装置および半導体装置の製造方法
US20040035825A1 (en) * 2000-11-08 2004-02-26 Shingo Nakamura Dry etching gas and method for dry etching
WO2002050885A1 (fr) * 2000-12-21 2002-06-27 Tokyo Electron Limited Procede de gravage pour film isolant
KR100393970B1 (ko) * 2000-12-29 2003-08-06 주식회사 하이닉스반도체 반도체 소자의 금속 콘택 형성방법
US7311852B2 (en) * 2001-03-30 2007-12-25 Lam Research Corporation Method of plasma etching low-k dielectric materials
US6569778B2 (en) * 2001-06-28 2003-05-27 Hynix Semiconductor Inc. Method for forming fine pattern in semiconductor device
US6436841B1 (en) * 2001-09-10 2002-08-20 Taiwan Semiconductor Manufacturing Company Selectivity oxide-to-oxynitride etch process using a fluorine containing gas, an inert gas and a weak oxidant
KR100550640B1 (ko) * 2001-11-30 2006-02-09 주식회사 하이닉스반도체 불화아르곤 노광원을 이용한 패턴 형성 방법
US20060051968A1 (en) * 2001-12-13 2006-03-09 Joshi Ajey M Self-aligned contact etch with high sensitivity to nitride shoulder
US6686247B1 (en) * 2002-08-22 2004-02-03 Intel Corporation Self-aligned contacts to gates
JP4489345B2 (ja) * 2002-12-13 2010-06-23 株式会社ルネサステクノロジ 半導体装置の製造方法
US6908852B2 (en) * 2003-01-29 2005-06-21 Freescale Semiconductor, Inc. Method of forming an arc layer for a semiconductor device
US7109101B1 (en) * 2003-05-06 2006-09-19 Amd, Inc. Capping layer for reducing amorphous carbon contamination of photoresist in semiconductor device manufacture; and process for making same
KR100680416B1 (ko) * 2004-05-21 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 형성 방법
JP5047625B2 (ja) * 2004-10-25 2012-10-10 スパンション エルエルシー 半導体装置及びその製造方法
KR100628215B1 (ko) * 2004-12-24 2006-09-26 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
KR100695431B1 (ko) * 2005-06-22 2007-03-15 주식회사 하이닉스반도체 반도체 소자의 컨택홀 형성방법
US7482215B2 (en) 2006-08-30 2009-01-27 International Business Machines Corporation Self-aligned dual segment liner and method of manufacturing the same
US9293576B2 (en) 2014-03-05 2016-03-22 International Business Machines Corporation Semiconductor device with low-k gate cap and self-aligned contact
JP6919350B2 (ja) * 2017-06-09 2021-08-18 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US9991363B1 (en) * 2017-07-24 2018-06-05 Globalfoundries Inc. Contact etch stop layer with sacrificial polysilicon layer
KR102376718B1 (ko) 2018-03-22 2022-03-18 삼성전자주식회사 자기 정렬 컨택을 포함하는 반도체 장치 및 그 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4888297A (en) 1982-09-20 1989-12-19 International Business Machines Corporation Process for making a contact structure including polysilicon and metal alloys
JP3284687B2 (ja) * 1993-08-31 2002-05-20 ソニー株式会社 配線パターンの製造方法
US5480814A (en) 1994-12-27 1996-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Process of making a polysilicon barrier layer in a self-aligned contact module
US5622596A (en) * 1995-05-08 1997-04-22 International Business Machines Corporation High density selective SiO2 :Si3 N4 etching using a stoichiometrically altered nitride etch stop
US5897372A (en) * 1995-11-01 1999-04-27 Micron Technology, Inc. Formation of a self-aligned integrated circuit structure using silicon-rich nitride as a protective layer
JP3700231B2 (ja) * 1996-01-25 2005-09-28 ソニー株式会社 接続孔の形成方法
JPH09270461A (ja) * 1996-03-29 1997-10-14 Mitsubishi Electric Corp 半導体装置
JPH10214795A (ja) * 1997-01-28 1998-08-11 Fujitsu Ltd 半導体装置及びその製造方法
US6010935A (en) * 1997-08-21 2000-01-04 Micron Technology, Inc. Self aligned contacts

Also Published As

Publication number Publication date
JP4776747B2 (ja) 2011-09-21
JP2000299380A (ja) 2000-10-24
US6316349B1 (en) 2001-11-13

Similar Documents

Publication Publication Date Title
TW449872B (en) Method for forming contacts of semiconductor devices
US6316348B1 (en) High selectivity Si-rich SiON etch-stop layer
KR100358545B1 (ko) 반도체 장치 및 그 제조 공정
JP4368058B2 (ja) 反射防止エッチストップ層を含む半導体装置を製造するためのプロセス
US7494934B2 (en) Method of etching carbon-containing layer and method of fabricating semiconductor device
US6849539B2 (en) Semiconductor device and method of fabricating the same
US6228760B1 (en) Use of PE-SiON or PE-OXIDE for contact or via photo and for defect reduction with oxide and W chemical-mechanical polish
US6372672B1 (en) Method of forming a silicon nitride layer in a semiconductor device
CN1326232C (zh) 形成半导体器件接触塞的方法
US6383874B1 (en) In-situ stack for high volume production of isolation regions
JPH09120990A (ja) 接続孔の形成方法
KR20020017764A (ko) 캐패시터의 제조 방법
KR20060134340A (ko) 반도체 소자의 컨택홀 형성방법
US6946388B1 (en) Method for fabricating semiconductor devices
KR20060063299A (ko) 반도체 소자의 메탈 콘택 형성방법
US6294484B1 (en) Method of forming TEOS oxide films
KR100900773B1 (ko) 반도체 소자의 콘택홀 제조방법
TW573338B (en) Method for improving fence defect of dual damascene structure
KR100871370B1 (ko) 반도체소자의 금속배선 형성방법
TW396455B (en) Semiconductor process for improving non-uniform etching thickness by providing etch stop layer
JPH08264644A (ja) 接続孔を形成する工程を有する半導体装置の製造方法
KR100499396B1 (ko) 반도체 소자의 제조 방법
KR100721591B1 (ko) 반도체소자의 제조방법
TW465027B (en) Modified manufacture process to improve etching resistance of etching stop layer
KR20050117108A (ko) 반도체 소자의 콘택홀 형성 방법

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees