KR0154194B1 - 반도체 소자의 전하저장전극 형성방법 - Google Patents
반도체 소자의 전하저장전극 형성방법Info
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Abstract
본 발명은 반도체 소자의 전하저장전극 형성방법에 관한 것으로, 전하저장전극의 유효표면적을 효과적으로 증대시키기 위하여 도프 산화막과 언도프 산화막의 식각선택비를 이용하여 언도프 비정질실리콘을 다층의 핀 구조로 형성하므로써 전하저장전극 표면의 노출을 극대화시켜 전하저장전극의 유효표면적이 효과적으로 증대되고 따라서 제한된 영역내에서 캐패시터의 정전용량이 극대화될 수 있도록 한 반도체 소자의 전하저장전극 형성방법에 관한 것이다.
Description
제1a도 내지 제1g도는 본 발명에 따른 반도체 소자의 전하저장전극 형성 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 필드산화막
3 : 접합영역 4 : 워드리인
5 : 절연막 6 및 13 : 제1및 제2언도프 비정질실리콘
6A : 도프 비정질실리콘 7,9 및 11 : 제1내지 제3언도프 산화막
8및 10 : 제1 및 제2도프 산화막
12 : 반구형 폴리실리콘 13A : 도프 폴리실리콘
14 : 트렌치 15 : 감광막
본 발명은 반도체 소자의 전하저장전극 형성방법에 관한 것으로, 특히 도프 산화막(Doped SiO2)과 언도프 산화막(Undoped SiO2)의 식각선택비를 이용하여 언도프 비정질실리콘(Amorphous)을 다층의 핀(Fin)구조로 형성하므로써 유효표면적의 증대로 캐패시터의 정전용량이 극대화될 수 있드록 한 반도체 소자의 전하저장전극 형성방법에 관한 것이다.
일반적으로 디램(DRAM)등과 같은 반도체 소자의 고집적화에 따라 셀(Cell)의 면적은 급하게 축소된다. 그러나 소자의 동작을 위해서는 단위셀당 일정량 이상의 정전용량(Capacitance)을 반드시 확보해야 하는 어려움이 있다. 이에따라 셀의 동작에 필요한 정전용량을 그대로 유지하면서 그 캐패시터(Capacitor)가 차지하는 칩(Chip)상의 면적을 최소화하면 일정수준 이상의 정전용량을 확보하기 위해 고도의 공정기술개발과 소자의 신뢰성 확보는 큰 문제점으로 대두되고 있다.
이러한 문제점을 해결하기 위하여는 캐패시터의 구조를 3차원의 입체구조로 형성하여 유효표면적을 증가시키거나 유전특성이 향상된 유전체(Dielectric)를 개발해야만 되는데, 이상적인 유전특성을 가지는 유전체막의 개발은 아직 소자의 제조에 적용이 어려운 실정이며, 그래서 소자의 동작에 필요한 정전용량의 확보를 위하여 전하저장전극의 유효표면적을 극대화시키는 방향으로 많은 연구가 이루어져 왔다.
따라서 본 발명은 도프 산화막과 언도프 산호막의 식각선택비를 이용하여 언도프 비정질실리콘을 다층의 핀 구조로 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 전하저장전극 형성방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘기판 상에 형성된 절연막의 선택된 영역을 접합영역이 노출될 때까지 식각하여 콘택홀을 형성시키는 단계와, 상기 콘택홀 내부에 제1언도프 비정질실리콘을 증착하고 전체 상부면에 전하저장전극용 도프 비정질실리콘을 증착시키는 단계와, 상기 도프 비정질실리콘 상부에 언도프 산화막 및 도프 산화막을 다층으로 형성시키는 단계와,, 상기 단계로 부터 최상부 언도프 산화막 및 반구형 폴리실리토막을 순차적으로 형성한 후, 상기 반구형 폴리실리콘을 식각방지층으로 사용하여 상기 최상부 언도프 산화막과 다층으로 형성된 언도프 산호막 및 도프 산화막을 식각하여 트렌치를 형성시키는 단계와, 상기 반구형 폴리실리콘을 제거한 후, 상기 최상부 언도프 산화막과 다층으로 형성된 도프 산화막 및 언도프 산화막을 식각하여 상기 트렌치 위치를 기준으로 양측에 다층의 핀구조를 각각 형성시키는 단계와, 전체면에 제2언도프 비정질실리콘을 증착하고 상기 절연막 및 최상부 언도프 산화막의 표면이 노출될 때까지 전면식각한 후, 상기 핀 구조를 이루고 있는 잔류된 상기 최상부 언도프 산화막과 다층으로 형성된 도프 산화막 및 언도프 산화막을 식각하여 핀 구조의 공간을 각각 형성시는 단계와, 상기 제2언도프 비정질실리콘을 도프 폴리실리콘으로 만들기 위하여 열처리하는 단계와, 전체면에 감광막을 도포한 후 상기 핀 구조의 공간의 중간에 조재하는 상기 폴리실리콘의 소정부위가 노출되도록 상기 감광막을 패터닝시키는 다계와, 상기 단계로 부터 화학용액을 사용하여 노출된 상기 폴리실리콘을 식각하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제1g도는 본 발명에 따른 반도체 소자의 전하저장전극 형성 방법을 설명하기 위한 소자의 단면도로서, 제1a도는 소정의 공정을 거쳐 필드산화막(2),워드라인(4)및 접합영역(3)등이 형성된 실리콘기판(1)상에 절연막(5)이 형성된 상태에서, 전하저장전극용 콘택홀(Contact hole)을 형성학 위한 마스크(Mask)를 이용한 사진 및 식각공정을 통해 상기 접합영역(3)이 노출되도록 절연막(5)에 콘택홀을 형성한 다음 그 콘택홀 내부에 제1 언도프 비정질실리콘(6)을 증착하고 전체 상부면에 전하저장전극용 도프 비정질실리콘(6A)을 증착시킨 상태의 단면도이다.
제1b도는 제1언도프 산화막(7), 제1도프 산화막(8),제2언도프 산화막(9), 제2도프 산화막(10)및 제3언도프 산화막(11)을 순차적으로 적층시킨 후 최상부에 반구형 폴리실리콘막(12)을 증착한 상태의 단면도인데, 상기 제1내지 제3언도프 산호막(7,9및 11)은 중간온도산화막(Middle Temperature Oxide;MTO)또는 고온산화막(High Temperature Oxide;HTO)과 같은 화학기상증착(CVD)산화막을 사용하며, 상기 제1및 제2도프 산화막(8및 10)은 BPSG(Borophospho Silicate Glass)또는 PSG(Phospho Silicate Glass)와 같은 화학기상증착산화막을 사용한다. 또한 언도프 산화막 및 도프 산화막을 순차적으로 적층시키며, 필요에 따라 적층되는 층의 수를 조절할수 있으며 최상부층은 반드시 언도프 산화막으로 형성시킨다.
제1c도는 상기 반구형 폴리실리콘(12)을 식각방지층(Etch barrier)으로 사용하며 상기 제3언도프 산화막 및 제1언도프 산화막(11 내지 7)을 블랜ㅋ(Blanket)식각하여 소정의 트렌치(Trench;14)를 형성시킨 후 상기 반구형 폴리실리콘(12)을 제거한 상태의 단면도로서, 상기 반구형 폴리실리콘(12)의 그레인(Grain)계면(제1B 도의 A부분)위치에 상기 트렌치(14)가 형성된다.
제1d도는 언도프 산화막과 도프 산화막의 식각선택비를 이용하여 상기 제3언도프 산화막 내지 제1언도프 산화막(11내지7)을 식각한 후 전체면에 제2언도프 비정질실리콘(13)을 증착한 상태의 단면도인데, 상기 언도프 산화막과 도프 산화막의 식각선택비는 10 : 1정도가 되도록 하여 상기 트렌치(14)위치를 기준으로 양측에 다층의 핀(Fin)구조가 각각 형성된다.
제1e도는 상기 절연막(5)및 제3언도프 산화막(11)의 표면이 노출될 때까지 상기 제2언도프 비정질실리콘(13)을 전면식각한 후 상기 핀 구조를 이루고 있는 잔류된 상기 제3언도프 산화막 내지 제1언도프 산화막(11내지7)을 식각 하여 핀 구조의 공간(B부분)을 각각 형성시킨 다음 600 내지 700℃온도에서 2 내지 4시간동안 열처리한 상태의 단면도인데, 상기 열처리시 상기 도프 비전질실리콘(6A)내에 존재하는 PH3가스가 활성화되어 상기 제2언도프 비정질실리콘(13)내부로 확산됨에 의해 상기 제2언도프 비정질실리콘(13)이 도프 폴리실리콘(13A)이 된다.
제1f도는 상기 제1e도의 상태에서 전체면에 감광막(15)을 도포한 후 상기 핀 구조의 공간(B부분)의 중간에 존재하는 상기 도프 폴리실리콘(13A)의 소정부위가 노출되도록 상기 감광막(15)을 패터닝한 상태의 단면도이며, 제1g도는 상기 제1f도의 상태에서 NHO3: CH3COOH : HF : DI로 혼합된 화학용액을 사용하여 노출된 상기 도프 폴리실리콘(13A)을 식각한 상태의 단면도이다.
상술한 바와같이 본 발명에 의하면 도프 산화막과 언도프 산화막의 식각선택비를 이용하여 언도프 비전질실리콘을 다층의 핀 구조로 형성하므로써 상기와 같이 형성된 전하저장전극의 내부 및 외부에 노출되는 표면의 노출이 극대화되어 전하저장전극의 유효표면적이 효과적으로 증대되고 따라서 제한된 영역내에서 캐패시터의 정전용량이 극대화될 수 있는 탁월한 효과가 있다.
Claims (7)
- 실리콘기판 상에 형성된 절연막의 소정부분을 접합영역이 노출될 때까지 식각하여 콘택홀을 형성시키는 단계와, 상기 콘택홀 내부에 제1언도프 비정질실리콘을 증착하고 전체 상부면에 전하저장전극용 도프 비정질실리콘을 증착시키는 단계와, 상기 도프 비정질실리콘 상부에 언도프 산화막 및 도프 산화막을 다층으로 형성시키는 단계와, 상기 단계로 부터 최상부 언도프 산화막 및 반구형 폴리실리콘막을 순차적으로 형성한 후, 상기 반구형 폴리실리콘을 식각방지층으로 사용하여 상기 최상부 언도프 산화막과 다층으로 형성된 언도프 산화막 및 도프 산화막을 식각하여 트렌치를 형성시키는 단계와, 상기 반구형 폴리실리콘을 제거한 후, 상기 최상부 언도프 산화막과 다층으로 형성된 도프 산화막 및 언도프 산화막을 식각하여 상기 트렌치 위치를 기준으로 양측에 다층의 핀구조를 각각 형성시키는 단계와, 전체면에 제2언더프 비정질실리콘을 증착하고 상기 절연막 및 최상부 언도프 산화막의 표면이 노출될 때까지 전면식각한 후, 상기 핀 구조를 이루고 있는 잔류된 상기 최상부 언도프 산화막과 다층으로 형성된 도프 산화막 및 언도프 산화막을 식각하여 핀 구조의 공간을 각각 형성시는 단계와,상기 제2언도프 비정질실리콘을 도프 폴리실리콘으로 만들기 위하여 열처리하는 단계와, 전체면에 감광막을 도포한 후, 상기 핀 구조의 공간의 중간에 존재하는 상기 폴리실리콘의 소정부위가 노출되도록 상기 감광막을 패터닝시키는 단계와, 상기 단계로 부터 화학용액을 사용하여 노출된 상기 폴리실리콘을 식각하는 단게로 이루어지는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
- 제1항에 있어서, 상기 다층으로 형성된 언도프 산화막 및 최상부 언도프 산화막은 중간온도 산화막(MTO)또는 고온산화막(HTO)과 같은 화학기상증착산화막인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
- 제1항에 있어서, 상기 다층으로 형성된 도프 산화막은 BPSG또는 PSG와 같은 화학기상증착산화막인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
- 제1항에 있어서,상기 트렌치는 상기 반구형 폴리실리콘의 그레인 계면 위치에 형성되는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
- 제1항에 있어서, 상기 최상부 언도프 산화막과 다층으로 형성된 도프 산화막 및 언도프 산화막 식각시 언도프 산화막과 도프 산화막의 식각선택비는 10 대 1정도인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
- 제1항에 있어서, 상기 열처리공정은 상기 도프 비정질실리콘내에 존재하는 PH3가스가 활성화되어 상기 제2언도프 비정질실리콘 내부로 확산되도록 600 내지 700℃온도 에서 2내지 4시간동안 실시되는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
- 제1항에 있어서, 상기 화학용액은 NHO3: CH3COOH : HF : DI로 혼합된 용액인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
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| KR1019940036286A KR0154194B1 (ko) | 1994-12-23 | 1994-12-23 | 반도체 소자의 전하저장전극 형성방법 |
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| KR1019940036286A KR0154194B1 (ko) | 1994-12-23 | 1994-12-23 | 반도체 소자의 전하저장전극 형성방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR960026830A KR960026830A (ko) | 1996-07-22 |
| KR0154194B1 true KR0154194B1 (ko) | 1998-10-15 |
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| KR19990021106A (ko) * | 1997-08-30 | 1999-03-25 | 김영환 | 반도체소자의 캐패시터 형성방법 |
| JP2001210714A (ja) * | 2000-01-26 | 2001-08-03 | Nec Corp | 半導体装置の製造方法 |
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