JP2001210714A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Abstract
(57)【要約】
【課題】シリコン表面にＨＳＧを形成してシリコン電極
を形成した後、シリコン電極をＷＦ6ガス中で置換し
て、シリコン電極のＨＳＧがＷに置換されたＷスタック
電極を形成する方法においては、利用できる金属の種類
がシリコンとの置換反応の可能な金属材料に限られ、ま
た、反応時の体積変化のため、できあがった電極表面に
細かい凹凸が発生し、その上に形成した容量膜のリーク
電流が増大する。 【解決手段】ＨＳＧプラグの抜けた凹部６を利用して、
その凹部６に金属７を埋め込み、金属７にその凹部６を
転写する方法を用いることにより、シリコンとの置換反
応の可能なＷ等の金属材料以外にもＲｕ、Ｐｔ等の金属
を用いることができ、又、できあがった電極表面に細か
い凹凸も発生することもないので、その上に形成した容
量膜のリーク電流を抑えることも可能となる。
を形成した後、シリコン電極をＷＦ6ガス中で置換し
て、シリコン電極のＨＳＧがＷに置換されたＷスタック
電極を形成する方法においては、利用できる金属の種類
がシリコンとの置換反応の可能な金属材料に限られ、ま
た、反応時の体積変化のため、できあがった電極表面に
細かい凹凸が発生し、その上に形成した容量膜のリーク
電流が増大する。 【解決手段】ＨＳＧプラグの抜けた凹部６を利用して、
その凹部６に金属７を埋め込み、金属７にその凹部６を
転写する方法を用いることにより、シリコンとの置換反
応の可能なＷ等の金属材料以外にもＲｕ、Ｐｔ等の金属
を用いることができ、又、できあがった電極表面に細か
い凹凸も発生することもないので、その上に形成した容
量膜のリーク電流を抑えることも可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、ＤＲＡＭに搭載される容量の下部電極の製造方法に
関し、単位面積あたりの容量が大きく、低リーク特性を
示す容量株電極の製造方法に関する。
に、ＤＲＡＭに搭載される容量の下部電極の製造方法に
関し、単位面積あたりの容量が大きく、低リーク特性を
示す容量株電極の製造方法に関する。
【０００２】
【従来の技術】下敷き絶縁膜６１にポリシリコンプラグ
６３を埋め込み、下敷き絶縁膜６１表面のストッパー膜
６２を利用して、シリコン電極を形成し、さらに、シリ
コン電極表面にＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ
Ｇｒａｉｎｅｄ ｓｉｌｉｃｏｎの略称で、以下ＨＳ
Ｇと略記する。）を形成してシリコンスタック電極６４
とし、その後、シリコンスタック電極６４をＷＦ6ガス
中で置換して、シリコンスタック電極６４のＨＳＧがＷ
に置換されたＷスタック電極９４を形成する（図５
（ａ）、（ｂ））。
６３を埋め込み、下敷き絶縁膜６１表面のストッパー膜
６２を利用して、シリコン電極を形成し、さらに、シリ
コン電極表面にＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ
Ｇｒａｉｎｅｄ ｓｉｌｉｃｏｎの略称で、以下ＨＳ
Ｇと略記する。）を形成してシリコンスタック電極６４
とし、その後、シリコンスタック電極６４をＷＦ6ガス
中で置換して、シリコンスタック電極６４のＨＳＧがＷ
に置換されたＷスタック電極９４を形成する（図５
（ａ）、（ｂ））。
【０００３】
【発明が解決しようとする課題】しかしながら、この場
合、利用できる金属の種類がシリコンとの置換反応の可
能なＷ等の金属材料に限られる。また、反応時の体積変
化（３Ｓｉ＋２ＷＦ6→２Ｗ＋３ＳｉＦ4）のため、でき
あがったシリコン電極表面に細かい凹凸が発生し、その
上に形成した容量膜のリーク電流が増大する。
合、利用できる金属の種類がシリコンとの置換反応の可
能なＷ等の金属材料に限られる。また、反応時の体積変
化（３Ｓｉ＋２ＷＦ6→２Ｗ＋３ＳｉＦ4）のため、でき
あがったシリコン電極表面に細かい凹凸が発生し、その
上に形成した容量膜のリーク電流が増大する。
【０００４】本発明の目的は、ＤＲＡＭに搭載される容
量の下部電極の製造方法において、単位面積あたりの容
量が大きく、低リーク特性を示す低抵抗の金属下部電極
の製造方法を提供することにある。
量の下部電極の製造方法において、単位面積あたりの容
量が大きく、低リーク特性を示す低抵抗の金属下部電極
の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、少なくとも表面が露出した導電性プラグを第
１絶縁膜中に形成し、前記第１絶縁膜上に前記導電性プ
ラグの表面と接するダミー電極を形成し、前記ダミー電
極の露出する表面に凹凸を形成し、前記ダミー電極を含
む前記第１絶縁膜の表面に第２絶縁膜を前記ダミー電極
よりも厚く堆積し、前記第２絶縁膜を前記ダミー電極の
表面が露出するまで前記第２絶縁膜の表面から一様に除
去して、前記ダミー電極の表面と前記第２絶縁膜の表面
とで構成する表面を平坦化し、前記ダミー電極のみを選
択的に除去して、前記第２絶縁膜に凹部を形成し、前記
凹部に金属を埋め込んで表面に前記凹凸が転写された金
属電極を形成することを特徴とし、前記ダミー電極は、
シリコンからなり、前記凹凸は、前記シリコンを所定の
ガス雰囲気中で所定の温度で熱処理することにより形成
され、前記第２絶縁膜は、シリコン酸化膜である、とい
うもので、前記ダミー電極のみを選択的に除去する工程
は、硝酸及び弗酸の混合溶液によるウェットエッチング
により行われる、というものである。
造方法は、少なくとも表面が露出した導電性プラグを第
１絶縁膜中に形成し、前記第１絶縁膜上に前記導電性プ
ラグの表面と接するダミー電極を形成し、前記ダミー電
極の露出する表面に凹凸を形成し、前記ダミー電極を含
む前記第１絶縁膜の表面に第２絶縁膜を前記ダミー電極
よりも厚く堆積し、前記第２絶縁膜を前記ダミー電極の
表面が露出するまで前記第２絶縁膜の表面から一様に除
去して、前記ダミー電極の表面と前記第２絶縁膜の表面
とで構成する表面を平坦化し、前記ダミー電極のみを選
択的に除去して、前記第２絶縁膜に凹部を形成し、前記
凹部に金属を埋め込んで表面に前記凹凸が転写された金
属電極を形成することを特徴とし、前記ダミー電極は、
シリコンからなり、前記凹凸は、前記シリコンを所定の
ガス雰囲気中で所定の温度で熱処理することにより形成
され、前記第２絶縁膜は、シリコン酸化膜である、とい
うもので、前記ダミー電極のみを選択的に除去する工程
は、硝酸及び弗酸の混合溶液によるウェットエッチング
により行われる、というものである。
【０００６】又、上記半導体装置の製造方法において
は、前記金属電極は、ＣＶＤ法、或いは、電解メッキ法
により形成され、前記金属電極が電解メッキ法により形
成される場合、前記導電性プラグは、その表面にバリア
メタルを有する。
は、前記金属電極は、ＣＶＤ法、或いは、電解メッキ法
により形成され、前記金属電極が電解メッキ法により形
成される場合、前記導電性プラグは、その表面にバリア
メタルを有する。
【０００７】
【発明の実施の形態】本発明の特徴は、シリコン上への
通常のＨＳＧ技術を利用して金属電極表面に凹凸を形成
し、電極面積の増大を可能とすることである。まず、ア
モルファスシリコンで下部電極を形成して表面にＨＳＧ
を形成する。このＨＳＧ-Ｓｉ電極をシリコン酸化膜で
埋め込み、ＨＳＧ−Ｓｉ電極を除去することでシリコン
酸化膜にＨＳＧの凹凸が転写される。ＨＳＧ−Ｓｉ電極
を除去した後に金属電極を埋め込み、ＣＭＰ等でシリコ
ン酸化膜上面の金属を除去したのちシリコン酸化膜を除
去することで、表面にＨＳＧによる凹凸をもつ金属電極
が形成される。この技術を使えば、Ｒｕ電極の上に容量
膜としてＴａ2Ｏ5を用いる構成では、ｔｅｑ（ｔｈｉｃ
ｋｎｅｓｓ ｅｑｕｉｖａｌｅｎｔ ｆｏｒ ｓｉｌｉ
ｃｏｎ ｄｅｏｘｉｄｅの略称）＝０．３５ｎｍ相当の
容量が、Ｒｕ電極の上に容量膜としてＢＳＴ（Ｂａ、Ｓ
ｒ、Ｔｉの略称）を用いる構成では、ｔｅｑ＝０．２ｎ
ｍ相当の容量が得られる。
通常のＨＳＧ技術を利用して金属電極表面に凹凸を形成
し、電極面積の増大を可能とすることである。まず、ア
モルファスシリコンで下部電極を形成して表面にＨＳＧ
を形成する。このＨＳＧ-Ｓｉ電極をシリコン酸化膜で
埋め込み、ＨＳＧ−Ｓｉ電極を除去することでシリコン
酸化膜にＨＳＧの凹凸が転写される。ＨＳＧ−Ｓｉ電極
を除去した後に金属電極を埋め込み、ＣＭＰ等でシリコ
ン酸化膜上面の金属を除去したのちシリコン酸化膜を除
去することで、表面にＨＳＧによる凹凸をもつ金属電極
が形成される。この技術を使えば、Ｒｕ電極の上に容量
膜としてＴａ2Ｏ5を用いる構成では、ｔｅｑ（ｔｈｉｃ
ｋｎｅｓｓ ｅｑｕｉｖａｌｅｎｔ ｆｏｒ ｓｉｌｉ
ｃｏｎ ｄｅｏｘｉｄｅの略称）＝０．３５ｎｍ相当の
容量が、Ｒｕ電極の上に容量膜としてＢＳＴ（Ｂａ、Ｓ
ｒ、Ｔｉの略称）を用いる構成では、ｔｅｑ＝０．２ｎ
ｍ相当の容量が得られる。
【０００８】次に、本発明の第１の実施形態について図
１、２を参照して説明する。
１、２を参照して説明する。
【０００９】まず、下敷き絶縁膜１にポリシリコンプラ
グ３を埋め込み、下敷き絶縁膜１表面のストッパー膜２
を利用して、シリコン電極を形成し、表面にＨＳＧを形
成したシリコンスタック電極４を形成する（図１
（ａ））。
グ３を埋め込み、下敷き絶縁膜１表面のストッパー膜２
を利用して、シリコン電極を形成し、表面にＨＳＧを形
成したシリコンスタック電極４を形成する（図１
（ａ））。
【００１０】次に、シリコンスタック電極４を全て埋め
るようにＣＶＤまたはスピン塗布等でシリコン酸化膜５
を形成し、ＣＭＰによる研磨またはドライエッチングに
よるエッチバック等でシリコンスタック電極４の表面を
露出させる（図１（ｂ））。
るようにＣＶＤまたはスピン塗布等でシリコン酸化膜５
を形成し、ＣＭＰによる研磨またはドライエッチングに
よるエッチバック等でシリコンスタック電極４の表面を
露出させる（図１（ｂ））。
【００１１】次に、シリコン酸化膜５に対して選択比の
高い方法（例えば、ＨＮＯ3：ＨＦ＝１００：１の溶液
を用いたウェットエッチング)でシリコンスタック電極
１をエッチング除去し、シリコン酸化膜５に凹部６を形
成する（図２（ａ））。
高い方法（例えば、ＨＮＯ3：ＨＦ＝１００：１の溶液
を用いたウェットエッチング)でシリコンスタック電極
１をエッチング除去し、シリコン酸化膜５に凹部６を形
成する（図２（ａ））。
【００１２】続いて、シリコン酸化膜５の凹部６に、Ｃ
ＶＤ法によりＷ、Ｒｕ、Ｐｔ等の金属７を埋め込む（図
２（ｂ））。
ＶＤ法によりＷ、Ｒｕ、Ｐｔ等の金属７を埋め込む（図
２（ｂ））。
【００１３】さらに、ＣＭＰ等により上面の金属７を除
去したのち、シリコン酸化膜５をウェットエッチで除去
することで、表面に凹凸をもつ金属下部電極８が形成さ
れる（図２（ｃ））。
去したのち、シリコン酸化膜５をウェットエッチで除去
することで、表面に凹凸をもつ金属下部電極８が形成さ
れる（図２（ｃ））。
【００１４】次に、本発明の第２の実施形態について図
３、４を参照して説明する。
３、４を参照して説明する。
【００１５】まず、下敷き絶縁膜３１にポリシリコンプ
ラグ３３を埋め込み、ポリシリコンプラグ３３上にＴｉ
Ｎ、ＴａＮ等のバリアメタル３９を形成する。（図３
（ａ））。
ラグ３３を埋め込み、ポリシリコンプラグ３３上にＴｉ
Ｎ、ＴａＮ等のバリアメタル３９を形成する。（図３
（ａ））。
【００１６】その上にストッパー膜３２を利用して、シ
リコン電極を形成し、シリコン電極の表面にＨＳＧを形
成したシリコンスタック電極３４を形成する（図３
（ｂ））。
リコン電極を形成し、シリコン電極の表面にＨＳＧを形
成したシリコンスタック電極３４を形成する（図３
（ｂ））。
【００１７】さらに、シリコンスタック電極３４を全て
埋めるようにＣＶＤまたはスピン塗布等でシリコン酸化
膜３５を形成し、ＣＭＰによる研磨またはドライエッチ
ングによるエッチバック等でシリコンスタック電極３４
の表面を露出させる（図３（ｃ））。
埋めるようにＣＶＤまたはスピン塗布等でシリコン酸化
膜３５を形成し、ＣＭＰによる研磨またはドライエッチ
ングによるエッチバック等でシリコンスタック電極３４
の表面を露出させる（図３（ｃ））。
【００１８】次に、シリコン酸化膜３５に対して選択比
の高い方法でシリコンスタック電極３４をエッチング除
去し、シリコン酸化膜３５に凹部３６を形成する（図４
（ａ））。
の高い方法でシリコンスタック電極３４をエッチング除
去し、シリコン酸化膜３５に凹部３６を形成する（図４
（ａ））。
【００１９】続いて、電解メッキ法により、バリアメタ
ル３９をシードとしてＷ、Ｒｕ、Ｐｔ等の金属３７を埋
め込む（図４（ｂ））。
ル３９をシードとしてＷ、Ｒｕ、Ｐｔ等の金属３７を埋
め込む（図４（ｂ））。
【００２０】最後に、シリコン酸化膜３５をウェットエ
ッチで除去することで、表面に凹凸をもつ金属下部電極
３８が形成される（図４（ｃ））。
ッチで除去することで、表面に凹凸をもつ金属下部電極
３８が形成される（図４（ｃ））。
【００２１】以上のように、本発明の半導体装置の製造
方法を採用することにより、金属下部電極として利用で
きる金属の種類がシリコンとの置換反応の可能な金属材
料に限られることなく、Ｗ以外にもＲｕ、Ｐｔ等の金属
を用いることができる。
方法を採用することにより、金属下部電極として利用で
きる金属の種類がシリコンとの置換反応の可能な金属材
料に限られることなく、Ｗ以外にもＲｕ、Ｐｔ等の金属
を用いることができる。
【００２２】さらに、従来のシリコンを金属に置換する
際、下部電極の体積変化を生じることはなく、又、でき
あがった電極表面に細かい凹凸も発生することもないの
で、その上に形成した容量膜のリーク電流を抑えること
も可能となる。
際、下部電極の体積変化を生じることはなく、又、でき
あがった電極表面に細かい凹凸も発生することもないの
で、その上に形成した容量膜のリーク電流を抑えること
も可能となる。
【００２３】
【発明の効果】上述のように、本発明の半導体装置の製
造方法によれば、シリコン酸化膜からＨＳＧプラグが抜
けた凹部を利用して、その凹部に金属を埋め込み、金属
にその凹部を転写する方法を用いることにより、金属下
部電極として利用できる金属の種類がシリコンとの置換
反応の可能な金属材料に限られることなく、Ｗ以外にも
Ｒｕ、Ｐｔ等の金属を用いることができ、又、できあが
った電極表面に細かい凹凸も発生することもないので、
その上に形成した容量膜のリーク電流を抑えることも可
能となる。
造方法によれば、シリコン酸化膜からＨＳＧプラグが抜
けた凹部を利用して、その凹部に金属を埋め込み、金属
にその凹部を転写する方法を用いることにより、金属下
部電極として利用できる金属の種類がシリコンとの置換
反応の可能な金属材料に限られることなく、Ｗ以外にも
Ｒｕ、Ｐｔ等の金属を用いることができ、又、できあが
った電極表面に細かい凹凸も発生することもないので、
その上に形成した容量膜のリーク電流を抑えることも可
能となる。
【図１】本発明の第１の実施形態の半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図２】図１に続く製造工程を示す断面図である。
【図３】本発明の第２の実施形態の半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図４】図３に続く製造工程を示す断面図である。
【図５】従来の半導体装置の製造方法を製造工程順に示
す断面図である。
す断面図である。
１、３１、６１ 下敷き絶縁膜 ２、３２、６２ ストッパー膜 ３、３３、６３ ポリシリコンプラグ ４、３４、６４ シリコンスタック電極 ５、３５ シリコン酸化膜 ６、３６ 凹部 ７、３７ 金属 ８、３８ 金属下部電極 ３９ バリアメタル ９４ Ｗスタック電極
Claims (7)
- 【請求項１】 少なくとも表面が露出した導電性プラグ
を第１絶縁膜中に形成し、前記第１絶縁膜上に前記導電
性プラグの表面と接するダミー電極を形成し、前記ダミ
ー電極の露出する表面に凹凸を形成し、前記ダミー電極
を含む前記第１絶縁膜の表面に第２絶縁膜を前記ダミー
電極よりも厚く堆積し、前記第２絶縁膜を前記ダミー電
極の表面が露出するまで前記第２絶縁膜の表面から一様
に除去して、前記ダミー電極の表面と前記第２絶縁膜の
表面とで構成する表面を平坦化し、前記ダミー電極のみ
を選択的に除去して、前記第２絶縁膜に凹部を形成し、
前記凹部に金属を埋め込んで表面に前記凹凸が転写され
た金属電極を形成することを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記ダミー電極は、シリコンからなる請
求項１記載の半導体装置の製造方法。 - 【請求項３】 前記凹凸は、前記シリコンを所定のガス
雰囲気中で所定の温度で熱処理することにより形成され
る請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記第２絶縁膜は、シリコン酸化膜であ
る請求項２又は３記載の半導体装置の製造方法。 - 【請求項５】 前記ダミー電極のみを選択的に除去する
工程は、硝酸及び弗酸の混合溶液によるウェットエッチ
ングにより行われる請求項４記載の半導体装置の製造方
法。 - 【請求項６】 前記金属電極は、ＣＶＤ法、或いは、電
解メッキ法により形成される請求項１、２、３、４又は
５記載の半導体装置の製造方法。 - 【請求項７】 前記金属電極が電解メッキ法により形成
される場合、前記導電性プラグは、その表面にバリアメ
タルを有する請求項６記載の半導体装置の製造方法。
Priority Applications (3)
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