KR19990021106A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 반도체기판 상부에 형성된 저장전극용 콘택홀을 통하여 상기 반도체기판에 접속되는 캐패시터를 형성하기 위하여, 도펀트가 도핑된 실리콘막과 도핑되지 않은 실리콘막을 번갈아서 다수 적층하고, 이들을 혼합케미컬로 식각하여 핀형구조의 삼차원적 구조를 갖는 저장전극을 형성한 다음, 후속공정을 용이하게 실시할 수 있도록 캐패시터를 형성하는 방법에 있어서, 상기 도핑된 실리콘막에 일정농도로 도펀트를 주입하여 형성하고, 상기 저장전극마스크를 이용한 식각공정으로 상기 적층된 실리콘막을 식각하되, 혼합 케미컬을 이용하여 실시함으로써 핀형구조의 삼차원적 저장전극을 형성한 다음, 상기 저장전극 표면에 유전체막과 플레이트전극을 형성함으로써 캐패시터를 형성하고, 상기 캐패시터 상부에 절연막을 일정 두께 형성한 다음, 이를 화학기계연마하여 평탄화시키는 공정으로 좁은 디자인룰의 고집적화된 반도체소자에 충분한 정전용량을 가지는 캐패시터를 형성하고, 후속공정을 용이하게 함으로써 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 형성방법

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 식각선택비 차이를 이용한 식각공정으로 표면적이 증가된 저장전극을 형성하고, 후속공정으로 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하는 기술에 관한 것이다.

반도체소자가 고집적화 되어감에 따라 셀의 면적은 급격하게 축소되고, 셀 면적의 축소에도 불구하고 소자 동작에 필요한 셀당 일정 용량 이상의 캐패시터 용량을 확보해야 하는 어려움이 있다.

과거에는 이를 해결하기 위하여 개발된 여러가지 3차원의 저장전극 가운데 핀(fin) 구조는 그 제조공정이 비교적 단순하여 널리 이용되어 왔으나, 셀 면적 축소에 따른 일정한 캐패시터 용량의 확보를 위하여 핀의 수를 늘려야 하는데 상기 핀의 수를 늘리기 위해서, 희생막인 CVD 산화막과 전기전도 박막인 다결정실리콘막을 반복해서 여러층을 형성해야 하기 때문에 공정회수가 증가하고, 많은 CVD 공정으로 인한 피티클(particle) 및 결함(defect) 증가로 인하여 소자의 수율을 저하시키는 단점이 있었다.

그리고, 최근에는 과제의 핀형 구조의 저장전극 형성시 유발되는 단점을 해결하기 위하여, 도핑된 실리콘과 도핑되지 않은 실리콘을 번갈아서 다수 적층하고, 이들의 식각선택비 차이를 이용하여 핀형 구조의 저장전극을 형성하였다.

도시되지는 않았지만 최근의 기술을 설명하면 다음과 같다.

먼저, 반도체기판 상부에 소자분리막, 워드라인 및 비트라인을 형성하고, 하부절연막으로 평탄화시킨다. 그리고, 상기 반도체기판을 노출시키는 콘택홀을 형성하고, 상기 반도체기판에 접속되는 다수의 실리콘막 적층구조를 형성한다.

이때, 상기 다수의 실리콘막 적층구조는 도핑된 층과 도핑되지 않은 층을 번갈아서 순차적으로 형성한 것이다.

그 다음에, 상기 도핑된 실리콘막은 도펀트인 포스핀의 농도가 약 2×10²원자/㎤ 정도이어서 상기 도핑되지 않은 실리콘막과의 식각선택비를 이용한 핀형구조를 형성하였다.

그러나, 반도체소자의 고집적화에 따른 디자인룰의 감소로 인하여 저장전극의 폭과 저장전극 간의 거리가 좁아져 반도체소자의 고집적화에 충분한 정전용량을 가질 수 있도록 표면적이 증가된 저장전극을 형성할 수 없었다.

상기한 바와 같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 저장전극을 형성할 수 없어 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 식각선택비를 이용한 식각공정시 혼합케미컬을 이용하여 고집적화에 접합한 다층의 핀형 캐패시터를 용이하게 형성하고, 후속 공정을 용이하게 실시할 수 있도록 함으로써 반도체 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e는 본 발명의 실시예에 의한 반도체소자의 캐패시터 형성공정을 도시한 단면도.

도면의 주요부분에 대한 부호의 설명

11 : 반도체기판 13 : 하부절연층

15 : 절연막 스페이서 17 : 콘택홀

19, 21, 23, 25, 27 : 실리콘막

29 : 감광막 패턴 31 : 저장전극

33 : 유전체막 35 : 플레이트전극

37 : BPSG 절연막

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터 형성 방법은, 반도체기판 상부에 형성된 저장전극용 콘택홀을 통하여 상기 반도체기판에 접속되는 캐패시터를 형성하기 위하여, 도펀트가 도핑된 실리콘막과 도핑되지 않은 실리콘막을 번갈아서 다수 적층하고, 이들을 혼합케미컬로 식각하여 핀형구조의 삼차원적 구조를 갖는 저장전극을 형성한 다음, 후속공정을 용이하게 실시할 수 있도록 캐패시터를 형성하는 방법에 있어서, 상기 도핑된 실리콘막에 일정 농도로 도펀트를 주입하여 형성하는 공정과, 상기 저장전극 마스크를 이용한 식각공정으로 상기 적층된 실리콘막을 식각하되, 혼합케미컬을 이용하여 실시함으로써 핀형구조의 삼차원적 저장전극을 형성하는 공정과, 상기 저장전극 표면에 유전체막과 플레이트전극을 형성함으로써 캐패시터를 형성하는 공정과, 상기 캐패시터 상부에 절연막을 일정 두께 형성하고, 이를 CMP 하여 평탄화시키는 공정을 포함하는 것이다.

한편, 상기한 목적을 달성하기 위한 본 발명의 원리는, 도핑된 실리콘막과 도핑되지 않은 실리콘막을 번갈아서 적층하되, 도핑된 실리콘막의 도펀트를 종래보다 증가시켜 혼합케미컬을 이용한 식각공정시 도핑된 실리콘막과 도핑되지 않은 실리콘막의 식각선택비 차이를 더욱 크게 함으로써 좁은 디자인룰에서 고집적화에 충분한 정전용량을 확보할 수 있도록 표면적을 확보하고, 후속공정을 용이하게 실시할 수 있도록 CMP 공정을 실시하여 반도체소자의 고집적화를 용이하게 실시할 수 있도록 하는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성 방법을 도시한 단면도이다.

먼저, 반도체기판(11) 상부에 워드라인, 비트라인을 형성하고, 그 상부면을 평탄화시키는 하부절연층(13)을 형성한다. 그리고, 저장전극 콘택마스크(도시안됨)를 이용하여 식각공정으로 상기 하부절연층(13)을 식각하여 상기 반도체기판(11)을 노출시키는 콘택홀(17)을 형성한다. 그리고, 상기 콘택홀(17) 측벽에 절연막 스페이서(15)를 형성한다.

그 다음에, 상기 콘택홀(17)을 통하여 상기 반도체기판(11)에 접속되는 도핑되지 않은 실리콘막을 형성한다. 그리고, 상기 도핑되지 않은 실리콘막 상부에 도핑된 실리콘막을 형성한다.

그리고, 상기 도핑되지 않은 실리콘막과 도핑된 실리콘막을 순차적으로 번갈아서 다수 적층하되, 최상부는 도핑되지 않은 실리콘막(27)으로 형성한다.

여기서, 상기 적층된 실리콘막(19, 21, 23, 25, 27)은 상기 도핑되지 않은 실리콘막과 도핑된 실리콘막의 적층순서를 서로 바꾸어서 형성할 수도 있다.

그리고, 상기 도핑된 실리콘막은 포스핀을 도펀트로 사용하는 경우 3×10²⁰~2×20²²원자/㎤ 정도의 도펀트를 함유하도록 하되, 바람직하게는 2×20²¹원자/㎤ 정도의 도펀트를 함유하도록 한다. (도 1a)

그 다음에, 상기 실리콘막(27) 상부에 저장전극 마스크(도시안됨)를 이용한 식각공정으로 감광막패턴(29)을 형성한다. 그리고, 상기 감광막패턴(29)을 마스크로 하여 상기 하부절연층(13)이 노출될 때까지 상기 실리콘막(27, 25, 23, 21, 19)을 순차적으로 식각하고, 상기 감광막패턴(29)을 제거함으로써 핀형구조의 삼차원적 적층 구조를 갖는 저장전극(31)을 형성한다.

이때, 상기 실리콘막(27, 25, 23, 21, 19)의 식각공정은, 150~300sccm의 무수 HF 가스, 1~5sccm의 오존가스 및 초순수증기의 혼합케미컬을 이용하여 20~30초의 시간 동안 실시한다.

그리고, 상기 혼합케미컬을 이용한 식각공정의 식각 메카니즘은 다음과 같다. 우선, 상기 반도체기판(11)을 식각 챔버에 고정시키고, 상기 혼합케미컬을 일정 농도로 일정 시간 플로우시킴으로써 하기 제1식과 같이 상기 혼합케미컬 내의 강한 산화제인 오존가스에 의해 실리콘이 산화되어 실리콘산화막이 형성되고, 하기 제 2식과 같이 상기 산화막은 혼합케미컬 내의 산화막 식각용액인 무수 HF 가스와 초순수증기에 의하여 식각됨으로써 결과적으로 상기 실리콘막이 식각되는 효과를 갖는다.

3Si + 2O₃= 3SiO₂------------------- 제 1식

SiO₂+ 4HF(g) = SiF₄(g) + 2H₂O --------- 제 2식

이때, 상기 제 1식과 제 2식은 도핑되지 않은 실리콘의 경우를 도시하는 것이다.

그리고, 하기 제 3식과 제 4식은 도핑된 실리콘의 경우를 도시한 것이다. 그리고, 하기 제 3식은 실리콘의 도펀트로 인하여 오존에 의하여 산화되는 경우 도펀트가 함유된 도핑된 산화막이 하기 제 3식과 같이 형성되고, 상기 도핑된 산화막이 무수 HF 가스와 초순수증기에 의해 제 4식과 같이 식각된다.

3Si(+P) + 2O₂= 3SiO₂---------------- 제 3식

SiO₂+ P₂O₅+ 4HF(g) = SiF₄(g) + H₃PO₄(I) + H₂O(g) --- 제 4식

여기서, 상기 도핑된 실리콘막의 산화막은 도핑되지 않은 실리콘에서 형성된 산화막과는 달리 상기 제 4식과 같이 SiH₂에 P₂O₅가 함유된 도핑된 산화막으로 피.에스.지.(phosphorous silicate glass, 이하에서 PSG라 함)의 특성을 갖는다. 이러한 특성이 산화막은 흡습성이 크기 때문에 증기의 유입이 없어도 대기중의 수분을 흡수하여 HF 가스에 의한 식각율을 증대시키고, 산화막과 HF에 의한 식각반응시 부산물로서 H₃PO₄와 H₂O가 발생한다. 이때, 상기 H₃PO₄는 흡습성의 물질로서 계속적인 수분흡수를 유도한다.

따라서, 도핑된 실리콘과 도핑되지 않은 실리콘의 식각선택비를 증대시키기 위한 주요인자는 수분 즉, H₂O이며, 다른 주요인자는 실리콘의 도펀트이다. 즉, 일정 농도의 도펀트를 갖는 도핑된 실리콘과 도핑되지 않은 실리콘의 경우에 있어서, 수분 즉 초순수증기의 유입을 막을 경우 상기 제 2식에서의 초기반응유도물질인 H₂O가 없게 되므로, 도핑되지 않은 실리콘은 오존가스에 의한 산화막 형성은 있어도, 그 형성된 산화막의 식각반응은 없게 되어 결국 실리콘의 손실이 없다. 반면에, 도핑된 실리콘의 경우는 산화막 형성후 산화막 특성이 PSG와 같은 특성을 갖게 되어 미량의 수분을 흡수하면서 식각반응이 일어나고, 이후 계속적으로 자체 부산물인 H₂O발생과 수분흡수를 유발시켜 형성된 산화막이 식각되고, 상기 산화막의 형성과 식각이 연쇄적으로 일어나 실리콘의 손실량이 많아짐으로써 결국 상당량의 실리콘이 식각되어 도핑되지 않은 실리콘에 대한 식각선택비가 커지게 된다.

본 발명은, 여기서 상기 H₂O의 효과에 도펀트의 농도를 조절함으로써 그러한 식각선택비의 증대효과를 증폭시키는 특징을 갖는다. 그리고, 이러한 특징을 자세히 설명하면 다음과 같다.

종래기술처럼 포스핀이 도핑된 비정질실리콘은, 550~580℃ 정도의 온도에서 600 mTorr의 압력을 갖는 분위기에서 싸일렌가스와 70~80sccm의 유속을 갖는 포스핀이 함유 케미컬 가스를 유입하여 증착한다. 이때, 포스핀의 농도는 2×10²⁰원자/㎤ 정도이다.

그러나, 실리콘 내에 포스핀의 농도를 증가시키면 상기 제 3식에서 p이 차지하는 비율이 커지게 되고 실리콘의 구조가 도핑되지 않은 실리콘과 종래의 도핑농도를 갖는 도핑된 실리콘의 경우보다 상대적으로 느슨해짐으로써 오존가스로부터 나오는 발생기산소의 활동이 용이하여 실리콘 내의 침투가 용이해지게 됨으로써 오존가스에 의해 형성되는 산화막의 두께가 상대적으로 두꺼운 산화막을 얻을 수 있다.

또한, 이렇게 형성된 산화막은 그 조성상 P₂O₅의 산화층이 차지하는 비율이 높게 되어 PSG의 특성을 갖게 되며, HF에 의한 식각율이 빠르게 되고, 식각후, H₂O와 H₃PO₄의 농도가 높아지게 된다.

따라서, 무수 HF 가스만으로도 초순수증기의 유입이 없어도 산화막의 식각이 빠르게 되어 종국적으로 실리콘의 손실량이 많아지게 된다. 결론적으로, 오존가스와 무수 HF 가스에 의한 식각속도가 빨라져 이 두 반응의 유기적인 연속적 반응으로 실리콘의 식각량이 늘어나 식각선택비는 증대한다.

본 발명에서 사용되는 도펀트는 PH₃가스로 약 150~200sccm 정도의 유속을 갖는 농도로 종래의 증착분위기에서 증착한 도핑된 실리콘을 이용한다. 이 경우, 도핑된 실리콘내 포스핀의 농도는 약 2×10₂₁원자/㎤ 정도로 조사되었다.

이때, 상기 저장전극(31)은 X : Y = 1 : 3 정도의 비율로 하여 형성한 것이다. (도 1b, 도 1c)

그 다음에, 저장전극(31) 표면에 유전체막(33)과 플레이트전극(35)을 각각 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.

그리고, 상기 캐패시터를 포함하는 전체표면 상부에 비.피.에스.지.(BOro Phospho Silicate Glass, 이하에서 BPSG라 함) 절연막(37)을 형성한다.

이때, 상기 캐패시터로 인하여 반도체기판(11)의 상부는 높은 단차를 갖게 된다. (도 1d)

그 다음에, 상기 캐패시터가 노출되지 않도록 상기 BPSG 절연막(37)을 화학기계연마하여 평탄화시켜 후속공정을 용이하게 한다. (도 1e)

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 도핑된 실리콘막과 도핑되지 않은 실리콘막을 번갈아서 순차적으로 다수 적층하고, 상기 두층간의 식각선택비 차이를 이용하여 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하고, 단차를 완화시켜 후속공정을 용이하게 함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (3)

1. 반도체기판 상부에 형성된 저장전극용 콘택홀을 통하여 상기 반도체기판에 접속되는 캐패시터를 형성하기 위하여, 도펀트가 도핑된 실리콘막과 도핑되지 않은 실리콘막을 번갈아서 다수 적층하고, 이들을 혼합케미컬로 식각하여 핀형구조의 삼차원적 구조를 갖는 저장전극을 형성한 다음, 후속공정을 용이하게 실시할 수 있도록 캐패시터를 형성하는 방법에 있어서,

   상기 도핑된 실리콘막에 일정 농도로 도펀트를 주입하여 형성하는 공정과,

   상기 저장전극 마스크를 이용한 식각공정으로 상기 적층된 실리콘막을 식각하되, 혼합케미컬을 이용하여 실시함으로써 핀형구조의 삼차원적 저장전극을 형성하는 공정과,

   상기 저장전극 표면에 유전체막과 플레이트전극을 형성함으로써 캐패시터를 형성하는 공정과,

   상기 캐패시터 상부에 절연막을 일정 두께 형성하고, 이를 CMP 하여 평탄화시키는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 청구항 1에 있어서,

   상기 도핑된 실리콘막은 PH₃가스를 150~200sccm 이 유속으로 플로우시켜 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
3. 청구항 1 또는 청구항 2에 있어서,

   상기 도핑된 실리콘막은 3×10²⁰~2×20²²원자/㎤로 하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.