KR940009622B1 - 고집적 반도체 메모리장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1a 도 및 제 1e 도는 종래 기술에 의해 제조된 트렌치형 캐패시터를 구비한 반도체 메모리 장치의 일실시예의 일부분의 제조공정을 도시한 공정 순서도
제 2a 도 및 제 2h 도는 본 발명에 의해 제조된 트렌치형 캐패시터를 구비한 반도체 메모리 장치의 일실시예의 일부분의 제조공정을 도시한 공정 순서도
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 특히 산화막 스페이서(Oxide spacer)을 이용하여 스토리지노드의 면적을 증가시켜 셀 캐패시턴스를 향상시키는 고집적 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 DRAM(Dynamic Random Access Memory)의 개발 이래, 3년마다 약 4배에 달하는 집적도의 향상을 가져왔다. 그러나 그 크기의 증가는 약1.4배의 증가에 그쳐, 결과적으로 1비트당 메모리셀 면적은 1/3으로 줄어들게 되었다. 이 때문에 축적용량을 충분히 확보하지 못하여 회로의 신호대 잡음비(S/N)를 감소시켜 안정한 회로의 동작이 어렵게 되고, 패키지로 부터 유입된 α입자는 메모리소자 내의 정보를 파괴하는 소프트 에러를 발생시키게 되었다.
트렌치형 캐패시터는 이러한 문제를 해결하기 위해 제안된 구조의 하나로 반도체 기판을 이방성 에칭하여 형성된 홀 내부에 전하축적영역을 형성하는 것으로, 좁은 영역에서도 충분한 캐패시터 축적용량의 확보가 가능하여 다른 구조의 캐패시터보다 평탄화 면에서도 우수한 특성을 가지고 있다.
제 1a 도 및 제 1e 도는 종래의 기술에 의해 제조된 트렌치형 캐패시터의 제조공정의 일부분을 도시한 단면도이다.
제 1a 도를 참조하면, 상기 P-type 반도체 기판(100) 상에 패드산화막(1), 질화막(3), HTO(High Temperature Oxide)막(5)을 형성한 후 트렌치를 형성할 영역을 반응성 이온에칭(RIE : Reactive Ion Etching)법으로 HTO막(5), 질화막(3), 패드산화막(1)을 에칭하여 트렌치창을 형성하고, 이것을 마스크로 하여 상기 반도체 기판(100)을 에칭하여 트렌치(7)를 형성한다.
제 1b 도를 참조하면, 상기 트렌치 홀 내벽을 따라 열산화막 또는 CVD산화막으로, 예를 들면 LTO(Low Temperature Oxide), HTO, TEOS(Tetra Ethyl Ortho Silicate) 산화막 등을 사용하여 소정의 두께로 쌓아 누설전류 방지막(9)을 형성한다.
제 1c 도를 참조하면, 상기 누설전류 방지막(9)이 형성된 반도체 기판(100) 상에 포토레지스터(11)를 덮고, 트랜지스터의 소스영역과 연결될 부분의 포토레지스터(11)를 제거한다.
제 1d 도를 참조하면, 상기 포토레지스터(11)를 마스크로 하여 상기 트렌치 내벽에 형성되어 있는 누설전류 방지막(9)을 식각하여 트랜지스터의 소스영역과 연결된 부분을 노출시키고 상기 포토레지스터(11)를 제거한다.
제 1e 도를 참조하면 상기 HTO막(5), 질화막(3)을 제거하고 상기 공정을 거친 반도체 기판(100) 전면에 스토리지전극을 형성하기 위한 제 1 도전층(13)으로 예를 들면 불순물이 도핑된 다결정실리콘층을 침적하여 형성한다.
상기와 같은 공정을 거쳐 제조된 트렌치형 캐패시터는 상술한 바와 같이 전하축적용량 확보 및 평탄도면에서 장점을 가지고 있지만, 현재 추진되고 있는 서브마이크론(submicron) 이하의 고집적 반도체 메모리 장치에 있어서는 필요한 축적용량을 충분히 확보할 수가 없다. 이 문제를 해결하기 위해서는 셀 면적이 제한되기 때문에 트렌치를 더욱 깊게 형성해야 하지만, 그 경우에도 반도체기판 두께의 한계와 깊이가 증가할수록 측면형상이 어려워져서 홀의 매립 등 평탄화 공정이 쉽지 않은 문제가 발생한다.
따라서, 본 발명의 목적은 트렌치형 캐패시터의 스토리지전극의 면적을 넓혀 필요한 축적용량을 확보할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 트렌치형 캐패시터의 스토리지전극의 면적을 넓혀 필요한 축적용량을 확보할 수 있는 반도체 메모리 장치의 효율적인 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 반도체 기판상에 한 개의 트랜지스터와 한 개의 캐패시터로 이루어진 메모리셀을 복수 개 구비하는 반도체 메모리 장치에 있어서 상기 캐패시터는 상기 반도체 기판내에 형성된 트렌치 내벽에 적어도 2개 이상의 공간부를 개재한 새발 모양의 스토리지전극을 구비하여 형성됨을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 제조방법은, 반도체 기판상에 한 개의 트랜지스터와 한 개의 캐패시터로 이루어진 복수의 메모리셀을 구비하는 반도체 메모리 장치의 제조방법에 있어서, 상기 반도체 기판을 이방성 에칭하여 트렌치를 형성하는 공정 ; 상기 이방성 에칭으로 형성된 트렌치 내벽에 누설전류를 방지하기 위해 열산화막을 형성하는 공정 ; 상기 트렌치 내벽의 상단부에 있는 열산화막의 일부분을 식각하여 트랜지스터의 소스와 연결되는 스토리지전극 접촉부분만을 노출시키는 공정 ; 상기 남아 있는 트렌치 내벽의 열산화막 및 스토리지전극 접촉부분에 트렌치형 캐패시터의 제 1 스토리지전극을 형성하는 공정 ; 상기 결과물 전면에 박막의 질화막 및 트렌치 측벽 스페이서용 산화막을 순차로 침적하고, 이어서 상기 산화막을 전면 이방성 식각하여 측벽 스페이서를 형성함과 동시에 트렌치 하단의 제 1 스토리지전극을 형성하는 공정 ; 상기 결과물 전면에 제 2 스토리지전극층을 형성한 다음 전면을 재차 이방성 식각하여 트렌치 내부에 제 2 스토리지전극을 형성하는 공정 ; 상기 제 1 및 제 2 스토리지전극으로 이루어진 스토리지전극상에 유전물질을 침적하여 유전체막을 형성하는 공정 ; 및 상기 유전체막이 형성된 구조물 전면에 트렌치형 캐패시터의 플레이트전극을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
제 2a 도 및 제 2h 도는 본 발명에 의한 스토리지전극의 면적이 확장된 트렌치형 캐패시터 구조를 가진 반도체 메모리 장치의 제조방법의 일부분을 도시한 공정 순서도이다.
먼저, 제 2h 도를 참조하면, 본 발명에 의한 스토리지전극의 면적이 확장된 트렌치형 캐패시터 구조의 완성도로서 반도체 기판(100)상에 활성영역과 비활성 영역을 분리하기 위한 필드산화막(105)과 트렌치(7)을 구비하고 상기 트렌치(7)의 내벽의 산화막(9)과 상기 산화막이 형성된 트렌치 내벽에 적어도 2개 이상의 공간부를 개재한 제 1 스토리지전극(13)과 제 2 스토리지전극(23)으로 이루어진 새발모양의 스토리지전극을 구비하여 상기 새발 모양의 스토리지전극상에 유전체막(25)과 상기 유전체막(25)이 형성된 구조물 전면에 플레이트전극(27)을 형성하여 구비하고 있음을 특징으로 한다. 여기서 참조번호1은 패드 산화막이다.
제 2a 도까지의 공정은 상기 제 1a 도 및 제 1d 도 공정과 동일하다.
제 2b 도를 참조하면, 트렌치 내벽에 산화막(9)이 형성되어 있는 반도체 기판(100) 전면에 제 1스토리지전극을 형성하기 위한 제 1 도전층(13)으로 예를 들면, 불순물이 도핑된 다결정실리콘과 같은 물질을 500Å정도의 두께로 침적하여 형성한다. 이어서 상기 제 1 도전층(13)상에 포토레지스터를 덮고 에치백하여 트렌치 내부에만 상기 제 1 도전층(13)을 남긴다.
제 2c 도를 참조하면, 상기 제 1 스토리지 전극(13)을 포함한 전면에 먼저, 질화막(17)을 형성하고, 그 위에 스페이서용 산화막(19)을 500Å정도의 두께로 형성한다. 상기 스페이서용 산화막(19)의 재료는 제거할 때 제 1 스토리지전극과 제 2 스토리지전극이 보존될 수 있는 물질을 사용한다. 이 스페이서용 산화막(19)을 이용한 셀프어라인으로 후에 제2 스토리지전극이 형성된다. 이어서 상기 산화막(19)위를 포토레지스터(21)로 덮는다.
제 2d 도를 참조하면, 상기 공정을 거친 구조물을 전면 에치백하여 상기 트렌치 홀 내부에만 상기 질화막(17)과 산화막(19)을 남긴다.
제 2e 도를 참조하면, 상기 공정을 거친 구조물 전면에, 상기 제 2 스토리지전극을 형성하기 위한 제 2 도전층(23)을, 예를 들면 불순물이 도핑된 다결정실리콘과 같은 물질을 500Å정도의 두께로 침적 형성한다. 이어서 상기 제 2 도전층(23)상에 포토레지스터(25)를 덮는다.
제 2f 도를 참조하면, 상기 포토레지스터(25)를 에치백하여 상기 트렌치 홀 내부에만 제 2 도전층(23)을 남겨 제 2 스토리지전극(23)을 형성한다.
제 2g 도를 참조하면, 상기 산화막(19)과 질화막(17)을 제거하여 상기 트렌치 홀 내부에는 누설전류 방지막(9)과 제 1 및 제 2 스토리지전극(13, 23)만이 남아있도록 한다.
제 2h 도를 참조하면, 상기 제 1 및 제 2 스토리지전극(13, 23)상에 유전물질을 침적시켜 유전체막(25)을 형성한다. 이어서 상기 공정을 거친 구조물 전면에 플레이트전극을 형성하기 위한 제 3 도전층(27)으로 예를들면 불순물이 도핑된 다결정실리콘과 같은 물질을 침적하여 형성한다.
상기와 같은 공정을 거쳐 제조된 본 발명에 의한 고집적 반도체 메모리 장치는 종래의 기술에 의해 형성된 스토리지전극의 측벽에 스페이서를 형성하고 이것을 셀프어라인으로 하여 또 하나의 스토리지전극을 형성함으로써 스토리지전극을 수평 방향으로 연장시켜 면적을 확장한 것으로서, 트렌치 크기가 0.5㎛×6㎛이고 깊이가 5㎛일 때 셀 캐패시턴스는 동일 크기의 트렌치 구조의 캐패시턴스보다 50%이상 증가한다.
Claims (7)
- 반도체 기판 상에 한 개의 트랜지스터와 한 개의 캐패시터로 이루어진 메모리셀을 복수로 구비하는 반도체 메모리장치에 있어서, 상기 캐패시터는, 상기 반도체 기판에 형성된 트렌치의 내벽에 적어도 2개 이상의 공간부를 개재하여 형성된 새발 모양의 스토리지전극 ; 및 상기 스토리지전극 상에 유전체막을 개재하여 상기 적어도 2개 이상의 공간부를 매립하도록 형성된 플레이트전극을 구비하여 형성됨을 특징으로 하는 반도체 메모리장치.
- 제 1 항에 있어서, 상기 새발모양의 스토리지전극은 불순물이 도핑된 다결정실리콘을 사용하여 형성됨을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 스토리지전극은, 상기 반도체 기판에 형성된 트렌치의 내벽을 따라 형성된 제 1 스토리지전극 ; 상기 트렌치의 저부에 위치하는 상기 제 1 스토리지전극과 그 일측이 연결되며, 그 모양이 상기 트렌치 양측벽에 위치하는 상기 제 1 스토리지전극과의 사이에 적어도 2개 이상의 공간부를 개재하여 형성된 제 2 스토리지전극 ; 을 구비하여 형성됨을 특징으로 하는 반도체 메모리 장치.
- 반도체 기판상에 한 개의 트랜지스터와 한 개의 캐패시터로 이루어진 복수의 메모리셀을 구비하는 반도체 메모리 장치의 제조방법에 있어서, 상기 반도체 기판을 이방성 에칭하여 트렌치를 형성하는 공정 ; 상기 이방성 에칭으로 형성된 트렌치 내벽에 누설전류를 방지하기 위해 열산화막을 형성하는 공정 ; 상기 트렌치 내벽의 상단부에 있는 열산화막의 일부분을 식각하여 트랜지스터의 소스와 연결되는 스토리지전극 접촉 부분만을 노출시키는 공정 ; 상기 남아 있는 트렌치 내벽의 열산화막 및 스토리지전극 접촉부분에 트렌치형 캐패시터의 제 1 스토리지전극을 형성하는 공정 ; 상기 결과물 전면에 박막의 질화막 및 트렌치 측벽 스페이서용 산화막을 순차로 적층하고, 이어서 상기 산화막을 전면 이방성 식각하여 측벽 스페이서를 형성함과 동시에 트렌치 하단의 제 1 스토리지전극을 노출시키는 공정 ; 상기 결과물 전면에 제 2 스토리지전극층을 형성한 다음 전면을 재차 이방성 식각하여 트렌치 내부에 제 2 스토리지전극을 형성하는 공정 ; 상기 제 1 및 제 2 스토리지전극으로 이루어진 스토리지전극상에 유전물질을 침적하여 유전체막을 형성하는 공정 ; 및 상기 유전체막이 형성된 구조물 전면에 트렌치형 캐패시터의 플레이트전극을 형성하는 공정을 구비하는 것을 특징으로 하는 고집적 반도체 메모리 장치의 제조방법.
- 제 4 항에 있어서, 상기 측벽 스페이서를 형성함과 동시에 트렌치 하단의 제 1 스토리지전극을 노출시키는 공정은, 상기 제 1 스토리지전극이 형성된 구조물 전면에 질화막을 형성하고, 그 위에 산화막을 500Å정도의 두께로 형성하는 단계 ; 및 상기 산화막 상에 포토레지스터를 씌우고 에치백하여 트랜치 홀 내부에만 상기 산화막이 남아있도록 하여 측벽 스페이서를 형성함과 동시에, 상기 트렌치 바닥의 질화막과 산화막이 제거되어 상기 제 1 스토리지전극을 노출시키는 단계로 이루어진 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
- 제 4 항에 있어서, 상기 제 2 스토리지 전극을 형성하는 공정은, 상기 트렌치 하단의 제 1 스토리지전극이 노출된 결과물 전면에 불순물이 도핑된 다결정실리콘을 침적하는 단계 ; 및 상기 다결정 실리콘층을 에치백하여 상기 측벽 스페이서에 셀프얼라인되고 상기 제 1 스토리지 전극과 연결되는 제 2 스토리지 전극을 형성하는 단계로 이루어진 것을 특징으로 하는 고집적 반도체 메모리 장치의 제조방법.
- 제 4 항에 있어서, 상기 측벽 스페이서를 구성하는 산화막은, 상기 제 1 및 제 2 스토리지전극 측면간의 질화막과 산화막을 제거하는 공정에서 상기 제 1 및 제 2 스토리지전극이 보존될 수 있는 물질임을 특징으로 하는 고집적 반도체 메모리 장치의 제조방법.
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| KR930011247A (ko) | 1993-06-24 |
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