JPH0878628A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体装置の微細化に伴うＭＯＳトランジス
タとキャパシタとの間のリーク電流の発生を防止しつつ
かつキャパシタの信頼性を向上させることのできる半導
体装置およびその製造方法を提供する。 【構成】 層間酸化膜１５とキャパシタ２８の下部電極
１８を構成する第１電極２１との間にシリコン窒化膜２
７が設けられている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、より特定的には、半導体基板上に形
成されるキャパシタに関する。

【０００２】

【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）は、１個のトランジスタと１個のキャ
パシタ・セルからなるメモリ・セルを集積した構造を有
している。

【０００３】最近のＤＲＡＭの高集積化の要求に伴い、
より小さなサイズのキャパシタ・セルが必要とされてい
る。このため、より小さなスペースでキャパシタの容量
を大きくするための手段として、キャパシタ・セルの容
量電極の表面を増加する方法が種々考えられている。こ
の方法を用いた構造として、キャパシタ・セルを半導体
基板の上部に設けたスタックト・キャパシタセルが現在
用いられている。

【０００４】しかしながら、今後、より高度な微細化に
対応するためには、より微小な領域で十分なキャパシタ
容量を得る工夫が必要とされている。その中の１つとし
て、たとえば特開平５−９０４８８号公報に、キャパシ
タの容量電極の表面層を増加して、キャパシタの小型化
を実現させる技術が開示されている。以下、この技術を
ＤＲＡＭに用いた場合について説明する。

【０００５】まず図１３を参照して、ＤＲＡＭの平面構
造について説明する。シリコン基板の上に、複数のワー
ド線６Ｗが設けられている。ワード線６Ｗと直交するよ
うに、ビット線１４が形成されている。ワード線６Ｗと
ビット線１４とが交差する部分の近傍に、ビット線コン
タクト１１とストレージノードコンタクト１６が設けら
れている。

【０００６】次に、図１４を参照して、図１３中Ｉ−Ｉ
線矢視断面構造について説明する。シリコン基板１の所
定の領域にＬＯＣＯＳ酸化膜２が形成されている。この
ＬＯＣＯＳ酸化膜２によって規定される活性領域には、
ワード線６Ｗをゲート電極とするＭＯＳトランジスタ６
が形成されている。

【０００７】このＭＯＳトランジスタ６は、シリコン基
板１の上にゲート酸化膜３を介して、リンなどの不純物
が導入されたポリシリコンからなるゲート電極４を有し
ている。このゲート電極４を左右から挟むように、半導
体基板１の表面には、不純物領域からなる１対のソース
／ドレイン領域８が形成されている。また、ゲート電極
４の上に酸化膜５が形成されており、ゲート電極４の側
面には、側壁酸化膜９が形成されている。

【０００８】次に、ソース／ドレイン領域８の一方に
は、ビット線コンタクトホール１１が形成され、このビ
ット線コンタクトホール１１内には、ポリシリコン１２
と酸化膜１３とからなるビット線１４が形成されてい
る。また、他方のソース／ドレイン領域８には、層間酸
化膜１５に設けられたストレージノードコンタクトホー
ル１６を介してキャパシタ・セル２８が形成されてい
る。

【０００９】このキャパシタ・セル２８は、リンなどの
不純物が導入されたポリシリコンからなる下部電極１８
と、この下部電極１８を覆うように窒化シリコン膜など
からなるキャパシタ誘電体膜１９が形成されている。さ
らに、キャパシタ誘電体膜１９の上には、リンなどの不
純物が導入されたポリシリコンなどからなる上部電極２
０が形成されている。

【００１０】さらに、キャパシタ・セルの容量電極の表
面積を増加させる目的から、下部電極１８は、第１の幅
を有する第１電極２１と第３電極２３と第５電極２５
と、第１の幅よりも小さい第２の幅を有する第２電極２
２と第４電極２４とから構成されている。

【００１１】次に、上記構造よりなるＤＲＡＭの製造方
法について、図１５〜図２０を参照して説明する。

【００１２】まず、図１５を参照して、ＭＯＳトランジ
スタ６が形成されるまでの工程について説明する。シリ
コン基板１の主表面に、ＬＯＣＯＳ法により、ＬＯＣＯ
Ｓ酸化膜２を形成する。その後、シリコン基板１の上
に、ゲート酸化膜３を形成し、さらにその上に、ＤＲＡ
Ｍのゲート電極となるリンなどが導入されたポリシリコ
ン４を堆積し、さらにその上に酸化膜５を堆積する。ポ
リシリコン４と酸化膜５とを選択的にエッチングし、ワ
ード線６Ｗを形成する。

【００１３】次に、シリコン基板１の表面中に、ＭＯＳ
トランジスタのソース／ドレイン領域８をイオン注入に
より形成する。次に、ワード線６Ｗを覆うように酸化膜
をＣＶＤ法などによりシリコン基板１の上に堆積し、こ
の酸化膜を異方性エッチングを行なうことによって、ゲ
ート電極４と酸化膜５との側壁に、側壁酸化膜９を形成
する。以上により、ＭＯＳトランジスタ６が完成する。

【００１４】次に、図１６を参照して、ビット線１４が
形成されるまでの工程について説明する。まず、ゲート
電極６Ｗを覆うように、シリコン基板１の上に酸化膜１
０を堆積する。その後、酸化膜１０を選択的にエッチン
グし、ビット線コンタクトホール１１を形成する。次
に、ビット線コンタクトホール１１の中に埋込まれるよ
うに、リンなどがドープされたポリシリコン１２をシリ
コン基板１の上に形成する。さらに、このポリシリコン
１２の上に酸化膜１３を形成する。その後、ポリシリコ
ン１２と酸化膜１３とをパターニングすることによっ
て、ビット線１４を形成する。

【００１５】次に、図１７を参照して、シリコン基板１
の上全面に層間酸化膜１５を堆積する。層間酸化膜１５
を選択的にエッチングし、ストレージノードコンタクト
１６を形成する。

【００１６】次に、図１８を参照して、ストレージコン
タクトホール１６内および層間絶縁膜１５の表面全面
に、リンなどの不純物を所定濃度含むポリシリコンなど
からなる第１電極層２１を堆積する。その後、この第１
電極層２１の上に、この第１電極層２１よりも不純物濃
度が高濃度のポリシリコンなどからなる第２電極層２２
を堆積する。次に、この第２電極層２２の上に、第１電
極層２１と同じ不純物濃度を有するポリシリコンなどか
らなる第３電極層２３を形成する。その後、この第３電
極層２３の上に、第２電極層２２と同じ不純物濃度を有
するポリシリコンなどからなる第４電極層２４を形成す
る。さらに、この第４電極層２４の上に、第１電極層２
１と同じ不純物濃度を有するポリシリコンなどからなる
第５電極層２５を形成する。その後、この第５電極層２
５の上に所定のパターンを有するレジスト膜２６を形成
する。

【００１７】次に、図１９を参照して、レジスト膜２６
を用いて、第１電極層２１、第２電極層２２、第３電極
層２３、第４電極層２４および第５電極層２５を所定の
形状にパターニングする。

【００１８】次に、図２０を参照して、異方性エッチン
グによりレジスト膜２６を除去した後、第１電極層２１
〜第５電極層２５の露出した表面に、等方性エッチング
を行なう。このとき、等方性エッチングによる第１電極
層２１〜第５電極層２５のエッチングレートは、各電極
層に含まれるリン濃度に比例する。したがって、高濃度
の不純物を含む第２電極層２２と第４電極層２４の側面
は第１電極層、第３電極層および第５電極層よりも早く
エッチングされるために、図２０に示すような形状とな
る。これにより、第１電極層２１、第２電極層２２、第
３電極層２３、第４電極層２４および第５電極層２５か
らなる下部電極１８が完成する。

【００１９】その後、この下部電極層１８の表面を被覆
するように、シリコン基板１上に窒化シリコン膜などか
らなるキャパシタ誘電体膜１９を形成し、その後さら
に、このキャパシタ誘電体膜１９の上に、リンなどの不
純物が導入されたポリシリコンなどからなる上部電極２
０を堆積する。これにより、図１４に示す断面形状のＤ
ＲＡＭが完成する。

【００２０】

【発明が解決しようとする課題】しかしながら、上記半
導体装置およびその製造方法には、以下に示す問題点を
有している。

【００２１】まず、半導体装置の問題点について、図１
４を参照して説明する。図１４に示す半導体装置が高集
積化するに伴い、半導体基板上に形成されるＭＯＳトラ
ンジスタやキャパシタは、さらに微細化され、またＭＯ
Ｓトランジスタとキャパシタとの間の距離も微細化され
ることになる。そのため、ＭＯＳトランジスタとキャパ
シタとの間のリーク電流が問題となる。特に、キャパシ
タ２８の下部電極１８を構成する第１電極２１と、ゲー
ト電極６Ｗとの間および第１電極２１とビット線１４を
構成するポリシリコン１２との間におけるリーク電流が
問題となり、このリーク電流が発生することにより、Ｍ
ＯＳトランジスタが誤動作を起こしてしまう。

【００２２】一方、上述した半導体装置の製造方法の問
題点について、図２０を参照して説明する。図２０に示
す工程においては、所定の形状にパターニングされた第
１電極２１〜第５電極２５に対し等方性のエッチングを
行ない、第１の幅を有する第１電極２１、第３電極２３
および第５電極２５と第２の幅を有する第２電極２２お
よび第４電極２４を形成している。

【００２３】ところが、エッチングの場合、その各電極
のエッチング量を正確に制御することが比較的困難であ
り、特に、エッチングスピードの速い第２電極２２およ
び第４電極２４に関してはさらに困難となり、所望の第
１の幅および第２の幅を得ることはできない。

【００２４】そのため、エッチング量が足りない場合
は、第１の幅と第２の幅との差があまりないために、容
量電極としての表面が小さくなり、結果としてキャパシ
タの容量が小さくなってしまう。また、エッチング量が
多すぎると、第１の幅と第２の幅との差が大きくなり過
ぎ、下部電極の表面に良好な誘電体膜が形成されず、キ
ャパシタの信頼性を低下させてしまうという問題点を生
じている。

【００２５】この発明は、上記のような課題を解決する
ためになされたもので、この発明の１つの目的は、半導
体装置の微細化に伴うＭＯＳトランジスタとキャパシタ
との間のリーク電流の発生を防止し得る構造を有する半
導体装置を提供することにある。

【００２６】この発明のもう１つの目的は、キャパシタ
の信頼性を向上させることのできる半導体装置の製造方
法を提供することである。

【００２７】

【課題を解決するための手段】請求項１における半導体
装置は、半導体基板と、上記半導体基板に形成された不
純物領域と、上記半導体基板上に形成され、不純物領域
に通ずるコンタクトホールを有する層間絶縁膜と、上記
層間絶縁膜の上に形成された酸化防止膜と、上記酸化防
止膜の上に第１の幅をもって形成され、上記コンタクト
ホールを通じて上記不純物領域に電気的に接続された第
１電極と、上記第１の幅よりも小さい第２の幅を有し、
上記第１電極の上に形成された第２電極と、上記第２電
極の上に上記第１の幅を有する第３電極とを含む下部電
極と、上記第１電極と上記第２電極と上記第３電極と上
記酸化防止膜との露出した表面を覆うように形成された
誘電体膜と、上記誘電体膜を覆うように形成された上部
電極とを備えている。

【００２８】請求項２における半導体装置は、上記酸化
防止膜は、シリコン窒化膜である。請求項３における半
導体装置は、上記不純物領域は、電界効果トランジスタ
のソース／ドレイン領域である。

【００２９】請求項４における半導体装置は、半導体基
板と、上記半導体基板に形成された不純物領域と、上記
半導体基板上に形成され、上記不純物領域に通ずるコン
タクトホールを有する層間絶縁膜と、上記層間絶縁膜の
上に形成された酸化防止膜と、上記コンタクトホール内
に、上記不純物領域に電気的に接続するように埋込めら
れた第１不純物濃度のコンタクト層と、上記酸化防止膜
の上に第１の幅をもって形成され、上記コンタクト層に
電気的に接続され、かつ、上記第１不純物濃度よりも低
い第２不純物濃度の第１電極と、上記第１電極の上に形
成され、上記第１の幅よりも小さい第２の幅を有し、か
つ、上記第１不純物濃度を有する第２電極と、上記第２
電極の上に形成され上記第１の幅を有し、かつ、上記第
２不純物濃度を有する第３電極とを含む下部電極と、上
記第１電極と上記第２電極と上記第３電極と上記酸化防
止膜との露出した表面を覆うように形成された誘電体膜
と、上記誘電体膜を覆うように形成された上部電極とを
備えている。

【００３０】請求項５における半導体装置の製造方法
は、以下の工程を備えている。半導体基板の所定の領域
に不純物領域が形成される。その後、上記半導体基板の
上に層間絶縁膜が形成される。

【００３１】次に、上記層間絶縁膜の上に酸化防止膜が
形成される。その後、上記層間絶縁膜と上記酸化防止膜
とに上記不純物領域に通ずるコンタクトホールが形成さ
れる。

【００３２】次に、上記コンタクトホール内部および上
記酸化防止膜の表面に第１不純物濃度を有する第１電極
層が形成される。その後、上記第１電極層の上に上記第
１不純物濃度よりも高濃度の第２不純物濃度を有する第
２電極層が形成される。

【００３３】次に、上記第２電極層の上に上記第１不純
物濃度を有する第３電極層が形成される。その後、上記
第１電極層と上記第２電極層と上記第３電極層とが所定
の形状にパターニングされる。

【００３４】次に、上記第１電極層と上記第２電極層と
上記第３電極層とが露出する表面が熱酸化法により酸化
される。その後、上記第１電極層と上記第２電極層と上
記第３電極層との酸化された表面を除去することによ
り、第１の幅を有する第１電極と第３電極、上記第１の
幅よりも小さい第２の幅を有する第２電極を含む下部電
極が形成される。

【００３５】次に、上記下部電極の上に誘電体膜が形成
される。その後、上記誘電体膜の上に上部電極が形成さ
れる。

【００３６】請求項６における半導体装置の製造方法は
以下の工程を備えている。半導体基板の所定の領域に不
純物領域が形成される。その後、上記半導体基板の上に
層間絶縁膜が形成される。

【００３７】次に、上記層間絶縁膜の上に酸化防止膜が
形成される。その後、上記層間絶縁膜と上記酸化防止膜
とに上記不純物領域に通ずるコンタクトホールが形成さ
れる。

【００３８】次に、上記コンタクトホール内に、第１不
純物濃度を有する埋込み層が形成される。その後、上記
酸化膜の上に上記埋込み層と電気的に接続するように上
記第１不純物濃度よりも低い第２不純物濃度を有する第
１電極層が形成される。

【００３９】次に、上記第１電極層の上に上記第１不純
物濃度を有する第２電極層が形成される。その後、上記
第２電極層の上に上記第２不純物濃度を有する第３電極
層が形成される。

【００４０】次に、上記第１電極層と上記第２電極層と
上記第３電極層とが所定の形状にパターニングされる。
その後、上記第１電極層と上記第２電極層と上記第３電
極層とが露出する表面が熱酸化法により酸化される。

【００４１】次に、上記第１電極層と上記第２電極層と
上記第３電極層との酸化された表面を除去することによ
り、第１の幅を有する第１電極と第３電極、上記第１の
幅よりも小さい第２の幅を有する第２電極を含む下部電
極が形成される。

【００４２】次に、上記下部電極の上に誘電体膜が形成
される。その後、上記誘電体膜の上に上部電極が形成さ
れる。

【００４３】請求項７における半導体装置の製造方法
は、以下の工程を備えている。半導体基板の所定の領域
に不純物領域が形成される。その後、上記半導体基板の
上に層間絶縁膜が形成される。

【００４４】次に、上記層間絶縁膜の上に酸化防止膜が
形成される。その後、上記層間絶縁膜と上記酸化防止膜
とに上記不純物領域に通ずるコンタクトホールが形成さ
れる。

【００４５】次に、上記コンタクトホール内部および上
記酸化防止膜の表面に所定厚さの電極層が形成される。
その後、上記電極層の下層の領域に不純物を導入し、第
１不純物濃度を有する第１電極層が形成される。次に、
上記電極層の中層の領域に不純物を導入し、上記第１不
純物濃度よりも高濃度の第２不純物濃度を有する第２電
極層が形成される。その後、上記電極層の上層の領域に
不純物を導入し、上記第１不純物濃度を有する第３電極
層が形成される。

【００４６】次に、上記第１電極層と前記第２電極層と
前記第３電極層とが所定の形状にパターニングされる。
その後、上記第１電極層と上記第２電極層と上記第３電
極層とが露出する表面が熱酸化法により酸化される。

【００４７】次に、上記第１電極層と上記第２電極層と
上記第３電極層との酸化された表面を除去することによ
り、第１の幅を有する第１電極層と第３電極層、上記第
１の幅よりも小さい第２の幅を有する第２電極層を含む
下部電極が形成される。

【００４８】次に、上記下部電極の上に誘電体膜が形成
される。その後、上記誘電体膜の上に上部電極が形成さ
れる。

【００４９】

【作用】請求項１に係る半導体装置では、層間酸化膜
と、下部電極を構成する第１電極との間に酸化防止膜が
設けられている。これにより、第１電極からのリーク電
流が、半導体基板上に形成された他の半導体素子からの
リーク電流を酸化防止膜により未然に防止することが可
能となる。

【００５０】請求項２に係る半導体装置では、酸化防止
膜にシリコン窒化膜を用いている。これにより、第１電
極からのリーク電流や半導体基板上に形成された他の半
導体素子からのリーク電流をシリコン窒化膜により効率
よく未然に防ぐことが可能となる。

【００５１】請求項３に係る半導体装置では、不純物領
域は、電界効果トランジスタのソース／ドレイン領域を
構成している。したがって、電界効果トランジスタとキ
ャパシタによりＤＲＡＭを構成する。これにより、電界
効果トランジスタとキャパシタとの間のリーク電流を未
然に防止し、ＤＲＡＭの動作を安定させることが可能と
なる。

【００５２】請求項４に係る半導体装置では、層間酸化
膜と下部電極を構成する第１電極との間に酸化防止膜が
設けられ、かつ、コンタクトホール内部に第１電極より
も不純物濃度が高濃度のコンタクト層が埋込まれてい
る。これにより、第１電極からのリーク電流や半導体基
板上に形成された他の半導体装置からのリーク電流を酸
化防止膜を用いて未然に防ぐことができるとともに、コ
ンタクトホール内の電気的な抵抗が下げられるため、下
部電極と不純物領域との間のコンタクト抵抗を低く抑え
ることが可能となる。

【００５３】請求項５に係る半導体装置の製造方法で
は、第１電極層、第２電極層および第３電極層が露出す
る表面を熱酸化法により酸化している。これにより、従
来の等方性エッチングに比べ、第１電極層、第２電極層
および第３電極層の表面の酸化量を制御よく行なうこと
ができる。また、第１電極層および第３電極層と第２電
極層とのそれぞれの幅の差を所望の値に設定することが
可能となる。

【００５４】請求項６に係る半導体装置の製造方法で
は、コンタクトホール内に第１不純物濃度を有する埋込
み層が形成され、酸化防止膜の上に埋込み層と電気的に
接続するように第１不純物濃度よりも低い第２不純物濃
度を有する第１電極層が形成されている。これにより、
コンタクトホール内の電気的な抵抗が下げられるため、
下部電極と不純物領域との間のコンタクト抵抗を低く抑
えることが可能となる。

【００５５】請求項７に係る半導体装置の製造方法で
は、コンタクトホール内部および酸化防止膜の表面に電
極層を形成した後に、この電極層に順次不純物を導入
し、それぞれ所定の不純物濃度を有する第１電極層、第
２電極層および第３電極層が形成されている。これによ
り、第１電極層、第２電極層および第３電極層を各々１
層ずつ形成していくよりも不純物の注入エネルギーを変
化させることで容易に第１電極層、第２電極層および第
３電極層が形成できるため、製造工程の効率化を図るこ
とが可能となる。

【００５６】

【実施例】以下、この発明の第１の実施例について図を
参照して説明する。

【００５７】図１は、この実施例における半導体装置の
断面構造を示し、図１３中Ｉ−Ｉ線矢視断面に対応する
図である。

【００５８】また、図に示されるＭＯＳトランジスタ６
およびキャパシタ２８の構造は図１４で説明した従来の
ものと同一であるためここでの説明は省略し、本実施例
の特徴ある構造についてのみ言及する。

【００５９】本実施例における構造の特徴は、層間酸化
膜１５の表面とキャパシタの下部電極１８を構成する第
１電極との間にシリコン窒化膜２７が設けられている点
にある。

【００６０】このように、シリコン窒化膜２７を設ける
ことで、第１電極２１からゲート電極４またはポリシリ
コン１２へのリーク電流を未然に防止することが可能と
なる。その結果、ＭＯＳトランジスタの誤動作を防止
し、信頼性の高い半導体装置の提供が可能となる。

【００６１】次に、上記構造よりなる半導体装置の製造
方法について、図２〜図６を参照して説明する。なお、
半導体基板１上にＭＯＳトランジスタ６を形成し、さら
に層間酸化膜１５を形成するまでの工程は従来技術と同
一であるためここでの説明は省略する。

【００６２】まず、図２を参照して、層間酸化膜１５の
上にシリコン窒化膜２７を堆積する。その後、シリコン
窒化膜２７および層間酸化膜２５に、ソース／ドレイン
領域８に通ずるストレージノードコンタクトホール１６
を開孔する。

【００６３】次に、図３を参照して、ストレージノード
コンタクトホール１６内部およびシリコン窒化膜２７の
表面に、リンなどの不純物が導入されたポリシリコンか
らなる第１電極層２１をＣＶＤ法などにより堆積する。
さらに、第１電極層の上に、同様の方法で、第１不純物
濃度よりも高濃度の第２不純物濃度を有する第２電極層
２２、第１不純物濃度を有する第３電極層２３、第２不
純物濃度を有する第４電極層２４、第１不純物濃度を有
する第５電極層２５をそれぞれ形成する。

【００６４】このとき、リンが導入されたポリシリコン
は、シラン（ＳｉＨ₄ ）とホスフィン（ＰＨ₃ ）の熱反
応で形成できる。またポリシリコンに含まれるリン濃度
を変化させるためには、ホスフィンの流量を調節するこ
とにより簡単に変化させることができる。なお、上述の
ように形成された第１電極層２１〜第５電極層２５のシ
リコン窒化膜２７表面からの高さとリン濃度との関係
は、図１１に示すようになる。さらに、第５電極層１５
の上に、所定形状のパターンを有するレジスト膜２６を
形成する。

【００６５】次に、図４を参照して、レジスト膜２６を
マスクとして、第１電極層２１〜第５電極層２５を所定
の形状にパターニングする。その後、図５を参照して、
異方性エッチングによりレジスト膜２６を除去した後、
第１電極層２１〜第５電極層２５の露出した表面を熱酸
化法により酸化する。ここで、ポリシリコンの熱酸化レ
ートは、図１２に示すようにポリシリコンに含まれるリ
ン濃度が濃いほど速いことが知られている。

【００６６】したがって、第１不純物濃度よりも高濃度
の第２不純物濃度を有する第２電極層２２および第４電
極層２４の表面が第１電極層２１、第３電極層２３およ
び第５電極層２５よりも多く酸化されることになる。ま
た、この熱酸化の工程において、層間酸化膜１５上には
シリコン窒化膜２７が形成されていることにより、シリ
コン窒化膜２７より下層が酸化されることはない。

【００６７】次に、図６を参照して、第１電極層２１〜
第５電極層２５の表面に形成された酸化膜２８を、フッ
素を含む薬品によりエッチング除去する。このときも、
シリコン窒化膜２７が存在するため、層間酸化膜１５が
エッチングされることはない。これにより、第１の幅を
有する第１電極２１、第３電極２３および第５電極２５
と、第１の幅よりも小さい第２の幅を有する第２電極２
２および第４電極２４とが完成する。この第１電極２１
〜第５電極２５により、キャパシタの下部電極１８が完
成する。

【００６８】その後、下部電極１８の表面に、シリコン
窒化膜などからなるキャパシタ誘電体膜１９を形成し、
さらに、このキャパシタ誘電体膜１９の上にリンなどの
不純物を含むポリシリコンからなる上部電極２０を堆積
する。これにより、図１に示す本実施例における半導体
装置が完成する。

【００６９】以上、上述した製造方法によれば、層間酸
化膜１５の上にシリコン窒化膜２７を設けておくこと
で、従来の等方性エッチングを用いて第１電極、第２電
極および第３電極を形成するよりも、制御性の良い熱酸
化法を用いて第１電極、第２電極および第３電極を形成
することができる。

【００７０】次に、この発明に基づいた第２の実施例に
ついて図７および図８を参照して説明する。

【００７１】上述した半導体装置の製造方法において
は、第１電極層２１〜第５電極層２５をそれぞれＣＶＤ
法により堆積して形成していたが、以下に示す方法によ
っても、第１電極層２１〜第５電極層２５を形成するこ
とが可能である。

【００７２】まず、図７を参照して、ストレージノード
コンタクトホール１６を開孔した後に、このストレージ
ノードコンタクトホール１６の内部およびシリコン窒化
膜２７の上に所定厚さのポリシリコン１８を堆積する。
このときのポリシリコン１８の堆積厚さは、第１電極層
２１〜第５電極層２５を足した厚さと同じ厚さを堆積す
る。

【００７３】次に、図８を参照して、加速電圧を変えて
リンなどの不純物イオン注入２９を行なう。たとえば、
第１電極層２１〜第５電極層２５の各々の厚さを５００
Åとした場合、第１電極層２１を形成する場合、加圧電
圧を１８０ｋｅＶとし、第２電極層２２を形成する場合
は１５０ｋｅＶとし、第３電極層２３を形成する場合は
１２０ｋｅＶとし、第４電極層２４を形成する場合は６
０ｋｅＶとし、第５電極層２５を形成する場合は３０ｋ
ｅＶとする。なお、各電極層の不純物濃度の関係は上述
した第１の実施例と同じ不純物濃度となるようにイオン
注入２９の時間を調節することにより行なう。

【００７４】イオン注入が終了した後、加熱処理（６０
０〜９００℃）を行なうことで、各電極層に注入された
イオンのアニールを行なう。これにより、第１電極層２
１〜第５電極層２５が完成する。その後の工程は、上述
した第１の実施例と同様にして行なう。

【００７５】以上のように、この実施例によれば、予め
所定厚さのポリシリコン層を形成し、その後イオン注入
の際に加圧電圧および注入時間を調節することにより、
容易に第１電極層〜第５電極層を形成することが可能と
なり、製造工程の効率化を図ることが可能となる。

【００７６】次に、この発明に基づいた第３の実施例に
ついて図９および図１０を参照して説明する。

【００７７】この実施例における半導体装置は、図１０
に示すように、ストレージノードコンタクトホール１６
内に、第２電極２２および第４電極２４と同程度の不純
物濃度を有する埋込み層３０が形成されている。図１に
示す第１の実施例の構造と比較した場合、ストレージノ
ードコンタクトホール１６内には、第１電極層２１がそ
のままソース／ドレイン領域８にコンタクトを行なって
いる。ところが、この第１電極層２１は、比較的不純物
濃度が低く設定されているために、ストレージノードコ
ンタクトホール１６内でのコンタクト抵抗が高くなって
しまうという問題点があった。

【００７８】そこで、本実施例においては、ストレージ
ノードコンタクトホール１６内においては、不純物濃度
の高いポリシリコンを予め埋込んでおくことにより、ス
トレージノードコンタクトホール１６内でのコンタクト
抵抗を下げることにより、図に示すＤＲＡＭの機能の向
上を図ろうとするものである。

【００７９】図９に示す半導体装置を製造するには、ま
ず、ストレージノードコンタクトホール１６内に予め所
定の不純物濃度を有する埋込み層３０を形成した後、上
述した第１の実施例の図３以降に示す工程を用いること
により実現させることが可能である。また、第２の実施
例における工程を用いても同様の結果を得ることができ
る。

【００８０】

【発明の効果】以上のように、請求項１に記載の発明に
よれば、第１電極からのリーク電流や半導体基板上に形
成された他の半導体素子からのリーク電流を酸化防止膜
により未然に防ぐことが可能となる。その結果、半導体
装置としての誤動作を防止し、信頼性の高い半導体装置
の提供が可能となる。

【００８１】請求項２に記載の発明によれば、第１電極
からのリーク電流や半導体基板上に形成された他の半導
体素子からのリーク電流をシリコン窒化膜により効果的
に防ぐことが可能となり、その結果、さらに信頼性の高
い高性能の半導体装置を提供することが可能となる。

【００８２】請求項３に記載の発明によれば、電界効果
トランジスタとキャパシタ内のリーク電流を未然に防止
し、ＤＲＡＭの動作を安定させることが可能となる。そ
の結果、信頼性の高いＤＲＡＭを提供することが可能と
なる。

【００８３】請求項４に記載の発明によれば、第１電極
からのリーク電流や半導体基板上に形成された他の半導
体素子からのリーク電流を酸化防止膜により未然に防ぐ
ことが可能となり、また、コンタクトホール内部に第１
電極よりも不純物濃度が高濃度のコンタクト層が埋込ま
れている。これにより、半導体装置としての誤動作を防
止し、さらに、コンタクト抵抗を低くすることが可能と
なり、信頼性の高い半導体装置を提供することが可能と
なる。

【００８４】請求項５に記載の発明によれば、キャパシ
タとしての容量電極の表面積を確保し、かつ、第１電
極、第２電極および第３電極の表面に良好な誘電体膜を
形成することができる。その結果、キャパシタの動作が
安定した信頼性の高い半導体装置を提供することが可能
となる。

【００８５】請求項６に記載の発明によれば、コンタク
トホール内に第１不純物濃度を有する埋込み層が形成さ
れ、この埋込み層と電気的に接続する第１不純物濃度よ
り低い第２不純物濃度を有する第１電極層が形成されて
いる。その結果、コンタクトホール内におけるコンタク
ト抵抗を低くすることができ、キャパシタとしての動作
の信頼性の高い半導体装置を提供することが可能とな
る。

【００８６】請求項７に記載の発明によれば、第１電極
層、第２電極層および第３電極層を１層ずつ形成してい
くよりも、不純物の注入エネルギーを変化させることで
容易に第１電極層、第２電極層および第３電極層を形成
している。これにより、半導体装置の製造工程における
効率化を図り、コストの低い半導体装置を製造すること
が可能となる。

【図面の簡単な説明】

【図１】 この発明に基づいた第１の実施例における半
導体装置の構造を示す断面図である。

【図２】 この発明に基づいた第１の実施例における半
導体装置の製造方法の第１工程図である。

【図３】 この発明に基づいた第１の実施例における半
導体装置の製造方法の第２工程図である。

【図４】 この発明に基づいた第１の実施例における半
導体装置の製造方法の第３工程図である。

【図５】 この発明に基づいた第１の実施例における半
導体装置の製造方法の第４工程図である。

【図６】 この発明に基づいた第１の実施例における半
導体装置の製造方法の第５工程図である。

【図７】 この発明に基づいた第２の実施例における半
導体装置の製造方法を示す第１工程図である。

【図８】 この発明に基づいた第２の実施例における半
導体装置の製造方法を示す第２工程図である。

【図９】 この発明に基づいた第３の実施例における半
導体装置の構造を示す断面図である。

【図１０】 この発明に基づいた第３の実施例における
半導体装置の製造方法の工程を示す図である。

【図１１】 リン濃度と第１電極〜第５電極の関係を示
す図である。

【図１２】 リン濃度と等方性エッチングレートおよび
熱酸化レートの関係を示す図である。

【図１３】 ＤＲＡＭの平面構造図である。

【図１４】 図１３中Ｉ−Ｉ線矢印断面図である。

【図１５】 従来技術における半導体装置の製造方法の
第１工程図である。

【図１６】 従来技術における半導体装置の製造方法の
第２工程図である。

【図１７】 従来技術における半導体装置の製造方法の
第３工程図である。

【図１８】 従来技術における半導体装置の製造方法の
第４工程図である。

【図１９】 従来技術における半導体装置の製造方法の
第５工程図である。

【図２０】 従来技術における半導体装置の製造方法の
第６工程図である。

【符号の説明】

１ 半導体基板、２ フィールド絶縁膜、３ ゲート酸
化膜、４ ゲート電極、５ 酸化膜、６ ＭＯＳトラン
ジスタ、８ ソース／ドレイン領域、９ 側壁酸化膜、
１０ 酸化膜、１１ ビット線コンタクトホール、１２
ポリシリコン、１３ 酸化膜、１４ ビット線、１５
層間酸化膜、１６ ストレージノードコンタクトホー
ル、１８ 下部電極、１９ キャパシタ誘電体膜、２０
上部電極、２１ 第１電極、２２ 第２電極、２３
第３電極、２４ 第４電極、２５第５電極、２７ シリ
コン窒化膜、２８ キャパシタ。なお、各図中同一符号
は、同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板に形成された不純物領域と、 前記半導体基板上に形成され、前記不純物領域に通ずる
   コンタクトホールを有する層間絶縁膜と、 前記層間絶縁膜の上に形成された酸化防止膜と、 前記酸化防止膜の上に第１の幅をもって形成され、前記
   コンタクトホールを通じて前記不純物領域に電気的に接
   続された第１電極と、前記第１の幅よりも小さい第２の
   幅を有し、前記第１電極の上に形成された第２電極と、
   前記第２電極の上に前記第１の幅を有する第３電極とを
   含む下部電極と、 前記第１電極と前記第２電極と前記第３電極と前記酸化
   防止膜との露出した表面を覆うように形成された誘電体
   膜と、 前記誘電体膜を覆うように形成された上部電極と、を備
   えた、半導体装置。
2. 【請求項２】 前記酸化防止膜は、シリコン窒化膜であ
   る、請求項１に記載の半導体装置。
3. 【請求項３】 前記不純物領域は、電界効果トランジス
   タのソース／ドレイン領域である、請求項１に記載の半
   導体装置。
4. 【請求項４】 半導体基板と、 前記半導体基板に形成された不純物領域と、 前記半導体基板上に形成され、前記不純物領域に通ずる
   コンタクトホールを有する層間絶縁膜と、 前記層間絶縁膜の上に形成された酸化防止膜と、 前記コンタクトホール内に、前記不純物領域に電気的に
   接続するように埋込まれた第１不純物濃度のコンタクト
   層と、 前記酸化防止膜の上に第１の幅をもって形成され、前記
   コンタクト層に電気的に接続され、かつ、前記第１不純
   物濃度よりも低い第２不純物濃度の第１電極と、前記第
   １電極の上に形成され、前記第１の幅よりも小さい第２
   の幅を有し、かつ、前記第１不純物濃度を有する第２電
   極と、前記第２電極の上に形成され、前記第１の幅を有
   し、かつ、前記第２不純物濃度を有する第３電極とを含
   む下部電極と、 前記第１電極と前記第２電極と前記第３電極と前記酸化
   防止膜との露出した表面を覆うように形成された誘電体
   膜と、 前記誘電体膜を覆うように形成された上部電極と、を備
   えた、半導体装置。
5. 【請求項５】 前記半導体基板の所定の領域に不純物領
   域を形成する工程と、 前記半導体基板の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜の上に酸化防止膜を形成する工程と、 前記層間絶縁膜と前記酸化防止膜とに前記不純物領域に
   通ずるコンタクトホールを形成する工程と、 前記コンタクトホール内部および前記酸化防止膜の表面
   に第１不純物濃度を有する第１電極層を形成する工程
   と、 前記第１電極層の上に前記第１不純物濃度よりも高濃度
   の第２不純物濃度を有する第２電極層を形成する工程
   と、 前記第２電極層の上に前記第１不純物濃度を有する第３
   電極層を形成する工程と、 前記第１電極層と前記第２電極層と前記第３電極層とを
   所定の形状にパターニングする工程と、 前記第１電極層と前記第２電極層と前記第３電極層とが
   露出する表面を熱酸化法により酸化する工程と、 前記第１電極層と前記第２電極層と前記第３電極層との
   酸化された表面を除去することにより、第１の幅を有す
   る第１電極と第３電極、前記第１の幅よりも小さい第２
   の幅を有する第２電極とを含む下部電極を形成する工程
   と、 前記下部電極の上に誘電体膜を形成する工程と、 前記誘電体膜の上に上部電極を形成する工程と、を備え
   た、半導体装置の製造方法。
6. 【請求項６】 半導体基板の所定の領域に不純物領域を
   形成する工程と、 前記半導体基板の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜の上に酸化防止膜を形成する工程と、 前記層間絶縁膜と前記酸化防止膜とに前記不純物領域に
   通ずるコンタクトホールを形成する工程と、 前記コンタクトホール内に、第１不純物濃度を有する埋
   込み層を形成する工程と、 前記酸化膜の上に前記埋込み層と電気的に接続するよう
   に前記第１不純物濃度よりも低い第２不純物濃度を有す
   る第１電極層を形成する工程と、 前記第１電極層の上に前記第１不純物濃度を有する第２
   電極層を形成する工程と、 前記第２電極層の上に前記第２不純物濃度を有する第３
   電極層を形成する工程と、 前記第１電極層と前記第２電極層と前記第３電極層とを
   所定の形状にパターニングする工程と、 前記第１電極層と前記第２電極層と前記第３電極層とが
   露出する表面を熱酸化法により酸化する工程と、 前記第１電極層と前記第２電極層と前記第３電極層との
   酸化された表面を除去することにより、第１の幅を有す
   る第１電極と第３電極、前記第１の幅よりも小さい第２
   の幅を有する第２電極を含む下部電極を形成する工程
   と、 前記下部電極の上に誘電体膜を形成する工程と、 前記誘電体膜の上に上部電極を形成する工程と、を備え
   た、半導体装置の製造方法。
7. 【請求項７】 半導体基板の所定の領域に不純物領域を
   形成する工程と、 前記半導体基板の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜の上に酸化防止膜を形成する工程と、 前記層間絶縁膜と前記酸化防止膜とに前記不純物領域に
   通ずるコンタクトホールを形成する工程と、 前記コンタクトホール内部および前記酸化防止膜の表面
   に所定の厚さの電極層を形成する工程と、 前記電極層の下層の領域に不純物を導入し、第１不純物
   濃度を有する第１電極層を形成する工程と、 前記電極層の中層の領域に不純物を導入し、前記第１不
   純物濃度よりも高濃度の第２不純物濃度を有する第２電
   極層を形成する工程と、 前記電極層の上層の領域に不純物を導入し、前記第１不
   純物濃度を有する第３電極層を形成する工程と、 前記第１電極層と前記第２電極層と前記第３電極層とを
   所定の形状にパターニングする工程と、 前記第１電極層と前記第２電極層と前記第３電極層とが
   露出する表面を熱酸化法により酸化する工程と、 前記第１電極層と前記第２電極層と前記第３電極層との
   酸化された表面を除去することにより、第１の幅を有す
   る第１電極層と第３電極層、前記第１の幅よりも小さい
   第２の幅を有する第２電極層を含む下部電極を形成する
   工程と、 前記下部電極の上に誘電体膜を形成する工程と、 前記誘電体膜の上に上部電極を形成する工程と、を備え
   た、半導体装置の製造方法。