KR20130077441A - 비휘발성 메모리 장치의 제조 방법 - Google Patents
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Abstract
본 기술은 비휘발성 메모리 장치의 제조 방법에 관한 것이다. 본 기술에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 복수의 층간 절연막 및 복수의 희생층을 교대로 적층하는 단계; 상기 층간 절연막 및 상기 희생층을 선택적으로 식각하여 상기 기판을 노출시키는 채널홀을 형성하는 단계; 상기 채널홀에 의해 노출된 상기 희생층의 측면에 보호막을 형성하는 단계; 상기 채널홀 측벽에 메모리막 및 채널층을 순차로 형성하는 단계; 상기 채널홀 양측의 상기 층간 절연막 및 상기 희생층을 관통하는 슬릿홀을 형성하는 단계; 상기 슬릿홀에 의해 노출된 상기 희생층을 제거하는 단계; 상기 보호막을 제거하는 단계; 및 상기 희생층 및 상기 보호막이 제거된 공간에 게이트 전극을 형성하는 단계를 포함할 수 있다. 본 기술에 따르면, 게이트 전극층이 형성될 공간을 제공하기 위한 희생층을 제거하는 과정에서 메모리막에 대한 어택(Attack)이 발생하는 것을 방지할 수 있으며, 메모리막에 포함된 전하 차단막의 특성을 향상시켜 전자의 백 터널링(Back Tunneling) 현상을 방지할 수 있다.
Description
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 기판으로부터 수직 방향으로 복수의 메모리 셀이 적층되는 3차원 구조의 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래시 메모리(Flash Memory) 등이 널리 이용되고 있다.
한편, 최근 반도체 기판 상에 단층으로 메모리 셀을 형성하는 2차원 구조의 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 반도체 기판으로부터 수직 방향으로 돌출된 채널층을 따라 복수의 메모리 셀을 형성하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다.
이러한 3차원 구조의 비휘발성 메모리 장치는 기판과 수직한 방향으로 연장되는 채널층을 둘러싸는 메모리막과 이를 따라 교대로 적층된 복수의 층간 절연막 및 복수의 게이트 전극층을 포함할 수 있다. 이때, 상기 게이트 전극층은 상기 층간 절연막 사이에 개재된 희생층을 제거하고 나서 상기 희생층이 제거된 공간에 형성될 수 있다.
그런데 종래 기술에 의하면 상기 희생층을 제거하는 과정에서 상기 메모리막에 대한 어택(Attack)이 발생하여 상기 메모리막에 포함된 전하 차단막, 전하 트랩막 또는 터널 절연막이 손실되어 반도체 소자의 특성 및 신뢰성을 저하시키는 문제가 있다.
본 발명의 일 실시예는, 게이트 전극층이 형성될 공간을 제공하기 위한 희생층을 제거하는 과정에서 메모리막에 대한 어택(Attack)이 발생하는 것을 방지할 수 있으며, 메모리막에 포함된 전하 차단막의 특성을 향상시켜 전자의 백 터널링(Back Tunneling) 현상을 방지할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 복수의 층간 절연막 및 복수의 희생층을 교대로 적층하는 단계; 상기 층간 절연막 및 상기 희생층을 선택적으로 식각하여 상기 기판을 노출시키는 채널홀을 형성하는 단계; 상기 채널홀에 의해 노출된 상기 희생층의 측면에 보호막을 형성하는 단계; 상기 채널홀 측벽에 메모리막 및 채널층을 순차로 형성하는 단계; 상기 채널홀 양측의 상기 층간 절연막 및 상기 희생층을 관통하는 슬릿홀을 형성하는 단계; 상기 슬릿홀에 의해 노출된 상기 희생층을 제거하는 단계; 상기 보호막을 제거하는 단계; 및 상기 희생층 및 상기 보호막이 제거된 공간에 게이트 전극을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 게이트 전극층이 형성될 공간을 제공하기 위한 희생층을 제거하는 과정에서 메모리막에 대한 어택(Attack)이 발생하는 것을 방지할 수 있으며, 메모리막에 포함된 전하 차단막의 특성을 향상시켜 전자의 백 터널링(Back Tunneling) 현상을 방지할 수 있다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2g는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2g는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 소정의 하부 구조물(미도시됨)을 갖는 기판(100) 상에 복수의 층간 절연막(110) 및 복수의 희생층(120)을 교대로 적층한다.
기판(100)은 단결정 실리콘과 같은 반도체 기판일 수 있으며, 층간 절연막(110)은 산화막 계열의 물질로 형성할 수 있다.
희생층(120)은 후속 공정에서 제거되어 후술하는 게이트 전극이 형성될 공간을 제공하는 몰드(Mold) 역할을 하는 층으로서 층간 절연막(110)과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질로 형성할 수 있다. 한편, 본 단면도에는 4개의 희생층(120)이 도시되어 있으나, 이는 예시에 불과하며 그 이상 또는 그 이하로도 형성할 수 있다.
도 1b를 참조하면, 층간 절연막(110) 및 희생층(120)을 선택적으로 식각하여 기판(100)을 노출시키는 채널홀(H1)을 형성한다. 채널홀(H1)은 평면상에서 볼 때 원 또는 타원 모양을 가질 수 있으며, 복수개가 매트릭스(Matrix) 형태로 배열될 수 있다.
이어서, 채널홀(H1)에 의해 노출된 희생층(120)의 측면에 보호막(130)을 형성한다. 이때, 보호막(130) 형성에 의해 채널홀(H1) 측벽에 단차가 발생하는 것을 방지하기 위해 채널홀(H1)에 의해 노출된 희생층(120)을 일부 제거한 후, 희생층(120)이 일부 제거된 공간에 보호막(130)을 형성할 수 있다.
여기서, 보호막(130)은 희생층(120)을 제거하기 위한 후속 식각 공정에서 후술하는 메모리막에 대한 어택(Attack)을 방지하기 위한 것이다. 보다 구체적으로, 보호막(130)은 질화막으로 이루어진 희생층(120)을 제거하기 위해 사용되는 인산(H3PO4)에 의해 상기 메모리막이 손실되는 것을 막는 역할을 하게 된다.
따라서, 보호막(130)은 인산(H3PO4)에 대해 희생층(120)과 식각 선택비를 갖는 물질로 형성하는 것이 바람직하며, 예컨대 폴리실리콘으로 형성할 수 있다. 특히, 폴리실리콘의 경우 씨드(Seed)가 산화막보다 질화막 상에 잘 형성되는 특성이 있으므로 이를 이용하여 질화막으로 이루어진 희생층(120)의 측면에만 폴리실리콘을 선택적 증착(Selective Deposition)하는 방식으로 보호막(130)을 형성할 수 있다. 구체적으로 보면, 산화막으로 이루어진 층간 절연막(110)의 측면에도 미량의 폴리실리콘 씨드가 형성될 수는 있으나 염화수소(HCl) 등을 이용하여 폴리실리콘 씨드를 계속적으로 제거함으로써, 결과적으로 폴리실리콘 씨드가 제거되는 속도보다 형성되는 속도가 빠른 질화막으로 이루어진 희생층(120)의 측면에만 폴리실리콘이 증착되도록 할 수 있다.
도 1c를 참조하면, 채널홀(H1) 측벽에 메모리막(140) 및 채널층(150)을 순차로 형성한다.
메모리막(140)은 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하여 형성할 수 있다. 여기서, 터널 절연막은 전하 터널링을 위한 것으로서 예컨대 산화막으로 이루어질 수 있고, 전하 트랩막은 전하를 트랩시켜 데이터를 저장하기 위한 것으로서 예컨대 질화막으로 이루어질 수 있으며, 전하 차단막은 전하 트랩막 내의 전하가 외부로 이동하는 것을 차단하기 위한 것으로서 예컨대 산화막으로 이루어질 수 있다. 즉, 메모리막(140)은 ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다.
채널층(150)은 반도체 물질, 예컨대 폴리실리콘으로 형성할 수 있다. 한편, 본 실시예에서는 채널층(150)이 채널홀(H1)을 완전히 매립하지 않는 얇은 두께로 형성될 수 있으나 본 발명이 이에 한정되지 않으며, 다른 실시예에서는 채널층(150)이 채널홀(H1)을 완전히 매립할 수도 있다.
이어서, 채널홀(H1)의 빈 공간을 절연막(160)으로 매립한다. 절연막(160)은 산화막 또는 질화막 계열의 물질로 형성할 수 있다.
도 1d를 참조하면, 채널홀(H1) 양측의 층간 절연막(110) 및 희생층(120)을 선택적으로 식각하여 층간 절연막(110) 및 희생층(120)을 관통하는 슬릿홀(T)을 형성한다. 슬릿홀(T)은 본 단면과 교차하는 방향으로 연장되는 슬릿(Slit) 형태로 복수개가 평행하게 배열될 수 있으며, 잔류하는 층간 절연막(110)을 층간 절연막 패턴(110A)이라 한다.
이어서, 슬릿홀(T)에 의해 노출된 희생층(120)을 제거한다. 이때, 희생층(120)을 제거하기 위해 인산(H3PO4)을 이용한 습식 식각 공정을 수행할 수 있으며, 이 과정에서 보호막(130)이 메모리막(140)에 대한 어택을 방지하게 된다.
도 1e를 참조하면, 메모리막(140)을 둘러싸고 있는 보호막(130)을 제거한다. 이때, 보호막(130)을 제거하기 위해 질산(HNO3)을 이용한 스트립(Strip) 공정을 수행할 수 있다.
이어서, 메모리막(140)에 포함된 전하 차단막을 치밀화(Densification)한다. 이때, 상기 전하 차단막을 치밀화하기 위해 산소(O2) 플라즈마를 이용할 수 있다. 본 공정 결과, 전하 차단막 내의 댕글링 본드(Dangling Bond)가 감소되어 전하 차단막의 절연 특성이 향상되며, 이에 따라 전자의 백 터널링(Back Tunneling) 현상을 방지할 수 있다.
한편, 본 단면도에는 도시되지 않았으나, 슬릿홀(T)을 통해 희생층(120) 및 보호막(130)이 제거된 공간 내벽을 따라 산화 알루미늄(Al2O3)을 콘포멀(Conformal)하게 증착하여 전하 차단막을 추가로 형성할 수도 있다.
도 1f를 참조하면, 희생층(120) 및 보호막(130)이 제거된 공간에 게이트 전극(170)을 형성한다. 게이트 전극(170)의 형성은 구체적으로 다음과 같은 과정에 의해 수행될 수 있다.
우선, 화학적 기상 증착(Chemical Vapor Deposition; CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 등의 방식으로 도전물질, 예컨대 금속 또는 금속 질화물을 콘포멀하게 증착하여 희생층(120) 및 보호막(130)이 제거된 공간을 포함한 슬릿홀(T)을 매립하는 게이트 전극용 도전막(미도시됨)을 형성한다.
이어서, 슬릿홀(T) 내에 형성된 상기 게이트 전극용 도전막을 층간 절연막 패턴(110A)의 측면이 드러날 때까지 식각하여 상기 게이트 전극용 도전막을 층별로 분리시킨다. 본 공정 결과, 층간 절연막 패턴(110A) 사이에 게이트 전극(170)이 형성된다.
도 2a 내지 도 2g는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
도 2a를 참조하면, 기판(100) 상에 제1 패스 게이트 전극층(200)을 형성한다. 기판(100)은 단결정 실리콘과 같은 반도체 기판일 수 있으며, 제1 패스 게이트 전극층(200)은 도전물질, 예컨대 도핑된 폴리실리콘 또는 금속 등으로 형성할 수 있다.
이어서, 제1 패스 게이트 전극층(200)을 선택적으로 식각하여 홈을 형성한 후, 이 홈 내에 희생막 패턴(210)을 형성한다.
여기서, 희생막 패턴(210)은 후속 공정에서 제거되어 후술하는 서브 채널홀이 형성될 공간을 제공하며, 제1 및 제2 패스 게이트 전극층(200, 220), 후술하는 층간 절연막 및 희생층과 식각 선택비를 갖는 물질로 형성할 수 있다. 또한, 희생막 패턴(210)은 평면상에서 볼 때 매트릭스 형태로 배열되며, 본 단면 방향의 장축과 본 단면과 교차하는 방향의 단축을 갖는 섬(Island) 모양을 가질 수 있다.
이어서, 제1 패스 게이트 전극층(200) 및 희생막 패턴(210) 상에 제2 패스 게이트 전극층(220)을 형성한다. 제2 패스 게이트 전극층(220)은 도전물질, 예컨대 도핑된 폴리실리콘 또는 금속 등으로 형성할 수 있다. 한편, 제1 및 제2 패스 게이트 전극층(200, 220)은 패스 트랜지스터의 게이트 전극으로서 희생막 패턴(210)을 둘러싸는 형태를 가질 수 있다.
도 2b를 참조하면, 제2 패스 게이트 전극층(220) 상에 복수의 층간 절연막(110) 및 복수의 희생층(120)을 교대로 적층한다.
여기서, 층간 절연막(110)은 산화막 계열의 물질로 형성할 수 있고, 희생층(120)은 후속 공정에서 제거되어 후술하는 게이트 전극이 형성될 공간을 제공하는 층으로서 층간 절연막(110)과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질로 형성할 수 있다.
도 2c를 참조하면, 층간 절연막(110), 희생층(120) 및 제2 패스 게이트 전극층(220)을 선택적으로 식각하여 희생막 패턴(210)을 노출시키는 한 쌍의 채널홀(H1)을 형성한다. 채널홀(H1)은 후술하는 채널층을 형성하기 위한 공간으로서 희생막 패턴(210)마다 한 쌍씩 배치되도록 할 수 있다.
이어서, 한 쌍의 채널홀(H1)에 의해 노출된 희생막 패턴(210)을 제거한다. 이때, 희생막 패턴(210)을 제거하기 위해 제1 및 제2 패스 게이트 전극층(200, 220), 층간 절연막(110) 및 희생층(120)과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다. 본 공정 결과, 희생막 패턴(210)이 제거된 공간에 한 쌍의 채널홀(H1)을 연결시키는 서브 채널홀(H2)이 형성된다.
이어서, 채널홀(H1)에 의해 노출된 희생층(120)의 측면에 보호막(130)을 형성한다. 이때, 보호막(130) 형성에 의해 채널홀(H1) 측벽에 단차가 발생하는 것을 방지하기 위해 채널홀(H1)에 의해 노출된 희생층(120)을 일부 제거한 후, 희생층(120)이 일부 제거된 공간에 보호막(130)을 형성할 수 있다.
여기서, 보호막(130)은 희생층(120)을 제거하기 위한 후속 식각 공정에서 후술하는 메모리막에 대한 어택을 방지하기 위한 것으로서 인산(H3PO4)에 대해 희생층(120)과 식각 선택비를 갖는 물질로 형성하는 것이 바람직하며, 예컨대 폴리실리콘으로 형성할 수 있다.
도 2d를 참조하면, 한 쌍의 채널홀(H1) 및 서브 채널홀(H2) 내벽을 따라 메모리막(140) 및 채널층(150)을 순차로 형성한다.
여기서, 메모리막(140)은 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하여 형성할 수 있으며, ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다. 한편, 채널층(150)은 메모리 셀 또는 선택 트랜지스터의 채널로 이용되는 메인 채널층과 패스 트랜지스터의 채널로 이용되는 서브 채널층으로 구분될 수 있으며, 예컨대 폴리실리콘과 같은 반도체 물질로 형성할 수 있다.
이어서, 한 쌍의 채널홀(H1) 및 서브 채널홀(H2)의 빈 공간을 절연막(160)으로 매립한다. 절연막(160)은 산화막 또는 질화막 계열의 물질로 형성할 수 있다.
도 2e를 참조하면, 채널홀(H1) 양측의 층간 절연막(110) 및 희생층(120)을 관통하는 슬릿홀(T)을 형성한다. 슬릿홀(T)은 본 단면과 교차하는 방향으로 연장되는 슬릿 형태로 복수개가 평행하게 배열될 수 있으며, 잔류하는 층간 절연막(110)을 층간 절연막 패턴(110A)이라 한다.
이어서, 슬릿홀(T)에 의해 노출된 희생층(120)을 제거한다. 이때, 희생층(120)을 제거하기 위해 인산(H3PO4)을 이용한 습식 식각 공정을 수행할 수 있으며, 이 과정에서 보호막(130)이 메모리막(140)에 대한 어택을 방지하게 된다.
도 2f를 참조하면, 메모리막(140)을 둘러싸고 있는 보호막(130)을 제거한다. 이때, 보호막(130)을 제거하기 위해 질산(HNO3)을 이용한 스트립 공정을 수행할 수 있다.
이어서, 메모리막(140)에 포함된 전하 차단막을 치밀화한다. 이때, 상기 전하 차단막을 치밀화하기 위해 산소(O2) 플라즈마를 이용할 수 있다. 본 공정 결과, 전하 차단막 내의 댕글링 본드가 감소되어 전하 차단막의 절연 특성이 향상됨에 따라 전자의 백 터널링 현상을 방지할 수 있다.
도 2g를 참조하면, 희생층(120) 및 보호막(130)이 제거된 공간에 게이트 전극(170)을 형성한다. 게이트 전극(170)은 화학적 기상 증착(CVD) 또는 원자층 증착(ALD) 등의 방식으로 도전물질을 희생층(120) 및 보호막(130)이 제거된 공간을 매립하는 두께로 증착한 후, 층간 절연막 패턴(110A)의 측면이 드러날 때까지 에치백(Etch-back) 등의 공정을 수행하여 형성할 수 있다.
이상으로 설명한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 의하면, 게이트 전극이 형성될 공간을 제공하기 위한 희생층과 메모리막 사이에 보호막을 개재시킴으로써 희생층을 제거하는 과정에서 메모리막에 대한 어택(Attack)이 발생하는 것을 방지할 수 있다. 또한, 메모리막에 포함된 전하 차단막을 치밀화하여 절연 특성을 향상시킴으로써 전자의 백 터널링(Back Tunneling) 현상을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 기판 110A : 층간 절연막 패턴
120 : 희생층 130 : 보호막
140 : 메모리막 150 : 채널층
160 : 절연막 170 : 게이트 전극
200 : 제1 패스 게이트 전극층 210 : 희생막 패턴
220 : 제2 패스 게이트 전극층 H1 : 채널홀
H2 : 서브 채널홀 T : 슬릿홀
120 : 희생층 130 : 보호막
140 : 메모리막 150 : 채널층
160 : 절연막 170 : 게이트 전극
200 : 제1 패스 게이트 전극층 210 : 희생막 패턴
220 : 제2 패스 게이트 전극층 H1 : 채널홀
H2 : 서브 채널홀 T : 슬릿홀
Claims (11)
- 기판 상에 복수의 층간 절연막 및 복수의 희생층을 교대로 적층하는 단계;
상기 층간 절연막 및 상기 희생층을 선택적으로 식각하여 상기 기판을 노출시키는 채널홀을 형성하는 단계;
상기 채널홀에 의해 노출된 상기 희생층의 측면에 보호막을 형성하는 단계;
상기 채널홀 측벽에 메모리막 및 채널층을 순차로 형성하는 단계;
상기 채널홀 양측의 상기 층간 절연막 및 상기 희생층을 관통하는 슬릿홀을 형성하는 단계;
상기 슬릿홀에 의해 노출된 상기 희생층을 제거하는 단계;
상기 보호막을 제거하는 단계; 및
상기 희생층 및 상기 보호막이 제거된 공간에 게이트 전극을 형성하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 보호막은, 상기 희생층과 식각 선택비를 갖는 물질로 형성하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 보호막은, 폴리실리콘을 선택적 증착하여 형성하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 보호막 형성 단계는,
상기 채널홀에 의해 노출된 상기 희생층을 일부 제거하는 단계; 및
상기 희생층이 일부 제거된 공간에 상기 보호막을 형성하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 층간 절연막은, 산화막으로 형성하고,
상기 희생층은, 질화막으로 형성하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 메모리막은, 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하여 형성하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 보호막 제거 단계 후에,
상기 희생층 및 상기 보호막이 제거된 공간 내벽에 산화 알루미늄을 증착하여 전하 차단막을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 층간 절연막 및 상기 희생층 적층 단계 전에,
상기 기판 상에 패스 게이트 전극을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제6 항에 있어서,
상기 보호막 제거 단계 후에,
상기 전하 차단막을 치밀화하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제8 항에 있어서,
상기 채널홀 형성 단계 후에,
상기 패스 게이트 전극 내부에 상기 채널홀 한 쌍을 서로 연결시키는 서브 채널홀을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서,
상기 전하 차단막 치밀화 단계는,
산소 플라즈마를 이용하여 수행하는
비휘발성 메모리 장치의 제조 방법.
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