KR102332432B1 - 메모리 어레이들, 및 메모리 어레이들을 형성하는 방법들 - Google Patents

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브렛 디. 로위
존 디. 홉킨스
퀴안 타오
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Abstract

일부 실시예는 교번하는 절연성 레벨들 및 워드라인 레벨들의 수직 스택을 갖는 메모리 어레이를 포함한다. 워드라인 레벨들은 제어 게이트 영역들에 대응하는 종단 단부들을 갖는다. 전하-트랩핑 재료는 절연성 레벨들을 따라서가 아니라 워드라인 레벨들의 제어 게이트 영역들을 따라서 있다. 전하-트랩핑 재료는 전하-차단 재료에 의해 제어 게이트 영역으로부터 이격된다. 채널 재료는 스택을 따라 수직으로 연장되고, 유전체 재료에 의해 전하-트랩핑 재료로부터 측방으로 이격된다. 일부 실시예는 NAND 메모리 어레이를 형성하는 방법을 포함한다.

Description

메모리 어레이들, 및 메모리 어레이들을 형성하는 방법들
본 발명은 메모리 어레이들, 및 메모리 어레이들을 형성하는 방법들에 관한 것이다.
메모리는 전자 시스템용 데이터 스토리지를 제공한다. 플래시 메모리는 메모리의 일 유형이며, 최신 컴퓨터 및 디바이스들에서 수많은 용도로 사용된다. 예를 들어, 최신 퍼스널 컴퓨터는 플래시 메모리 칩 상에 저장된 BIOS를 가질 수 있다. 다른 예로서, 컴퓨터 및 다른 디바이스가 고체 상태 드라이브의 플래시 메모리를 사용하여 기존 하드 드라이브를 대체하는 것이 점차 보편화되고 있다. 또 다른 예로서, 플래시 메모리는 제조자가 표준화된 새로운 통신 프로토콜을 지원하고 향상된 특징을 위해 디바이스를 원격으로 업그레이드하는 능력을 제공하기 때문에 무선 전자 디바이스에서 널리 사용된다.
NAND는 통합 플래시 메모리의 기본 아키텍처일 수 있다. NAND 셀 유닛은 메모리 셀들의 직렬 조합에 직렬로 결합된 적어도 하나의 선택 디바이스를 포함한다(직렬 결합은 통상 NAND 스트링으로 지칭된다). NAND 아키텍처는 수직으로 적층된 메모리 셀들을 포함하는 3 차원 배열로 구성될 수 있다. 개선된 NAND 아키텍처를 개발하는 것이 바람직하다.
도 1은 예시적인 NAND 메모리 어레이의 영역을 갖는 예시적인 집적 구조의 도시적인 측 단면도이다.
도 2는 다른 예시적인 NAND 메모리 어레이의 영역을 갖는 다른 예시적인 집적 구조의 도시적인 측 단면도이다.
도 3 내지 도 10는 예시적인 방법의 프로세스 단계에서의 예시적인 집적 구조의 도식적인 측 단면도이다.
도 11 내지 도 14는 예시적인 방법의 프로세스 단계에서의 예시적인 집적 구조의 도식적인 측 단면도이다. 도 11의 프로세스 단계는 도 9의 프로세스 단계를 뒤따를 수 있다.
NAND 메모리 셀들의 동작은 채널 재료와 전하-트랩핑 재료 사이의 전하 이동을 포함할 수 있다. 예를 들어, NAND 메모리 셀의 프로그래밍은 채널 재료로부터 전하-트랩핑 재료로 전하(즉, 전자)를 이동시킨 다음 전하-트랩핑 재료 내에 전하를 저장하는 단계를 포함할 수 있다. NAND 메모리 셀의 소거는 전하-트랩핑 재료에 저장된 전자들과 재결합하여 전하-트랩핑 재료로부터 전하를 방출하기 위해 전하-트랩핑 재료 내로 홀(hole)을 이동시키는 단계를 포함할 수 있다. 전하-트랩핑 재료는 예를 들어, 실리콘 질화물, 실리콘 산화질화물(silicon oxynitride), 루테늄 산화물 등을 포함할 수 있다. 종래의 NAND의 문제점은 전하-트랩핑 재료가 메모리 어레이의 다수의 메모리 셀로 확장되어 셀들 간의 전하 이동을 가능하게 할 수 있다는 것이다. 메모리 셀 간의 전하 이동은 데이터 보유 문제를 일으킬 수 있다. 일부 실시예들은 메모리 셀들 간의 전하의 이동을 방해하는 구조들을 포함한다. 예시적인 실시예에서, 전하 이동을 방해하는데 이용되는 구조는 메모리 셀 사이의 영역에서 전하-트랩핑 재료의 파괴(break)일 수 있다. 본 출원에 설명된 예들은 NAND 메모리에 관한 것이지만, 본 출원에 설명된 구조 및 방법은 다른 실시예에서 다른 메모리 및 아키텍처에 관련될 수 있음을 이해해야 한다. 예시적인 실시예가 도 1 내지 도 14를 참조하여 설명된다.
도 1을 참조하여, 집적 구조(10)의 일부가 예시되고, 이들 부분은 3 차원 NAND 메모리 어레이(12)의 단편(fragment)을 포함한다.
집적 구조(10)는 교번하는 제 1 레벨 및 제 2 레벨(18 및 20)의 스택(15)을 포함한다. 레벨(18)은 절연성(즉, 유전체)이고, 레벨(20)은 전도성이다.
절연성 레벨(18)은 절연성 재료(26)를 포함한다. 이러한 절연성 재료는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있고; 예를 들어 실리콘 이산화물을 포함할 수 있다.
전도성 레벨(20)은 전도성 재료들 (28 및 30)을 포함한다. 전도성 재료(28)는 전도성 코어로 간주될 수 있고, 전도성 재료(30)는 전도성 코어를 둘러싸는 외측 전도성 층으로 간주될 수 있다. 전도성 재료(28 및 30)는 서로에 상이한 조성물을 포함할 수 있다. 일부 실시예에서, 전도성 재료(28)는 하나 이상의 금속(예를 들어, 텅스텐, 티타늄 등)을 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성될 수 있고, 전도성 재료(30)는 하나 이상의 금속-함유 조성물 (예, 금속 질화물, 금속 규화물, 금속 탄화물 등)을 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성될 수 있다. 일부 실시예에서, 전도성 재료(30)는 하나 이상의 금속 질화물(예를 들어, 티타늄 질화물, 텅스텐 질화물 등)을 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성될 수 있다.
재료(28/30)는 전도성 레벨(20)의 예시적인 구성을 예시한다. 다른 실시예에서, 전도성 레벨(20)은 전도성 재료의 다른 구성을 포함할 수 있다; 예를 들어, 단일 전도성 재료 또는 그 이상의 예시된 두개의 전도성 재료를 포함할 수 있다. 일반적으로, 전도성 레벨(20)은 적절한 조성물 또는 조성물의 조합을 갖는 전도성 재료를 포함할 수 있다; 그리고, 예를 들어, 하나이상의 다양한 금속들 (예를 들어, 텅스텐, 티타늄 등), 금속-함유 조성물(예를 들어, 금속 질화물, 금속 탄화물, 금속 규화물 등)과 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등)을 포함할 수 있다.
절연성 재료(32)는 재료(30)의 외측 전도성 층을 둘러싸는 절연 라이너(insulative liner)를 형성한다. 절연성 재료(32)는 고-k 재료(예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등 중 하나 이상)를 포함할 수 있다; 여기서, 용어 "고-k"는 실리콘 이산화물의 유전 상수보다 큰 유전 상수를 의미한다. 절연성 재료(32)는 단일 균질 재료로 도시되어 있지만, 다른 실시예에서는 절연성 재료가 둘 이상의 이산 조성물을 포함할 수 있다. 예를 들어, 일부 실시예에서, 절연성 재료(32)는 실리콘 이산화물과 하나 이상의 고-k 재료의 라미네이트를 포함할 수 있다.
일부 실시예들에서, 전도성 레벨들(20)은 NAND 메모리 어레이의 워드라인 레벨들로 간주될 수 있다. 워드라인 레벨들(20)의 종단 단부들(34)은 NAND 메모리 셀들(36)의 제어 게이트 영역(35)으로 기능할 수 있으며, 메모리 셀들(36)의 근접(approximate) 위치들은 도 1에서 괄호로 표시된다.
전도성 레벨(20) 및 절연성 레벨(18)은 임의의 적절한 수직 두께를 가질 수 있다. 일부 실시예들에서, 전도성 레벨들(20) 및 절연성 레벨들(18)은 약 10 나노 미터(nm) 내지 약 300 nm의 범위 내의 수직 두께를 가질 수 있다. 일부 실시예에서, 전도성 레벨(20)은 절연성 레벨(18)과 거의 동일한 수직 두께를 가질 수 있다. 다른 실시예에서, 전도성 레벨(20)은 절연성 레벨(18)과 실질적으로 상이한 수직 두께를 가질 수 있다.
수직으로 적층된 메모리 셀들(36)은 수직 스트링(예컨대, 메모리 셀들의 수직 NAND 스트링과 같은)을 형성하며, 각각의 스트링 내의 메모리 셀들의 수는 전도성 레벨들(20)의 수에 의해 결정된다. 스택은 임의의 적절한 수의 전도성 레벨을 포함할 수 있다. 예를 들어, 스택은 8 개의 전도성 레벨, 16 개의 전도성 레벨, 32 개의 전도성 레벨, 64 개의 전도성 레벨, 512 개의 전도성 레벨, 1028 개의 전도성 레벨 등을 가질 수 있다.
절연성 재료(26 및 32)는 스택(15)을 통해 연장되는 개구(40)의 측벽들(38)을 형성하는 것으로 간주될 수 있다. 개구(40)는 위에서 볼 때 연속 형상을 가질 수 있다; 예를 들어 원형, 타원형 등일 수 있다. 따라서, 도 1의 측벽(38)은 개구(40)의 둘레로 연장되는 연속 측벽에 의해 구성될 수 있다.
절연성 재료(32)는 전하-차단 재료로 간주될 수 있고, 이런 전하-차단 재료(32)의 영역들은 워드라인 레벨(20)의 종단 단부(34)를 따라서 연장된다. 전하-차단 재료는 메모리 셀에서 이하의 기능을 가질 수 있다 : 프로그램 모드에서, 전하-차단 재료는 전하 캐리어가 전하-저장 재료 (예를 들어, 플로팅-게이트 재료, 전하-트랩핑 재료 등) 밖으로 제어 게이트 쪽으로 통과하는 것을 방지할 수 있다; 소거 모드에서, 전하-차단 재료는 전하 캐리어가 제어 게이트로부터 전하-저장 재료로 흐르는 것을 방지할 수 있다.
전하-트랩핑 재료(44)는 워드라인 레벨(20)의 종단 단부(34)(즉, 제어 게이트 영역(35))를 따라서 연장되고, 전하-차단 재료 (32)에 의해 제어 게이트 영역으로부터 이격된다. 전하-트랩핑 재료(44)는 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있다; 일부 실시예에서는 실리콘 질화물, 실리콘 산화질화물, 루테늄 산화물 등 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 전하-트랩핑 재료(44)는 실리콘 및 질소를 포함하는 재료를 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성될 수 있다. 일부 양태에서, "전하 트랩(charge trap)"은 전하 캐리어(예를 들어, 전자 또는 홀)를 가역적으로 포획할 수 있는 에너지 우물(energy well)을 지칭한다.
전하-트랩핑 재료(44)는 서로의 상부에 배열되고(즉, 수직으로 적층된), 갭(45)에 의해 서로 수직으로 이격된 세그먼트(43)에 제공된다. 전하-트랩핑 재료(44)의 세그먼트(43)의 각각은 워드라인 레벨(20)에 인접하고, 그리고 갭(45)의 각각은 절연성 레벨(18) 중 하나에 인접한다. 도시된 실시예에서, 전하-트랩핑 재료(44)의 세그먼트(43)는 워드라인 레벨(20)을 너머 수직으로 연장되지 않는다(즉, 절연성 레벨(18)에 수직으로 중첩되지 않는다). 다른 실시예에서, 전하-트랩핑 재료(44)의 세그먼트(43)는 워드라인 레벨(20)을 너머 수직으로 연장되어 절연성 레벨(18)에 부분적으로 중첩된다.
갭(45)은 전하-트랩핑 재료(44)의 세그먼트(43)들 사이에서 전하 이동을 차단하는 개재 영역으로 지칭될 수 있다. 이는 수직으로-인접한 메모리 셀(36)들 사이에서 전하가 이동하는 것을 방지한다. 그에 반해서, 통상의 3차원 NAND 메모리 어레이는 NAND 스트링의 수직으로 적층된 메모리 셀들 모두를 따라 연장되는 전하-트랩핑 재료의 연속적인 층을 가질 수 있고, 이는 바람직하지 않게는 NAND 스트링의 메모리 셀들간의 전하 이동을 가능하게 하고 데이터 손실로 이어진다. 도 1의 실시예는, 이러한 종래의 3 차원 NAND 메모리 어레이와 비교하여 개선된 데이터 보유를 가질 수 있다.
전하-터널링 재료(46)는 전하-트랩핑 재료(44)를 따라 수직으로 연장되고, 갭(45)내로 연장된다. 전하-터널링 재료(46)는 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있다; 일부 실시예에서는 두개의 산화물들 사이에 측방으로(laterally) 샌드위치된 질소-함유 재료를 갖는 밴드갭-엔지니어링(bandgap-engineered) 구조를 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성될 수 있다. 질소-함유 재료는 예를 들어 실리콘 질화물(silicon nitride)일 수 있다. 2 개의 산화물은 서로 동일한 조성물일 수 있거나, 서로에 대해 상이한 조성물을 포함할 수 있거나; 일부 실시예에서 둘 모두 실리콘 이산화물일 수 있다. 전하 터널링 재료(46)는 일부 실시예에서 게이트-유전체 재료를 포함하는 것으로 간주될 수 있다. 전하-터널링 재료(46)는 일부 실시예에서 실리콘 이산화물을 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성될 수 있다. 동작시에, 전하가 프로그래밍 동작, 소거 동작 동안 메모리 셀들(36)의 채널 재료(후술되는 재료(48))와 전하-트랩핑 재료(44) 사이에서 전달될 때 전하가 전하-터너링 재료(46)을 통과하여 터널링될 수 있다. 일부 실시예에서, 전하-터널링 재료(46)는 단순히 절연성 재료 또는 유전체 재료로 지칭될 수 있다.
전하-터널링 재료(46)는 그것이 전체적으로 스택(15)을 통과하여 연장되는 것을 표시하기 위해 "수직으로 연장된다(extending vertically)"로 지칭된다. 수직으로 연장된 재료(46)(수직으로 연장되는 것으로 본 출원에서 설명된 다른 재료)는 레벨들 (18 및 20)의 상단 표면에 대하여 실질적으로 직교하거나 직교하지 않고 연장될 수 있다; 이는 예를 들어, 개구(40)가 레벨(18, 20)들의 상단 표면들에 실질적으로 직교하거나 또는 직교하지 않는 측벽들을 갖는지 여부에 의존한다.
예시된 실시예에서, 전하-터널링 재료(46)는 전하-트랩핑 재료(44)의 세그먼트(43) 사이에 갭(45)내에 있다. 일부 실시예에서, 전하-트랩핑 재료(44)는 스택(15)을 따라 수직으로 연장되는 선형 배열(linear arrangement)로 구성된 것으로 간주될 수 있다; 이러한 선형 배열은 전하-터널링 재료(46)의 세그먼트(47)과 교번하는 전하-트랩핑 재료(44)의 세그먼트(43)를 포함한다. 갭(45)내에 전하-터널링 재료(46)는 세그먼트(43) 사이의 이격 재료(spacing material)로 지칭될 수 있다. 비록 전하-터널링 재료(46)는 세그먼트(47) (즉, 세그먼트(43) 사이에 이격 재료를 형성하기 위해)를 형성하기 위해 갭(45) 내로 연장되는 영역을 갖는 것으로 도시되지만, 다른 실시예에서, 다른 절연성 재료가 갭(45)내에 있을 수 있고, 세그먼트(43) 사이에 이격 재료로서 사용될 수 있다. 이런 실시예에서, 전하-터널링 재료(46)는 갭(45) 내로 연장되기보다는 이러한 다른 절연성 재료를 따라 연장될 수 있다.
채널 재료(48)는 전하-터널링 재료(46)를 따라 수직으로 연장된다 (일부 실시예들에서, 스택(15)을 따라 수직으로 연장되는 것으로 간주될 수 있다). 전하-터널링 재료(46)는 측방으로 채널 재료(48)과 전하-트랩핑 재료(44) 사이에 있다. 채널 재료(48)는 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있다; 일부 실시예들에서, 적절하게 도핑된 실리콘을 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성될 수 있다.
예시된 실시예에서, 절연 영역(50)은 개구(40)의 중앙을 따라 연장된다. 절연 영역(50)은 임의의 적합한 절연성 조성물; 예를 들어, 이산화 규소,위한 포함한 질화물 등을 포함할 수 있다. 대안적으로, 절연 영역(50)의 적어도 일부는 보이드(void)일 수 있다. 개구(40)의 중앙 아래쪽으로 연장되는 절연 영역(50)을 갖는 예시된 실시예는 소위 중공-채널 구성이다. 다른 실시예에서, 채널 재료(48)는 개구(40)의 중앙 영역을 완전히 채울 수 있어서 이런 중앙 영역내에서 수직으로 연장된 페데스탈(pedestal)을 형성한다.
스택(15)은 베이스(base)(52)에 의해 지지된다. 베이스 (52)와 스택 (15) 사이에 추가적인 재료 및/또는 집적 회로 구조가 존재할 수 있음을 표시하기 위해 베이스 (52)와 스택 (15) 사이에 브레이크(break)가 제공된다. 일부 애플리케이션들에서, 이런 추가의 집적 재료들은 예를 들어, 소스-사이드 선택 게이트 재료 (SGS 재료)를 포함할 수 있다.
베이스(52)는 반도체 재료를 포함할 수 있다; 예를 들어, 단결정 실리콘을 포함하거나, 이들로 본질적으로 구성될 수 있거나, 이들로 구성될 수 있다. 베이스(52)는 반도체 기판으로 지칭될 수 있다. 용어 "반도체 기판"은 반전도성 재료를 포함하는 임의의 구성을 의미하고, 예컨대, 반전도성 웨이퍼(단독으로 또는 다른 재료를 포함하는 어셈블리로), 반전도성 재료 층(단독으로 또는 다른 재료를 포함하는 어셈블리로)을 포함하는 벌크 반전도성 재료들을 포함하지만, 이에 한정되는 것을 아니다. 용어 "기판"은 전술한 반도체 기판을 포함하지만 이에 한정되지 않는 임의의 지지 구조를 지칭한다. 일부 애플리케이션에서, 베이스(52)는 집적 회로 제조와 관련된 하나 이상의 재료를 포함하는 반도체 기판에 대응할 수 있다. 이러한 재료는 예를 들어, 내화 금속 재료, 장벽(barrier) 재료, 확산 재료, 절연성 재료 중 하나 이상의 재료를 포함할 수 있다.
도 2는 다른 예시적인 구성을 나타내는 NAND 메모리 어레이(12a)를 갖는 구조(10a)를 도시한다. 도 2의 구성은, 절연성 재료(32)(즉, 전하-차단 재료)는 워드라인 레벨들(20)의 종단 영역(terminal region)들(53)만을 따라서 있다는 점을 제외하고는 도 1에 것과 유사하다. 따라서, 워드라인 레벨들(20) 각각은 제 2 영역(53)(즉, 종단 영역)에 측방으로 인접한 제 1 영역(51)(즉, 비종단 영역)을 가지며, 제 1 영역(51)은 제 2 영역(53)보다 수직으로 더 두껍다.
절연성 재료(32)는 워드라인 레벨들(20)의 각각의 종단 영역들(53)의 상부 및 바닥을 따라 연장되지만, 워드라인 레벨들(20)의 각각의 비-종단 영역들(51)의 상부 또는 바닥을 따라서는 연장되지 않는다. 예시된 실시예에서, 워드라인 레벨(20)의 비-종단 영역(51)은 이 수직 두께 T1를 가지며, 워드라인 레벨(20)의 종단 영역(53)은 수직 두께 T2를 가진다. 수직 두께는 T2는 절연성 재료(32)의 약 2 배의 두께만큼 수직 두께 T1보다 작다. 절연성 재료(32)는 임의의 적절한 두께를 가질 수 있고, 일부 실시예에서는 약 5nm 내지 약 50nm 내지의 범위 내의 두께를 가질 수 있다; 따라서, 일부 실시예들에서, 수직 두께 T2는 약 10 nm 내지 약 100 nm 범위 내의 치수만큼 수직 두께 T1 보다 작을 수 있다. 도 2는 실시예는 워드라인 레벨(20)의 두꺼운 비-종단 영역들(51)이 워드라인 레벨들이 더 낮은 저항을 갖는 것을 가능하게 하기 때문에 일부 애플리케이션들에 도 1의 것에 비해 유리할 수 있다. 대안적으로, 도 1의 실시예는 도 1의 실시예가 도2의 것보다 더 적은 프로세스 단계들로 제조될 수 있기 때문에 일부 애플리케이션들에서 도 2의 것에 비해 유리할 수 있다.
도 1 및 도 2의 3 차원 NAND 구성은 임의의 적절한 방법론을 이용하여 제조될 수 있다. 예시적인 방법론은 도면들 3 내지 14를 참고로 하여 설명된다. 제 1 예시적인 실시예 방법은 도면들 3 내지 10를 참고로 하여 설명된다.
도 3을 참조하여, 구성(10b)는 베이스(52) 위에 교번하는 제 1 레벨(62) 및 제 2 레벨(64)의 수직 스택(60)을 포함하도록 형성된다. 제 1 레벨(62)은 제 1 재료(66)를 포함하고, 제 2 레벨(64)은 제 2 재료(68)를 포함한다. 제 1 및 제 2 재료(66 및 68)는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있다. 후속 프로세싱 (도 6을 참조하여 후술됨)에서, 전하-트랩핑 재료(44)는 제 1 재료(66)에 비해 제 2 재료(68)를 따라 선택적으로 형성된다. 일부 실시예에서, 제 1 재료(66)는 실리콘 이산화물을 포함하고, 따라서, 도 1 및 도 2의 절연성 레벨(18)과 동일한 재료(26)를 포함한다; 제 2 재료(68)는 반도체 재료(예를 들어, 실리콘, 게르마늄 등)를 포함한다. 일부 예시적인 실시예에서, 제 1 재료(66)는 실리콘 이산화물을 포함하거나, 이들로 본질적으로 구성되거나, 이들로 구성될 수 있다; 제 2 재료(68)는 실리콘(예를 들어, 다결정 실리콘, 아몰퍼스 실리콘, 단결정 실리콘)을 포함하거나, 이들로 본질적으로 구성되거나, 이들로 구성될 수 있다.
도 4를 참조하여, 개구(40)가 스택(60)을 통과하여 연장되도록 형성된다. 개구(40)는 임의의 적절한 방법론을 이용하여 형성될 수 있다. 예를 들어, 패터닝된 마스크(미도시)가 개구(40)의 위치를 정의하도록 스택(60) 위에 형성될 수 있고, 그런 다음 개구(40)는 하나 이상의 적절한 에칭으로 스택(60)을 통과하여 연장되도록 형성될 수 있다. 이어서, 패터닝된 마스크가 제거될 수 있다.
개구(40)는 제 1 재료 및 제 2 재료(66 및 68)을 따라 연장되는 측벽(65)을 갖는다. 제 1 레벨(62)은 측벽(65)을 따라 노출된 제 1 표면(67)을 갖고, 제 2 레벨(64)은 측벽(65)을 따라 노출된 제 2 표면(69)을 갖는다.
도 5를 참조하여, 처리 재료(treatment material) "X"는 개구(40)로 흐른다. 처리 재료 "X"는 제 2 레벨(64)의 제 2 재료(68)의 노출된 표면(69)을 따라서 변경된 영역(70)을 형성한다(개략적으로 점선으로 표시된다). 일부 실시예에서, 제 2 재료는(68) 실리콘을 포함하고, 처리 재료 "X"는 수소, 암모니아 및 불소 중 하나 이상을 포함한다. 이런 실시예에서, 변경된 영역(70)은 표면(69)을 따라 분쇄되거나 표면(69)으로부터 완전히 제거된다.
도 6을 참조하여, 전하-트랩핑 재료(44)가 표면(67)에 비하여 처리된 표면(69)을 따라서 선택적으로 형성된다. 전하 트랩핑 재료(44)는 임의의 적절한 조성물을 포함할 수 있고, 일부 실시예에서는 실리콘 질화물, 실리콘 산화질화물 및, 루테늄 산화물 중 하나 이상을 포함할 수 있다. 일 실시예에서, 전하-트랩핑 재료는 실리콘 질화물을 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성되고, 원자층 증착(ALD), 및/또는 화학적 기상 증착(CVD) 및/또는 임의의 다른 적절한 방법을 이용하여 표면(67)에 비하여 처리된 표면(69)상에 선택적으로 형성된다. 이러한 방법은 표면(67)에 비해 처리된 표면(69)을 따라 상이한 핵 형성 속도를 이용할 수 있고 및/또는 표면(67)에 비해 처리된 표면(69)의 물리적 특성의 다른 차이를 이용할 수 있다. 일부 실시예에서, 전하-트랩핑 재료(44)의 실리콘 질화물은 적절한 온도(예를 들어, 약 900 ℃를 초과하는 온도)에서 표면(69)의 실리콘 원자와 질소-함유 전구체(즉, 질소, 또는 예를 들어, 암모니아와 같은 질소-함유 화합물)을 반응시킴으로써 형성될 수 있다. 전하-트랩핑 재료(44)은 예를 들어, 약 5 nm 내지 약 10 nm의 범위 내의 두께와 같은 임의의 적절한 두께로 형성될 수 있다.
도 5 및 도 6의 실시예는 재료(66)의 표면에 비해 재료(68)의 표면상에 전하-트랩핑 재료(44)의 선택적 형성을 유도하도록 재료(68)의 표면을 활성화시킨다. 대안적인 또는 추가의 프로세싱은 재료(66)의 표면의 불활성화를 포함할 수 있다. 예를 들어, 재료(66)의 표면을 따라 장벽이 형성되어(예를 들어, 표면(66)을 따라 장벽 재료의 하나 이상의 증착에 의해, 재료(66)의 표면의 화학적 수정에 의해, 재료(66)의 표면의 물리적 수정 등에 의해), 재료(66)의 표면을 따라 전하-트랩핑 재료(44)의 형성을 방해 또는 배제한다.
전하-트랩핑 재료(44)은 수직으로 이격된 세그먼트(43)를 형성한다. 갭(45)은 이러한 수직으로 이격된 세그먼트 사이의 재료(66) 영역을 따라서 있다.
도 7을 참조하여, 전하-터널링 재료(46)은 제 1 및 제 2 레벨(62/64)을 따라 수직으로 연장되도록 형성된다. 전하-터널링 재료는 전하-트랩핑 재료(44)를 따라서 있고,(전하 -트랩핑 재료(44)에 의해 제 2 레벨(64)의 재료(68)로부터 이격되어 있다), 그리고 갭(45) 내로 연장된다.
채널 재료(48)는 전하-터널링 재료(46)를 따라 수직으로 연장되도록 형성된다.
절연성 재료(74)가 개구(40)의 나머지 중앙 영역 내에 형성된다. 절연성 재료(74)는 도 1을 참조하여 전술한 절연 영역(50)을 형성한다; 임의의 적절한 조성물 또는 조성물의 조합(예컨대, 실리콘 질화물, 실리콘 이산화물 등)을 포함할 수 있다. 일부 실시예에서, 절연성 재료(74)는 생략될 수 있고, 보이드가 개구(40)의 중앙 영역 내에 남아 있을 수 있다. 대안적으로, 채널 재료(48)는 개구(40)를 완전히 채우도록 형성될 수 있다.
도 8을 참조하여, 제 2 재료(68)(도 7)는 제거되어 보이드(80)를 남긴다. 이러한 제거는 재료들(44 및 66)에 대비한 제 2 재료(68)에 대하여 선택적인 임의의 적절한 에칭으로 달성될 수 있다. 예를 들어, 제 2 재료(68)는 폴리실리콘을 포함하고 재료(44 및 66)는 각각 실리콘 질화물 및 실리콘 이산화물을 포함하고, 에칭은 테트라메틸암모늄 수산화물(TMAH)를 이용할 수 있다. 도시되지 않은 프로세싱 단계에서, 제 1 레벨 및 제 2 레벨(62/64)(도 7)에 대한 액세스를 제공하기 위해 슬릿이 스택(60)(도 7)을 통해 형성될 수 있다. 에천트가 제 2 재료(68)에 액세스하기 위해 이러한 슬릿 내로 유동될 수 있다(도 7).
도 9를 참조하여, 절연성 재료(32)는 보이드들을 라이닝함으로써 보이드들 내의 절연성 라이너가 되도록 보이드들(80)내에 형성된다. 절연성 재료(32)는 도 1을 참조하여 상기에서 논의된 바와 같이 고-k 재료(예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등 중 하나 이상)를 포함할 수 있고, 전하-차단 재료로 지칭될 수 있다.
도 10을 참조하여, 전도성 재료(30)는 라이닝된 보이드(80)(도 9) 내에 형성되고, 그런 다음 전도성 재료(28)가 라이닝된 보이드(80) 내에 형성된다(도 9). 전도성 재료(28)는(도 1을 참조하여 상술한 바와 같이) 전도성 코어로 간주될 수 있고, 전도성 재료(30)는 전도성 코어를 둘러싸는 외측 전도성 층으로 간주될 수 있다(또한 도 1를 참조하여 상술된 바와 같이).
도 10의 구조(10b)는 도 1을 참조하여 상술한 NAND 메모리 어레이(12)와 유사한 NAND 메모리 어레이(12b)를 포함한다. 제 1 재료 (66)는 일부 실시예에서 재료 (26)와 동일할 수 있다 (예를 들어, 실리콘 이산화물 또는 다른 적절한 절연성 재료를 포함할 수 있다). 대안적으로, 제 1 재료(66)는 일부 실시예에서 제거되고 재료(26)로 대체될 수 있다.
절연성 재료(32)는 도 9 및 도 10의 도시된 실시예에서 절연성 레벨(18)의 에지를 따라 연장되어 도시되고, 예시된 절연성 레벨(18)의 에지가 절연성 재료(32)가 증착된 슬릿을 따라서 있는 것처럼 발생한다.
NAND 메모리 어레이를 제조하는 제 2 예시적인 실시예 방법이 도면들 11 내지 14을 참조하여 설명된다.
도 11을 참조하여, 구조(10c)는 도 9의 단계를 따르는 프로세싱 단계에서 도시된다. 보이드(80(도 9)가 절연성 재료(32)로 라이닝된 후에 구성(10c)가 도시된다. 이어서, 희생 재료(sacrificial material)(82)가 라이닝된 보이드 내에 형성된다. 희생 재료(80)는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있고; 예를 들어 실리콘, 게르마늄 등을 포함할 수 있다.
도 12를 참조하여, 재료(82 및 32)은 공동(84)을 형성하도록 리세스된다. 재료(82 및 32)가 리세스된 후에, 보이드(80)에 있었던 영역은 제 1 세그먼트(85)와 제 2 세그먼트(87)를 포함하는 것으로 간주될 수 있다(도면을 간략화하기 위해 보이드(80) 중 단지 하나에 영역들에 관하여 라벨링된다). 제 1 세그먼트(85)는 재료(32)로 라이닝되지 않고, 제 2 세그먼트(87)는 절연성 재료(32)로 라이닝된 채로 있다.
도 13을 참조하여, 희생 재료(82)의 나머지 부분이 제거된다.
도 14를 참조하여, 전도성 레벨(20)이 형성되고, 도시된 실시예에서, 전도성 레벨(20)는 재료(28 및 30)를 포함한다. 전도성 레벨(20)은 제 1 세그먼트(85)내에 비-종단 영역(51)을 갖고, 제 2 세그먼트(87)내에 종단 영역(53)을 갖는다. 비-종단 영역(51)은 수직 두께 T1을 갖고 종단 영역(53)은 도 2를 참조하여 전술한 실시예와 유사하게 수직 두께 T2를 갖는다. 따라서, 도 14의 구조(10c)는 도 2를 참조하여 전술한 NAND 메모리 어레이(12b)와 유사한 NAND 메모리 어레이(12b)를 포함한다. 제 1 재료(66)는 일부 실시예에서 재료(26)와 동일할 수 있다(예를 들어, 실리콘 이산화물 또는 다른 적절한 절연성 재료를 포함할 수 있다). 대안적으로, 일부 실시예에서는 제 1 재료(66)는 제거되고 재료(26)로 대체될 수 있다.
전술한 구조들 및 어레이들은 전자 시스템에 통합될 수 있다. 이러한 전자 시스템은 예를 들어, 메모리 모듈, 디바이스 드라이버, 파워 모듈, 통신 모뎀, 프로세서 모듈 및 애플리케이션 특정 모듈에 사용될 수 있으며, 다중층, 멀티칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어 카메라, 무선 디바이스, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대 전화, 퍼스널 컴퓨터, 자동차, 산업용 제어 시스템, 항공기 등과 같은 임의의 광범위한 시스템들일 수 있다.
다르게 특정되지 않는 한, 본 출원에 설명된 다양한 재료, 재료, 조성물 등은, 예를 들어, 원자층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 등을 포함하여 현재 알려지거나 또는 또한 개발될 임의의 적절한 방법론들로 형성될 수 있다.
용어 "유전체(dielectric)” 및 "전기적으로 절연의(electrically insulative)" 둘 모두는 절연성 전기적 특성을 갖는 재료를 설명하는데 이용될 수 있다. 용어는 본 개시에서 동의어로 간주된다. 일부 경우들에서, 용어 "유전체", 다른 경우에는 용어 "전기적으로 절연의"의 사용은 이하의 청구항 내에서 선행 베이시스를 단순화하기 위해 이 개시 내에서 언어 변형을 제공하는 것일 수 있으며, 상당한 화학적 또는 전기적 차이를 표시하기 위해 이용되지 않는다.
도면의 다양한 실시예의 특정 방위는 단지 예시적인 것이며, 실시예는 일부 애플리케이션들에서 도시된 방위에 대해 회전될 수 있다. 본 출원에 제공된 설명 및 이어지는 청구항은 구조들이 도면의 특정 방위에 있는지 또는 그러한 방위에 대해 회전하는지에 관계없이 다양한 피처들 간에 설명된 관계를 갖는 임의의 구조에 관련된다.
첨부된 예시들의 단면도는 단면들의 평면들 내의 피처들만을 도시하고, 도면을 단순화하기 위해 단면들의 평면 뒤의 재료는 도시하지 않는다.
구조가 다른 구조 "상에(on)" 또는 "에 맞닿은(against)" 인 것으로 위에 있는 것으로 지칭될 때, 그것은 다른 구조상에 바로 있을 수 있거나 또는 개재 구조들이 또한 존재할 수 있다. 그에 반해서, 구조가 다른 구조에 "바로 위에" 또는 "바로 맞닿아"인 것으로 지칭될 때, 개재 구조는 존재하지 않는다.
구조(예를 들어, 층, 재료 등)는 구조가 일반적으로 하지의 베이스(예를 들어, 기판)으로부터 위쪽으로 연장되는 것을 나타내기 위해 "수직으로 연장되는(extending vertically)"이라고 할 수 있다. 수직으로 연장되는 구조는 베이스의 상단 표면에 대해 실질적으로 직교하여 연장되거나 연장되지 않을 수 있다.
일부 실시예는 교번하는 절연성 레벨들 및 워드라인 레벨들의 수직 스택을 갖는 메모리 어레이를 포함한다. 워드라인 레벨들은 제어 게이트 영역들에 대응하는 종단 단부들을 갖는다. 전하-트랩핑 재료는 절연성 레벨을 따라서가 아니라 워드라인 레벨의 제어 게이트 영역을 따라서 있다. 전하-트랩핑 재료는 전하-차단 재료에 의해 제어 게이트 영역으로부터 이격된다. 채널 재료는 스택을 따라 수직으로 연장되고, 유전체 재료에 의해 전하-트랩핑 재료로부터 측방으로 이격된다.
일부 실시예는 교번하는 절연성 레벨들 및 워드라인 레벨들의 수직 스택을 갖는 메모리 어레이를 포함한다. 워드라인 레벨들은 제어 게이트 영역들에 대응하는 종단 단부들을 갖는다. 전하 트랩핑 재료의 선형 배열은 스택을 따라 수직으로 연장된다. 전하-트랩핑 재료의 선형 배열은 수직으로 교번하는 이격 재료의 세그먼트 및 전하-트랩핑 재료의 세그먼트를 포함한다. 전하-트랩핑 재료의 세그먼트는 워드라인 레벨을 따라서 있다. 채널 재료는 스택을 따라 수직으로 연장되고, 유전체 재료에 의해 전하-트랩핑 재료의 세그먼트로부터 측방으로 이격된다.
일부 실시예는 교번하는 절연성 레벨들 및 워드라인 레벨들의 수직 스택을 포함하는 NAND 메모리 어레이를 포함한다. 워드라인 레벨들은 제어 게이트 영역들에 대응하는 종단 단부들을 갖는다. 전하-트랩핑 재료는 워드라인 레벨의 제어 게이트 영역을 따라서 있고, 전하-차단 재료에 의해 제어 게이트 영역들로부터 이격된다. 전하-트랩핑 재료는 세그먼트들로서 구성되고, 워드라인 레벨들 각각은 전하-트랩핑 재료의 세그먼트들 중 하나에 인접한다. 전하-트랩핑 재료의 세그먼트는 서로의 상부에 배열되고, 개재 갭들에 의해 서로 수직으로 이격된다. 워드라인 레벨은 제 1 영역 및 제 1 영역에 측방으로 인접한 제 2 영역을 갖는다. 제 1 영역은 제 2 영역보다 수직으로 더 두껍다. 제 2 영역은 종단 단부를 포함한다. 채널 재료는 스택을 따라 수직으로 연장되고, 전하-터널링 재료에 의해 전하-트랩핑 재료로부터 측방으로 이격된다.
일부 실시예는 NAND 메모리 어레이를 형성하는 방법을 포함한다. 교번하는 제 1 레벨 및 제 2 레벨의 수직 스택이 형성된다. 제 1 레벨은 제 1 재료를 포함하고 제 2 레벨은 제 2 재료를 포함한다. 제 1 레벨 및 제 2 레벨은 제 1 레벨 및 제 2 레벨을 통해 연장되는 개구를 따라 노출된 표면을 갖는다. 전하-트랩핑 재료는 제 1 레벨의 노출된 표면에 비해 제 2 레벨의 노출된 표면을 따라 선택적으로 형성된다. 전하-터널링 재료는 제 1 레벨 및 제 2 레벨을 따라 수직으로 연장되고, 전하-트랩핑 재료에 의해 제 2 레벨로부터 이격된다. 채널 재료는 전하-터널링 재료를 따라 수직으로 연장되도록 형성된다. 제 2 재료가 제거되어 보이드를 남긴다. 전도성 레벨이 보이드 내에 형성된다. 전도성 레벨은 NAND 메모리 어레이의 워드라인 레벨이고, 제어 게이트 영역에 대응하는 종단 단부를 갖는다.
일부 실시예는 NAND 메모리 어레이를 형성하는 방법을 포함한다. 교번하는 제 1 레벨 및 제 2 레벨의 수직 스택이 형성된다. 제 1 레벨은 실리콘 이산화물을 포함하고 제 2 레벨은 실리콘을 포함한다. 제 1 레벨 및 제 2 레벨은 제 1 레벨 및 제 2 레벨을 통해 연장되는 개구를 따라 노출된 표면을 갖는다. 제 2 레벨의 노출된 표면은 수소, 암모니아 및 불소 중 하나 이상으로 처리된다. 전하-트랩핑 재료는 제 1 레벨의 노출된 표면에 비해 제 2 레벨의 처리된 표면을 따라 선택적으로 형성된다. 전하-터널링 재료는 제 1 레벨 및 제 2 레벨을 따라 수직으로 연장되고, 전하-트랩핑 재료에 의해 제 2 레벨로부터 이격된다. 채널 재료는 전하-터널링 재료를 따라 수직으로 연장되도록 형성된다. 제 2 레벨의 실리콘이 제거되어 보이드를 남긴다. 금속-함유 전도성 레벨이 보이드 내에 형성된다. 금속-함유 전도성 레벨은 NAND 메모리 어레이의 워드라인 레벨이고, 제어 게이트 영역에 대응하는 종단 단부를 갖는다.
법령에 따라, 본 출원에 개시된 주제는 구조적 및 방법적 특징에 대해 거의 특정 언어로 설명되었다. 그러나, 본 출원에 개시된 수단은 예시적인 실시예를 포함하기 때문에, 청구 범위는 도시되고 설명된 특정 특징으로 제한되지 않는 것으로 이해되어야 한다. 따라서, 청구항은 문자적으로 표현된 대로 전체 범위로 제공되고, 등가물의 교리에 따라 적절하게 해석되어야 한다.

Claims (32)

  1. 메모리 어레이에 있어서,
    교번하는 절연성 레벨들과 워드 라인 레벨들의 수직 스택으로서, 상기 워드 라인 레벨들은 제어 게이트 영역들에 대응하는 종단 단부(terminal end)들을 갖고, 상기 워드 라인 레벨들은 제 1 영역들 및 상기 제 1 영역들에 측방으로 인접한 제 2 영역들을 가지며, 상기 제 2 영역들은 상기 제 1 영역들보다 상기 종단 단부들에 더 근접하고, 상기 제 1 영역들은 상기 제 2 영역들보다 수직으로 더 두껍고, 상기 제 2 영역들은 상기 종단 단부들을 포함하는, 상기 수직 스택;
    상기 절연성 레벨들을 따라서가 아니라 상기 워드 라인 레벨들의 상기 제어 게이트 영역들을 따라서의 전하-트랩핑 재료로서, 상기 전하-트랩핑 재료는 전하-차단 재료에 의해 상기 제어 게이트 영역들로부터 이격되는, 상기 전하-트랩핑 재료 - 상기 전하-차단 재료는 고-k 유전체 재료를 포함하고, 상기 고-k 유전체 재료는 상기 종단 단부들을 따라서 그리고 상기 워드 라인 레벨들의 상기 제 2 영역들의 상부 및 바닥 표면을 따라서 있고, 상기 고-k 유전체 재료는 상기 워드 라인 레벨들의 제 1 영역들을 따라서 있지 않고, 상기 워드 라인 레벨들의 상기 제 1 영역들은 상기 고-k 유전체 재료의 두께의 2 배 만큼 상기 워드 라인 레벨들의 상기 제 2 영역들보다 더 두꺼움 -; 및
    상기 스택을 따라 수직으로 연장되고, 유전체 재료에 의해 상기 전하-트랩핑 재료로부터 측방으로 이격되는 채널 재료를 포함하는, 메모리 어레이.
  2. 삭제
  3. 메모리 어레이에 있어서,
    교번하는 절연성 레벨들과 워드 라인 레벨들의 수직 스택으로서, 상기 워드 라인 레벨들은 제어 게이트 영역들에 대응하는 종단 단부들을 갖고, 상기 워드 라인 레벨들은 제 1 영역들 및 상기 제 1 영역들에 측방으로 인접한 제 2 영역들을 가지며, 상기 제 2 영역들은 상기 제 1 영역들보다 상기 종단 단부들에 더 근접하고, 상기 제 1 영역들은 상기 제 2 영역들보다 수직으로 더 두껍고, 상기 제 2 영역들은 종단 단부들을 포함하는, 상기 수직 스택;
    상기 스택을 따라 수직으로 연장되는 전하-트랩핑 재료의 선형 배열(linear arrangement)로서, 상기 전하-트랩핑 재료의 선형 배열은 수직으로 교변하는 이격 재료(spacing material)의 세그먼트들 및 상기 전하-트랩핑 재료의 세그먼트들을 포함하고, 상기 전하-트랩핑 재료의 세그먼트들은 상기 워드라인 레벨들을 따라서 있는, 상기 전하-트랩핑 재료의 선형 배열 - 상기 전하-트랩핑 재료의 세그먼트들은 상기 이격 재료의 세그먼트들에 포함된 이격 재료와 물리적으로 직접 접촉하는 상부 표면을 가짐 -; 및
    상기 스택을 따라 수직으로 연장되고, 유전체 재료에 의해 상기 전하-트랩핑 재료의 세그먼트들로부터 측방으로 이격되는 채널 재료를 포함하는, 메모리 어레이.
  4. 제 3 항에 있어서, 고-k 유전체 재료는 상기 종단 단부들을 따라서 그리고 상기 워드 라인 레벨들의 상기 제 2 영역들의 상부 및 바닥 표면을 따라서 있고, 상기 고-k 유전체 재료는 상기 워드 라인 레벨들의 제 1 영역들을 따라서 있지 않고, 상기 워드 라인 레벨들의 상기 제 1 영역들은 상기 고-k 유전체 재료의 두께의 2 배 만큼 상기 워드 라인 레벨들의 상기 제 2 영역들보다 더 두꺼운, 메모리 어레이.
  5. NAND 메모리 어레이에 있어서,
    교번하는 절연성 레벨들과 워드 라인 레벨들의 수직 스택으로서, 상기 워드 라인 레벨들은 제어 게이트 영역들에 대응하는 종단 단부들(terminal end)들을 갖는, 상기 수직 스택;
    전하-차단 재료에 의해 제어 게이트 영역들로부터 이격되고 상기 워드 라인 레벨들의 상기 제어 게이트 영역들을 따라서의 전하-트랩핑 재료로서, 상기 전하-트랩핑 재료는 세그먼트들로 구성되고, 상기 워드 라인 레벨들의 각각은 상기 전하-트랩핑 재료의 세그먼트들 중 하나에 인접하고, 상기 전하-트랩핑 재료의 세그먼트들은 서로의 상부에 배열되고 개재 갭(intervening gap)에 의해 서로 수직으로 이격되는, 상기 전하-트랩핑 재료 - 전하-터널링 재료의 영역들은 상기 전하-트랩핑 재료의 수직으로 이격된 세그먼트들 사이의 갭들로 연장됨 -;
    상기 워드 라인 레벨들은 제 1 영역들을 갖고 상기 제 1 영역들에 측방으로 인접한 제 2 영역들을 가지며, 상기 제 2 영역들은 상기 제 1 영역들보다 상기 종단 단부들에 더 근접하고, 상기 제 1 영역들은 상기 제 2 영역들보다 수직으로 더 두껍고, 상기 제 2 영역들은 종단 단부들을 포함하는, 상기 수직 스택; 및
    상기 스택을 따라 수직으로 연장되고, 상기 전하-터널링 재료에 의해 상기 전하-트랩핑 재료로부터 측방으로 이격되는 채널 재료를 포함하는, NAND 메모리 어레이.
  6. 삭제
  7. 제 5 항에 있어서, 상기 전하-터널링 재료는 두개의 산화물들 사이에 측방으로 샌드위치된 질소 함유 재료를 포함하는, NAND 메모리 어레이.
  8. 제 5 항에 있어서, 상기 전하-터널링 재료는 실리콘 이산화물을 포함하는, NAND 메모리 어레이.
  9. 제 5 항에 있어서, 상기 전하-트랩핑 재료는 실리콘 질화물, 실리콘 산화질화물 및 루테늄 산화물 중 하나 이상을 포함하는, NAND 메모리 어레이.
  10. 제 5 항에 있어서, 상기 전하-트랩핑 재료는 실리콘 질화물로 구성되는, NAND 메모리 어레이.
  11. 제 5 항에 있어서, 상기 전하-차단 재료는 고-k 유전체 재료를 포함하고, 상기 고-k 유전체 재료는 상기 종단 단부들을 따라서 그리고 상기 워드 라인 레벨들의 상기 제 2 영역들의 상부 및 바닥 표면을 따라서 있고, 상기 고-k 유전체 재료는 상기 워드 라인 레벨들의 제 1 영역들을 따라서 있지 않고, 상기 워드 라인 레벨들의 상기 제 1 영역들은 상기 고-k 유전체 재료의 두께의 2 배 만큼 상기 워드 라인 레벨들의 상기 제 2 영역들보다 더 두꺼운, NAND 메모리 어레이.
  12. 제 11 항에 있어서, 상기 고-k 유전체 재료는 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 및 탄탈륨 산화물 중 하나 이상을 포함하는, NAND 메모리 어레이.
  13. NAND 메모리 어레이를 형성하는 방법에 있어서,
    교번하는 제 1 레벨들 및 제 2 레벨들의 수직 스택을 형성하는 단계로서, 상기 제 1 레벨들은 제 1 재료를 포함하고, 상기 제 2 레벨들은 제 2 재료를 포함하는, 상기 제 1 레벨들 및 상기 제 2 레벨들은 상기 제 1 레벨들 및 상기 제 2 레벨들을 통해 연장되는 개구를 따라서 표면들이 노출되는, 상기 수직 스택을 형성하는 단계;
    상기 제 1 레벨들의 노출된 표면들에 비해 상기 제 2 레벨들의 노출된 표면들을 따라서 전하-트랩핑 재료를 선택적으로 형성하는 단계;
    상기 제 1 레벨들 및 상기 제 2 레벨들을 따라 수직으로 연장되고, 상기 전하-트랩핑 재료에 의해 상기 제 2 레벨들로부터 이격되는 전하-터널링 재료를 형성하는 단계;
    상기 전하-터널링 재료를 따라서 수직으로 연장되는 채널 재료를 형성하는 단계;
    상기 제 2 재료를 제거하여 보이드들을 남기는 단계;
    상기 보이드들을 라이닝하기 위해 상기 보이드들 내에 고-k 유전체 재료를 형성하는 단계;
    상기 보이드들의 제 1 세그먼트들은 상기 고-k 유전체 재료로 라이닝되지 않고 상기 보이드들의 제 2 세그먼트들은 상기 고-k 유전체 재료로 라이닝된 채로 있도록 상기 보이드들 내에 상기 고-k 유전체 재료를 리세스하는 단계(recessing); 및
    상기 보이드들 내에 전도성 레벨들을 형성하는 단계로서, 상기 전도성 레벨들은 상기 NAND 메모리 어레이의 워드 라인 레벨들이고, 제어 게이트 영역들에 대응하는 종단 단부들을 갖고, 상기 보이드들 내에 형성된 상기 전도성 레벨들은 상기 제 1 세그먼트들 내에 제 1 영역들 및 상기 제 2 세그먼트들 내에 제 2 영역들을 가지며, 상기 제 1 영역들은 상기 제 2 영역들보다 수직으로 더 두꺼운, 상기 전도성 레벨들을 형성하는 단계를 포함하는, 방법.
  14. NAND 메모리 어레이를 형성하는 방법에 있어서,
    교번하는 제 1 레벨들 및 제 2 레벨들의 수직 스택을 형성하는 단계로서, 상기 제 1 레벨들은 실리콘 이산화물을 포함하고, 상기 제 2 레벨들은 실리콘을 포함하고, 상기 제 1 레벨들 및 상기 제 2 레벨들은 상기 제 1 레벨들 및 상기 제 2 레벨들을 통해 연장되는 개구를 따라서 표면들이 노출되는, 상기 수직 스택을 형성하는 단계;
    수소, 암모니아 및 불소 중 하나 이상으로 상기 제 2 레벨들의 노출된 표면들을 처리하는 단계;
    상기 제 1 레벨들의 노출된 표면들에 비해 상기 제 2 레벨들의 처리된 표면들을 따라서 전하-트랩핑 재료를 선택적으로 형성하는 단계;
    상기 제 1 레벨들 및 상기 제 2 레벨들을 따라 수직으로 연장되고, 상기 전하-트랩핑 재료에 의해 상기 제 2 레벨들로부터 이격되는 전하-터널링 재료를 형성하는 단계;
    상기 전하-터널링 재료를 따라서 수직으로 연장되는 채널 재료를 형성하는 단계;
    상기 제 2 레벨들의 실리콘을 제거하여 보이드들을 남기는 단계; 및
    상기 보이드들 내에 금속 함유 전도성 레벨들을 형성하는 단계로서, 상기 금속 함유 전도성 레벨들은 상기 NAND 메모리 어레이의 워드 라인 레벨들이고, 제어 게이트 영역들에 대응하는 종단 단부들을 갖고, 상기 금속 함유 전도성 레벨들은 제 1 영역들 및 제 2 영역들을 가지며, 상기 제 1 영역들은 제 2 영역들보다 수직으로 더 두꺼운, 방법.
  15. 제 14 항에 있어서, 상기 전하-트랩핑 재료는 실리콘 질화물, 실리콘 산화질화물 및 루테늄 산화물 중 하나 이상을 포함하는, 방법.
  16. 제 14 항에 있어서, 상기 보이드들 내에 상기 금속 함유 전도성 레벨들을 형성하기 전에 상기 보이드들을 라이닝하기 위해 상기 보이드들 내에 고-k 유전체 재료를 형성하는 단계를 포함하는, 방법.
  17. 제 16 항에 있어서, 상기 보이드들의 제 1 세그먼트들은 상기 고-k 유전체 재료로 라이닝되지 않고 상기 보이드들의 제 2 세그먼트들은 상기 고-k 유전체 재료로 라이닝된 채로 있도록 상기 보이드들 내에 상기 고-k 유전체 재료를 리세스하는 단계(recessing)를 포함하되, 상기 금속 함유 전도성 레벨들의 제 1 영역들은 상기 제 1 세그먼트들 내에 형성되고, 상기 금속 함유 전도성 레벨들의 제 2 영역들은 상기 제 2 세그먼트들 내에 형성되는, 방법.
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