JP2021125594A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】電荷保持特性の向上が可能な半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、半導体層と、ゲート電極層と、半導体層とゲート電極層との間に設けられ、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含み、第１の領域を含む第１の絶縁層と、第１の絶縁層とゲート電極層との間に設けられた第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられ、シリコン（Ｓｉ）及び窒素（Ｎ）を含み、フッ素（Ｆ）を含むか又は含まず、第２の領域を含む電荷蓄積層と、を備え、第１の領域におけるシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、第２の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きく、第１の領域の第１のフッ素濃度が、第２の領域の第２のフッ素濃度よりも高い。
【選択図】図３

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリでは、例えば、複数の絶縁層と複数のゲート電極層とが交互に積層された積層体に、積層体を貫通するメモリ穴が形成されている。メモリ穴の中に電荷蓄積層と半導体層を形成することで、複数のメモリセルが直列に接続されたメモリストリングが形成される。電荷蓄積層に保持される電荷の量を制御することで、メモリセルにデータが記憶される。
米国特許第８２５３１８９号明細書
本発明が解決しようとする課題は、電荷保持特性の向上が可能な半導体記憶装置を提供することにある。
実施形態の半導体記憶装置は、半導体層と、ゲート電極層と、前記半導体層と前記ゲート電極層との間に設けられ、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含み、第１の領域を含む第１の絶縁層と、前記第１の絶縁層と前記ゲート電極層との間に設けられた第２の絶縁層と、前記第１の絶縁層と前記第２の絶縁層との間に設けられ、シリコン（Ｓｉ）及び窒素（Ｎ）を含み、フッ素（Ｆ）を含むか又は含まず、第２の領域を含む電荷蓄積層と、を備え、前記第１の領域におけるシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、前記第２の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きく、前記第１の領域の第１のフッ素濃度が、前記第２の領域の第２のフッ素濃度よりも高い。
第１の実施形態の半導体記憶装置のメモリセルアレイの回路図。 第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第１の実施形態の半導体記憶装置のメモリセルの模式断面図。 第１の実施形態の半導体記憶装置のフッ素濃度の分布を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の作用及び効果の説明図。 第１の実施形態の半導体記憶装置の作用及び効果の説明図。 第１の実施形態の半導体記憶装置及びその製造方法の作用及び効果の説明図。 第１の実施形態の変形例の半導体記憶装置のメモリセルの模式断面図。 第２の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第２の実施形態の半導体記憶装置のメモリセルの模式断面図。 第３の実施形態の半導体記憶装置のメモリセルアレイの回路図。 第３の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第３の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第３の実施形態の半導体記憶装置のメモリセルの模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とは、例えば、図面内での相対的位置関係を示す用語である。「上」、又は、「下」という用語は、必ずしも、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
（第１の実施形態）
第１の実施形態の半導体記憶装置は、半導体層と、ゲート電極層と、半導体層とゲート電極層との間に設けられ、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含み、第１の領域を含む第１の絶縁層と、第１の絶縁層とゲート電極層との間に設けられた第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられ、シリコン（Ｓｉ）及び窒素（Ｎ）を含み、フッ素（Ｆ）を含むか又は含まず、第２の領域を含む電荷蓄積層と、を備え、第１の領域におけるシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、第２の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きく、第１の領域の第１のフッ素濃度が、第２の領域の第２のフッ素濃度よりも高い。
また、第１の実施形態の半導体記憶装置は、互いに離間して第１の方向に繰り返し配置された複数のゲート電極層と、第１の方向に延びる半導体層と、半導体層と複数のゲート電極層の内の少なくとも一つのゲート電極層との間に設けられ、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含み、第１の領域を含む第１の絶縁層と、第１の絶縁層と少なくとも一つのゲート電極層との間に設けられた第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられ、シリコン（Ｓｉ）及び窒素（Ｎ）を含み、フッ素（Ｆ）を含むか又は含まず、第２の領域を含む電荷蓄積層と、を備え、第１の領域におけるシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、第２の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きく、第１の領域の第１のフッ素濃度が、第２の領域の第２のフッ素濃度よりも高い。
第１の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。第１の実施形態の半導体記憶装置のメモリセルは、いわゆる、Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ型（ＭＯＮＯＳ型）のメモリセルである。
図１は、第１の実施形態の半導体記憶装置のメモリセルアレイの回路図である。
第１の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ１００は、図１に示すように複数のワード線ＷＬ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、及び、複数のメモリストリングＭＳを備える。ワード線ＷＬは、ゲート電極層の一例である。
複数のワード線ＷＬが、互いに離間してｚ方向に配置される。複数のワード線ＷＬがｚ方向に積層して配置される。複数のメモリストリングＭＳは、ｚ方向に延びる。複数のビット線ＢＬは、例えば、ｘ方向に延びる。
以下、ｘ方向を第２の方向、ｙ方向を第３の方向、ｚ方向を第１の方向と定義する。ｘ方向、ｙ方向、ｚ方向は、例えば、互いに垂直である。
図１に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセル、及び、ドレイン選択トランジスタＳＤＴを備える。１本のビット線ＢＬと１本のドレイン選択ゲート線ＳＧＤを選択することにより１本のメモリストリングＭＳが選択され、１個のワード線ＷＬを選択することにより１個のメモリセルが選択可能となる。ワード線ＷＬは、メモリセルを構成するメモリセルトランジスタＭＴのゲート電極である。
図２（ａ）、図２（ｂ）は、第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図２（ａ）、図２（ｂ）は、図１のメモリセルアレイ１００の中の、例えば点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルの断面を示す。
図２（ａ）は、メモリセルアレイ１００のｙｚ断面図である。図２（ａ）は、図２（ｂ）のＢＢ’断面である。図２（ｂ）は、メモリセルアレイ１００のｘｙ断面図である。図２（ｂ）は、図２（ａ）のＡＡ’断面である。図２（ａ）中、破線で囲まれた領域が、１個のメモリセルである。
図３は、第１の実施形態の半導体記憶装置のメモリセルの模式断面図である。図３は、メモリセルの一部の拡大断面図である。
メモリセルアレイ１００は、図２（ａ）、図２（ｂ）、図３に示すように、複数のワード線ＷＬ、半導体層１０、複数の層間絶縁層１２、トンネル絶縁層１４、電荷蓄積層１６、ブロック絶縁層１８、コア絶縁領域２０を備える。
複数のワード線ＷＬと複数の層間絶縁層１２が積層体３０を構成する。トンネル絶縁層１４は、下層部１４ａ、中間部１４ｂ、上層部１４ｃを含む。
ワード線ＷＬは、ゲート電極層の一例である。トンネル絶縁層１４は、第１の絶縁層の一例である。ブロック絶縁層１８は、第２の絶縁層の一例である。コア絶縁領域２０は、絶縁領域の一例である。
メモリセルアレイ１００は、例えば、図示しない半導体基板の上に設けられる。半導体基板は、ｘ方向及びｙ方向に平行な表面を有する。
ワード線ＷＬと層間絶縁層１２は、半導体基板の上に、ｚ方向（第１の方向）に交互に積層される。ワード線ＷＬは、ｚ方向に離間して配置される。ワード線ＷＬは、互いに離間してｚ方向に繰り返し配置される。複数のワード線ＷＬと複数の層間絶縁層１２が積層体３０を構成する。ワード線ＷＬは、メモリセルトランジスタＭＴの制御電極として機能する。
ワード線ＷＬは、板状の導電体である。ワード線ＷＬは、例えば、金属、金属窒化物、金属炭化物、又は、半導体である。ワード線ＷＬは、例えば、タングステン（Ｗ）である。ワード線ＷＬのｚ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
層間絶縁層１２は、ワード線ＷＬとワード線ＷＬを分離する。層間絶縁層１２は、ワード線ＷＬとワード線ＷＬを電気的に分離する。
層間絶縁層１２は、例えば、酸化物、酸窒化物、又は、窒化物である。層間絶縁層１２は、例えば、酸化シリコンである。層間絶縁層１２のｚ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
半導体層１０は、積層体３０の中に設けられる。半導体層１０は、ｚ方向に延びる。半導体層１０は、半導体基板の表面に垂直な方向に延びる。
半導体層１０は、積層体３０を貫通して設けられる。半導体層１０は、複数のワード線ＷＬに囲まれる。半導体層１０は、例えば、円筒状である。半導体層１０は、メモリセルトランジスタＭＴのチャネルとして機能する。
半導体層１０は、例えば、多結晶の半導体である。半導体層１０は、例えば、多結晶シリコンである。半導体層１０は、例えば、フッ素（Ｆ）を含む。
トンネル絶縁層１４は、半導体層１０とワード線ＷＬとの間に設けられる。トンネル絶縁層１４は、半導体層１０と複数のワード線ＷＬの内の少なくとも一つとの間に設けられる。トンネル絶縁層１４は、半導体層１０と電荷蓄積層１６との間に設けられる。
トンネル絶縁層１４は、ワード線ＷＬと半導体層１０との間に印加される電圧に応じて電荷を通過させる機能を有する。
トンネル絶縁層１４は、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含む。トンネル絶縁層１４は、第１の領域を含む。第１の領域は、トンネル絶縁層１４の少なくとも一部である。トンネル絶縁層１４は、例えば、酸素（Ｏ）を含む。
トンネル絶縁層１４は、例えば、窒化シリコン又は酸窒化シリコンを含む。トンネル絶縁層１４の厚さは、例えば、３ｎｍ以上８ｎｍ以下である。
トンネル絶縁層１４は、下層部１４ａ、中間部１４ｂ、上層部１４ｃを含む。半導体層１０と中間部１４ｂとの間に下層部１４ａが設けられる。下層部１４ａと上層部１４ｃとの間に、中間部１４ｂが設けられる。中間部１４ｂと電荷蓄積層１６との間に上層部１４ｃが設けられる。
下層部１４ａは、例えば、酸化シリコンである。中間部１４ｂは、例えば、窒化シリコン、又は、酸窒化シリコンである。上層部１４ｃは、例えば、酸化シリコンである。
電荷蓄積層１６は、トンネル絶縁層１４とブロック絶縁層１８との間に設けられる。
電荷蓄積層１６は、電荷をトラップして蓄積する機能を有する。電荷は、例えば、電子である。電荷蓄積層１６に蓄積される電荷の量に応じて、メモリセルトランジスタＭＴの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルがデータを記憶することが可能となる。
例えば、メモリセルトランジスタＭＴの閾値電圧が変化することで、メモリセルトランジスタＭＴがオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
電荷蓄積層１６は、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。電荷蓄積層１６は、フッ素（Ｆ）を含むか又は含まない。電荷蓄積層１６は、第２の領域を含む。第２の領域は、電荷蓄積層１６の少なくとも一部である。
電荷蓄積層１６は、例えば、窒化シリコンを含む。電荷蓄積層１６の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
ブロック絶縁層１８は、トンネル絶縁層１４とワード線ＷＬとの間に設けられる。ブロック絶縁層１８は、電荷蓄積層１６とワード線ＷＬとの間に設けられる。ブロック絶縁層１８は、電荷蓄積層１６とワード線ＷＬとの間に流れる電流を阻止する機能を有する。
ブロック絶縁層１８、例えば、酸化物、酸窒化物、又は、窒化物である。ブロック絶縁層１８、例えば、酸化シリコン又は酸化アルミニウムを含む。
コア絶縁領域２０は、積層体３０の中に設けられる。コア絶縁領域２０は、ｚ方向に延びる。コア絶縁領域２０は、積層体３０を貫通して設けられる。コア絶縁領域２０は、半導体層１０に囲まれる。コア絶縁領域２０は、複数のワード線ＷＬに囲まれる。コア絶縁領域２０は、柱状である。コア絶縁領域２０は、例えば、円柱状である。
コア絶縁領域２０は、例えば、酸化物、酸窒化物、又は、窒化物である。コア絶縁領域２０は、例えば、酸化シリコンである。コア絶縁領域２０は、例えば、フッ素（Ｆ）を含む。
トンネル絶縁層１４の第１の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、電荷蓄積層１６の第２の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きい。
第１の原子比（Ｎ／Ｓｉ）は、例えば、１．２５以下である。第２の原子比（Ｎ／Ｓｉ）は、例えば、１．２５より大きい。
なお、窒化シリコンが化学量論的組成（ストイキオメトリ）である場合、すなわち、窒化シリコンがＳｉ３Ｎ４の組成である場合、シリコン（Ｓｉ）に対する窒素（Ｎ）の原子比（Ｎ／Ｓｉ）は、１．３３である。
図４は、第１の実施形態の半導体記憶装置のフッ素濃度の分布を示す図である。図４は、半導体層１０、トンネル絶縁層１４、電荷蓄積層１６、及び、ブロック絶縁層１８のフッ素濃度の分布の一例を示す。
トンネル絶縁層１４の第１の領域の第１のフッ素濃度は、電荷蓄積層１６の第２の領域の第２のフッ素濃度よりも高い。第１の領域の第１のフッ素濃度は、例えば、２×１０２０ａｔｏｍｓ／ｃｍ３以上である。第２の領域の第２のフッ素濃度は、例えば、１×１０２０ａｔｏｍｓ／ｃｍ３以下である。
図４中の領域Ｘが第１の領域の一例であり、領域Ｙが第２の領域の一例である。
領域Ｘのシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、領域Ｙのシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きい。
次に、第１の実施形態の半導体記憶装置の製造方法の一例について説明する。第１の実施形態の半導体記憶装置の製造方法は、複数の第１の層と複数の第２の層とが第１の方向に交互に積層された積層体を形成し、積層体を貫通し第１の方向に延びる開口部を形成し、開口部の内壁に第１の絶縁膜を形成し、第１の絶縁膜の上に、シリコン（Ｓｉ）及び窒素（Ｎ）を含む第２の絶縁膜を形成し、第２の絶縁膜の上に、シリコン（Ｓｉ）及び窒素（Ｎ）を含み、第２の絶縁膜のシリコン（Ｓｉ）に対する窒素（Ｎ）の原子比（Ｎ／Ｓｉ）よりも低い原子比（Ｎ／Ｓｉ）を有する第３の絶縁膜を形成し、第３の絶縁膜の内側に半導体膜を形成し、第３の絶縁膜に、フッ素（Ｆ）を導入する。
図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４は、第１の実施形態の半導体記憶装置の製造方法を示す模式断面図である。図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４は、それぞれ、図２（ａ）に対応する断面を示す。図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４は、半導体記憶装置のメモリセルアレイ１００の製造方法の一例を示す図である。
最初に、図示しない半導体基板の上に、酸化シリコン層５０と窒化シリコン層５２とを交互に積層する（図５）。複数の酸化シリコン層５０と複数の窒化シリコン層５２とがｚ方向に交互に積層された積層体３０が形成される。酸化シリコン層５０は第１の層の一例であり、窒化シリコン層５２は第２の層の一例である。第１の層と第２の層とは、例えば、異なる材質の絶縁体である。
酸化シリコン層５０と窒化シリコン層５２は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。酸化シリコン層５０の一部は、最終的に層間絶縁層１２となる。
次に、酸化シリコン層５０と窒化シリコン層５２にメモリ穴５４を形成する（図６）。メモリ穴５４は、積層体３０を貫通し、ｚ方向に延びる。メモリ穴５４は、例えば、リソグラフィ法とＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。メモリ穴５４は開口部の一例である。
次に、メモリ穴５４の内壁に酸化シリコン膜５６を形成する（図７）。酸化シリコン膜５６は、例えば、ＣＶＤ法により形成する。酸化シリコン膜５６は、第１の絶縁膜の一例である。酸化シリコン膜５６は、最終的にはブロック絶縁層１８となる。
次に、酸化シリコン膜５６の上に窒化シリコン膜５８を形成する（図８）。窒化シリコン膜５８は、例えば、ＣＶＤ法により形成する。窒化シリコン膜５８は、第２の絶縁膜の一例である。窒化シリコン膜５８は、最終的には電荷蓄積層１６となる。
次に、窒化シリコン膜５８の上に積層絶縁膜６０を形成する（図９）。積層絶縁膜６０は、例えば、酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜の積層膜である。
積層絶縁膜６０は、窒化シリコン膜５８のシリコン（Ｓｉ）に対する窒素（Ｎ）の原子比（Ｎ／Ｓｉ）よりも低い原子比（Ｎ／Ｓｉ）を有する。積層絶縁膜６０の中の窒化シリコン膜は、窒化シリコン膜５８よりもシリコン（Ｓｉ）に対する窒素（Ｎ）の原子比（Ｎ／Ｓｉ）が低い。言い換えれば、窒化シリコン膜５８は、積層絶縁膜６０の中の窒化シリコン膜よりも、シリコン（Ｓｉ）に対する窒素（Ｎ）の原子比（Ｎ／Ｓｉ）が高い。
積層絶縁膜６０は、例えば、ＣＶＤ法により形成する。積層絶縁膜６０は、第３の絶縁膜の一例である。積層絶縁膜６０は、最終的にはトンネル絶縁層１４となる。
次に、フッ素（Ｆ）を含む雰囲気中での熱処理を行う（図１０）。フッ素（Ｆ）を含む雰囲気中での熱処理は、例えば、フッ素ガス（Ｆ２）、又は、三フッ化窒素ガス（ＮＦ３）を含む雰囲気中での熱処理である。
この熱処理により、積層絶縁膜６０にフッ素を導入する。この熱処理により、積層絶縁膜６０のフッ素濃度は、窒化シリコン膜５８のフッ素濃度よりも高くなる。積層絶縁膜６０のフッ素濃度は、例えば、２×１０２０ａｔｏｍｓ／ｃｍ３以上となる。一方、窒化シリコン膜５８のフッ素濃度は、例えば、１×１０２０ａｔｏｍｓ−３以下となる。
次に、積層絶縁膜６０の上に多結晶シリコン膜６２を形成する（図１１）。多結晶シリコン膜６２は、例えば、ＣＶＤ法により形成する。多結晶シリコン膜６２は、半導体膜の一例である。多結晶シリコン膜６２は、最終的には半導体層１０となる。
次に、メモリ穴５４を、酸化シリコン膜６４で埋め込む（図１２）。多結晶シリコン膜６２の上に酸化シリコン膜６４を形成する。酸化シリコン膜６４は、例えば、ＣＶＤ法により形成する。酸化シリコン膜６４は、第４の絶縁膜の一例である。酸化シリコン膜６４は、最終的には、コア絶縁領域２０となる。
次に、図示しないエッチング用の溝を用いて、窒化シリコン層５２をウェットエッチングより選択的に除去する（図１３）。ウェットエッチングには、例えば、リン酸溶液を用い、窒化シリコン層５２を酸化シリコン層５０、酸化シリコン膜５６に対して選択的にエッチングする。
次に、窒化シリコン層５２が除去された領域に、タングステン膜６６を形成する（図１４）。タングステン膜６６は、例えば、ＣＶＤ法により形成される。タングステン膜６６は導電膜の一例である。
タングステン膜６６は、最終的にワード線ＷＬとなる。タングステン膜６６を形成する前に、例えば、窒化チタン膜等のバリアメタル膜を形成することも可能である。
以上の製造方法により、第１の実施形態の半導体記憶装置のメモリセルアレイ１００が製造される。
なお、積層絶縁膜６０の上に多結晶シリコン膜６２を形成した後に、フッ素（Ｆ）を含む雰囲気中での熱処理を行うことも可能である。この場合、多結晶シリコン膜６２及び積層絶縁膜６０にフッ素が導入される。
また、積層絶縁膜６０の上に多結晶シリコン膜６２を形成した後に、多結晶シリコン膜６２の上にフッ素を含む酸化シリコン膜６４を形成し、熱処理を行うことにより酸化シリコン膜６４から積層絶縁膜６０にフッ素を導入することも可能である。この場合、多結晶シリコン膜６２及び積層絶縁膜６０にフッ素が導入される。酸化シリコン膜６４には、最終的にフッ素が残っても構わないし、残らなくても構わない。
また、積層体３０を形成する際の第１の層と第２の層とが共に絶縁体である場合を例に説明したが、例えば、第２の層を導電体とすることも可能である。この場合、第２の層自体をワード線ＷＬとすることが可能である。
次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。
３次元ＮＡＮＤフラッシュメモリでは、メモリセルの電荷保持時間が短く、電荷保持特性が悪いことに起因する不良モードがある。例えば、メモリセルへのデータ書き込み後、ベリファイ読み出しまではデータが保持できるが、次の読み出しではデータが破壊されてしまう初期不良がある。また、例えば、ミリ秒オーダの短い時間でデータが破壊されてしまうデータリテンション不良がある。いずれの不良も、不良メモリセルの電荷保持時間が短いことにより生じる不良である。
第１の実施形態の半導体記憶装置は、トンネル絶縁層１４がフッ素を含有する。トンネル絶縁層１４がフッ素を含有することで、電荷保持時間が短いメモリセルを減少させる。したがって、初期不良や短時間のデータリテンション不良が減少する。以下、詳述する。
図１５（ａ）、図１５（ｂ）は、第１の実施形態の半導体記憶装置の作用及び効果の説明図である。図１５（ａ）、図１５（ｂ）は、メモリセルのバンド図である。図１５（ａ）は、比較例のメモリセルのバンド図、図１５（ｂ）は、第１の実施形態のメモリセルのバンド図である。図１５（ａ）、図１５（ｂ）のトンネル絶縁層のバンドギャップ中にある×印は、バンドギャップ中のトラップ準位を示す。
図１５（ａ）に示すように、電荷保持時間が短いメモリセルには、トンネル絶縁層に浅いトラップ準位が存在すると考えられる。そして、この浅いトラップ準位にトラップされた電子が、短い時間でデトラップされることで、初期不良や短時間のデータリテンション不良が生じると考えられる。
図１５（ｂ）に示すように、第１の実施形態では、トンネル絶縁層にフッ素を含有させることで、不良の原因となる浅いトラップ準位を、極めて浅いトラップ準位に変化させる。不良の原因となる浅いトラップ準位の深さを更に浅くすることで、電子がデトラップするまでの時間を極めて短くすることが可能になる。
このため、例えば、メモリセルへのデータ書き込み後、ベリファイ読み出しまでの間に、電子のデトラップが生じる。したがって、見かけ上は、バンドギャップ中に浅いトラップ準位が存在しない場合と同様の状態になる。よって、初期不良や短時間のデータリテンション不良が減少する。
図１６は、第１の実施形態の半導体記憶装置の作用及び効果の説明図である。図１６は、窒化シリコン膜中のフッ素濃度と、窒化シリコン膜のバンドギャップ中に存在するトラップ準位の深さとの関係を示す図である。
図１６の横軸はフッ素濃度、縦軸はトラップ準位の伝導帯下端からの深さを示す。窒化シリコン膜中のシリコン（Ｓｉ）に対する窒素（Ｎ）の原子比（Ｎ／Ｓｉ）が異なるサンプルについて評価している。原子比（Ｎ／Ｓｉ）は、ＳｉＮ−１、ＳｉＮ−２、ＳｉＮ−３の順で小さくなる。例えば、ＳｉＮ−３の方が、ＳｉＮ−１よりも窒素（Ｎ）の割合が小さく、シリコン（Ｓｉ）の割合が多い。
図１６から明らかなように、窒化シリコン膜中のフッ素濃度が高くなるにつれて、０．６ｅＶ程度の深さの浅いトラップ準位が、０．４ｅＶ程度の深さにまで更に浅くなっていることが分かる。トラップ準位の深さの変化は、窒化シリコン膜中の原子比（Ｎ／Ｓｉ）には依存しない。
したがって、第１の実施形態のメモリセルのように、トンネル絶縁層１４がフッ素を含有することにより、浅いトラップ準位が極めて浅いトラップ準位に変化する。よって、初期不良や短時間のデータリテンション不良が減少する。
なお、電荷蓄積層１６の中に存在する電荷保持に寄与しているトラップ準位が浅くなると、電荷保持特性が劣化するおそれがある。第１の実施形態のメモリセルでは、トンネル絶縁層１４のフッ素濃度は、電荷蓄積層１６のフッ素濃度よりも高い。言い換えれば、電荷蓄積層１６のフッ素濃度は、トンネル絶縁層１４のフッ素濃度よりも低い。
第１の実施形態のメモリセルでは、電荷蓄積層１６のフッ素濃度を低くすることにより、電荷蓄積層１６の中に存在する電荷保持に寄与しているトラップ準位が浅くなることを抑制する。
第１の実施形態の半導体記憶装置及びその製造方法により、トンネル絶縁層１４のフッ素濃度を高く、電荷蓄積層１６のフッ素濃度を低くした構造が容易に実現できる。
図１７は、第１の実施形態の半導体記憶装置及びその製造方法の作用及び効果の説明図である。図１７は、フッ素を含む多結晶シリコン膜（Ｐｏｌｙ−Ｓｉ）から、多結晶シリコン膜に接する窒化シリコン膜へフッ素を熱拡散させた場合のフッ素の濃度分布を示す。
図１７の横軸は窒化シリコン膜と基板の界面を基準とする深さ、縦軸はフッ素濃度である。窒化シリコン膜中のシリコン（Ｓｉ）に対する窒素（Ｎ）の原子比（Ｎ／Ｓｉ）が異なるサンプルについて評価している。原子比（Ｎ／Ｓｉ）は、ＳｉＮ−１、ＳｉＮ−２、ＳｉＮ−３の順で小さくなる。例えば、ＳｉＮ−３の方が、ＳｉＮ−１よりも窒素（Ｎ）の割合が小さく、シリコン（Ｓｉ）の割合が多い。
図１７から明らかなように、窒化シリコン膜中のシリコン（Ｓｉ）の割合が大きい方が、窒化シリコン膜中のフッ素の拡散が速いことが分かる。
第１の実施形態では、トンネル絶縁層１４の原子比（Ｎ／Ｓｉ）を、電荷蓄積層１６の原子比（Ｎ／Ｓｉ）よりも小さくする。すなわち、トンネル絶縁層１４のシリコン（Ｓｉ）の割合を、電荷蓄積層１６のシリコン（Ｓｉ）の割合よりも大きくする。そして、トンネル絶縁層１４の形成後に、電荷蓄積層１６と反対側からトンネル絶縁層１４にフッ素を拡散させる。
このため、シリコン（Ｓｉ）の割合が大きく、フッ素の拡散の速いトンネル絶縁層１４では、図４に示すようにフッ素濃度が高くなる。一方、シリコン（Ｓｉ）の割合が小さく、フッ素の拡散の遅い電荷蓄積層１６では、図４に示すようにフッ素濃度が低く保たれる。
トンネル絶縁層１４のトラップ準位を浅くする観点から、トンネル絶縁層１４の第１の領域の第１のフッ素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以上であることが好ましく、５×１０２０ａｔｏｍｓ／ｃｍ３以上であることがより好ましい。
電荷蓄積層１６のトラップ準位が浅くなることを抑制する観点から、電荷蓄積層１６の第２の領域の第２のフッ素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下であることが好ましく、５×１０１９ａｔｏｍｓ／ｃｍ３以下であることがより好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以下であることが更に好ましい。
トンネル絶縁層１４のフッ素の拡散を促進する観点から、トンネル絶縁層１４の第１の領域におけるシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）は、１．２５以下であることが好ましく、１．１０以下であることがより好ましい。
電荷蓄積層１６のフッ素の拡散を抑制する観点から、電荷蓄積層１６の第２の領域におけるシリコン（Ｓｉ）に対する窒素（Ｎ）の原子比（Ｎ／Ｓｉ）は、１．２５より大きいことが好ましく、１．３０より大きいことがより好ましく、１．３３より大きいことが更に好ましい。
トンネル絶縁層１４のトラップ準位の量を減少させる観点から、トンネル絶縁層１４は酸素（Ｏ）を含むことが好ましい。トンネル絶縁層１４の第１の領域が酸素を含むことが好ましい。トンネル絶縁層１４は、酸窒化シリコンを含むことが好ましい。中間部１４ｂは、酸窒化シリコンであることが好ましい。
半導体層１０の中の結晶粒界のトラップ準位、あるいは、半導体層１０とトンネル絶縁層１４との間の界面準位を低減させ、メモリセルトランジスタＭＴの特性を向上させる観点から、半導体層１０がフッ素を含むことが好ましい。半導体層１０の第３の領域の第３のフッ素濃度は、電荷蓄積層１６の第２の領域の第２のフッ素濃度よりも高いことが好ましい。
図１８は、第１の実施形態の変形例の半導体記憶装置のメモリセルの模式断面図である。図１８は、メモリセルの一部の拡大断面図である。図１８は、図３に対応する図である。
変形例のメモリセルは、トンネル絶縁層１４が、上層部１４ｃを有しない点でのみ第１の実施形態のメモリセルと異なる。変形例のメモリセルにおいても、第１の実施形態のメモリセルと同様の作用及び効果を得ることが可能である。
以上、第１の実施形態及び変形例によれば、トンネル絶縁層のバンドギャップ中のトラップ準位を浅くすることにより、電荷保持特性の向上が可能な半導体記憶装置を提供することができる。
（第２の実施形態）
第２の実施形態の半導体記憶装置は、２次元ＮＡＮＤフラッシュメモリである点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第２の実施形態の半導体記憶装置は、２次元ＮＡＮＤフラッシュメモリである。第２の実施形態の半導体記憶装置のメモリセルは、いわゆる、Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ型（ＭＯＮＯＳ型）のメモリセルである。
図１９は、第２の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図１９は、メモリセルアレイ２００のｙｘ断面図である。図１９中、破線で囲まれた領域が、１個のメモリセルである。
図２０は、第２の実施形態の半導体記憶装置のメモリセルの模式断面図である。図２０は、メモリセルの一部の拡大断面図である。
メモリセルアレイ２００は、図１９に示すように、複数のワード線ＷＬ、半導体層１０、トンネル絶縁層１４、電荷蓄積層１６、ブロック絶縁層１８を備える。
トンネル絶縁層１４は、下層部１４ａ、中間部１４ｂ、上層部１４ｃを含む。
ワード線ＷＬは、ゲート電極層の一例である。トンネル絶縁層１４は、第１の絶縁層の一例である。ブロック絶縁層１８は、第２の絶縁層の一例である。
半導体層１０の表面は、ｘｙ平面に平行である。半導体層１０は、メモリセルトランジスタＭＴのチャネルとして機能する。
半導体層１０は、例えば、多結晶の半導体である。半導体層１０は、例えば、多結晶シリコンである。半導体層１０は、例えば、フッ素（Ｆ）を含む。
トンネル絶縁層１４は、半導体層１０の上に設けられる。トンネル絶縁層１４は、半導体層１０と複数のワード線ＷＬ内の少なくとも一つとの間に設けられる。トンネル絶縁層１４は、半導体層１０と電荷蓄積層１６との間に設けられる。
トンネル絶縁層１４は、ワード線ＷＬと半導体層１０との間に印加される電圧に応じて電荷を通過させる機能を有する。
トンネル絶縁層１４は、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含む。トンネル絶縁層１４は、第１の領域を含む。第１の領域は、トンネル絶縁層１４の少なくとも一部である。トンネル絶縁層１４は、例えば、酸素（Ｏ）を含む。
トンネル絶縁層１４は、例えば、窒化シリコン又は酸窒化シリコンを含む。トンネル絶縁層１４の厚さは、例えば、３ｎｍ以上８ｎｍ以下である。
トンネル絶縁層１４は、下層部１４ａ、中間部１４ｂ、上層部１４ｃを含む。半導体層１０と中間部１４ｂとの間に下層部１４ａが設けられる。下層部１４ａと上層部１４ｃとの間に、中間部１４ｂが設けられる。中間部１４ｂと電荷蓄積層１６との間に上層部１４ｃが設けられる。
下層部１４ａは、例えば、酸化シリコンである。中間部１４ｂは、例えば、窒化シリコン、又は、酸窒化シリコンである。上層部１４ｃは、例えば、酸化シリコンである。
電荷蓄積層１６は、トンネル絶縁層１４の上に設けられる。電荷蓄積層１６は、トンネル絶縁層１４とブロック絶縁層１８との間に設けられる。
電荷蓄積層１６は、電荷をトラップして蓄積する機能を有する。電荷は、例えば、電子である。電荷蓄積層１６に蓄積される電荷の量に応じて、メモリセルトランジスタＭＴの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルがデータを記憶することが可能となる。
例えば、メモリセルトランジスタＭＴの閾値電圧が変化することで、メモリセルトランジスタＭＴのオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
電荷蓄積層１６は、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。電荷蓄積層１６は、フッ素（Ｆ）を含むか又は含まない。電荷蓄積層１６は、第２の領域を含む。第２の領域は、電荷蓄積層１６の少なくとも一部である。
電荷蓄積層１６は、例えば、窒化シリコン又は酸窒化シリコンを含む。電荷蓄積層１６の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
ブロック絶縁層１８は、電荷蓄積層１６の上に設けられる。ブロック絶縁層１８は、電荷蓄積層１６とワード線ＷＬとの間に設けられる。ブロック絶縁層１８は、電荷蓄積層１６とワード線ＷＬとの間に流れる電流を阻止する機能を有する。
ブロック絶縁層１８、例えば、酸化物、酸窒化物、又は、窒化物である。ブロック絶縁層１８、例えば、酸化シリコン又は酸化アルミニウムを含む。
ワード線ＷＬは、ブロック絶縁層１８の上に設けられる。ワード線ＷＬは、ｘ方向に延びる。ワード線ＷＬは、互いに離間してｙ方向に繰り返し配置される。ワード線ＷＬは、メモリセルトランジスタＭＴの制御電極として機能する。
ワード線ＷＬは、例えば、金属、金属窒化物、金属炭化物、又は、半導体である。ワード線ＷＬは、例えば、タングステン（Ｗ）である。ワード線ＷＬのｙ方向の幅は、例えば、５ｎｍ以上２０ｎｍ以下である。
トンネル絶縁層１４の第１の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、電荷蓄積層１６の第２の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きい。
第１の原子比（Ｎ／Ｓｉ）は、例えば、１．２５以下である。第２の原子比（Ｎ／Ｓｉ）は、例えば、１．２５より大きい。
なお、窒化シリコンが化学量論的組成（ストイキオメトリ）である場合、すなわち、窒化シリコンがＳｉ３Ｎ４の組成である場合、シリコン（Ｓｉ）に対する窒素（Ｎ）の原子比（Ｎ／Ｓｉ）は、１．３３である。
トンネル絶縁層１４の第１の領域の第１のフッ素濃度は、電荷蓄積層１６の第２の領域の第２のフッ素濃度よりも高い。第１の領域の第１のフッ素濃度は、例えば、２×１０２０ａｔｏｍｓ／ｃｍ３以上である。第２のフッ素濃度は、例えば、１×１０２０ａｔｏｍｓ／ｃｍ３以下である。
セルアレイ２００を製造する場合、半導体層１０の上に、トンネル絶縁層１４、電荷蓄積層１６、ブロック絶縁層１８、及び複数のワード線ＷＬを順次形成する。例えば、トンネル絶縁層１４を形成した後、フッ素（Ｆ）を含む雰囲気中での熱処理を行う。この熱処理により、トンネル絶縁層１４にフッ素を導入する。
以上、第２の実施形態によれば、第１の実施形態と同様、トンネル絶縁層のバンドギャップ中のトラップ準位を浅くすることにより、電荷保持特性の向上が可能な半導体記憶装置を提供することができる。
（第３の実施形態）
第３の実施形態の半導体記憶装置は、半導体層が半導体基板の表面に平行な方向に延びる点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第３の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。第３の実施形態の半導体記憶装置のメモリセルは、いわゆる、Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ型（ＭＯＮＯＳ型）のメモリセルである。
図２１は、第３の実施形態の半導体記憶装置のメモリセルアレイの回路図である。
第３の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ３００は、図２１に示すように複数のワード線ＷＬ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、及び、複数のメモリストリングＭＳを備える。ワード線ＷＬは、ゲート電極層の一例である。
複数のワード線ＷＬが、互いに離間してｙ方向に配置される。複数のメモリストリングＭＳは、ｙ方向に延びる。複数のビット線ＢＬは、例えば、ｘ方向に延びる。
以下、ｘ方向を第２の方向、ｙ方向を第１の方向、ｚ方向を第３の方向と定義する。ｘ方向、ｙ方向、ｚ方向は、例えば、互いに垂直である。
図２１に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセル、及び、ドレイン選択トランジスタＳＤＴを備える。１本のビット線ＢＬと１本のドレイン選択ゲート線ＳＧＤを選択することにより１本のメモリストリングＭＳが選択され、１個のワード線ＷＬを選択することにより１個のメモリセルが選択可能となる。ワード線ＷＬは、メモリセルを構成するメモリセルトランジスタＭＴのゲート電極である。
図２２、図２３（ａ）、図２３（ｂ）は、第３の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図２２、図２３（ａ）、図２３（ｂ）は、図２１のメモリセルアレイ３００の中の、例えば点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルの断面を示す。
図２２は、メモリセルアレイ３００のｘｚ断面図である。図２２中、破線で囲まれた領域が、１個のメモリセルである。図２３（ａ）は、図２２のＣＣ’断面である。図２３（ａ）は、メモリセルアレイ３００のｙｚ断面図である。図２３（ｂ）は、図２２のＤＤ’断面である。図２３（ｂ）は、メモリセルアレイ３００のｙｚ断面図である。
図２４は、第３の実施形態の半導体記憶装置のメモリセルの模式断面図である。図２４は、メモリセルの一部の拡大断面図である。
メモリセルアレイ３００は、図２２、図２３（ａ）、図２３（ｂ）に示すように、複数のワード線ＷＬ、半導体層１０、層間絶縁層１２ａ、層間絶縁層１２ｂ、トンネル絶縁層１４、電荷蓄積層１６、ブロック絶縁層１８を備える。
トンネル絶縁層１４は、下層部１４ａ、中間部１４ｂ、上層部１４ｃを含む。
ワード線ＷＬは、ゲート電極層の一例である。トンネル絶縁層１４は、第１の絶縁層の一例である。ブロック絶縁層１８は、第２の絶縁層の一例である。
メモリセルアレイ３００は、例えば、図示しない半導体基板の上に設けられる。半導体基板は、ｘ方向及びｙ方向に平行な表面を有する。
ワード線ＷＬと層間絶縁層１２ｂは、半導体基板の上に、ｙ方向（第１の方向）に交互に配置される。ワード線ＷＬは、ｙ方向に離間して配置される。ワード線ＷＬは、互いに離間してｙ方向に繰り返し配置される。ワード線ＷＬは、メモリセルトランジスタＭＴの制御電極として機能する。
ワード線ＷＬは、例えば、金属、金属窒化物、金属炭化物、又は、半導体である。ワード線ＷＬは、例えば、タングステン（Ｗ）である。ワード線ＷＬのｙ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
層間絶縁層１２ｂは、ワード線ＷＬとワード線ＷＬを分離する。層間絶縁層１２ｂは、ワード線ＷＬとワード線ＷＬを電気的に分離する。層間絶縁層１２ａは、半導体層１０と半導体層１０を分離する。層間絶縁層１２ａは、半導体層１０と半導体層１０を電気的に分離する。
層間絶縁層１２ａ、層間絶縁層１２ｂは、例えば、酸化物、酸窒化物、又は、窒化物である。層間絶縁層１２ａ、層間絶縁層１２ｂは、例えば、酸化シリコンである。層間絶縁層１２ａのｚ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。、層間絶縁層１２ｂのｙ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
半導体層１０は、ｙ方向に延びる。半導体層１０は、半導体基板の表面に平行な方向に延びる。半導体層１０は、複数のワード線ＷＬに挟まれる。半導体層１０は、例えば、四角柱状である。半導体層１０は、メモリセルトランジスタＭＴのチャネルとして機能する。
半導体層１０は、例えば、多結晶の半導体である。半導体層１０は、例えば、多結晶シリコンである。半導体層１０は、例えば、フッ素（Ｆ）を含む。
トンネル絶縁層１４は、半導体層１０とワード線ＷＬとの間に設けられる。トンネル絶縁層１４は、半導体層１０と複数のワード線ＷＬの内の少なくとも一つとの間に設けられる。トンネル絶縁層１４は、半導体層１０と電荷蓄積層１６との間に設けられる。
トンネル絶縁層１４は、ワード線ＷＬと半導体層１０との間に印加される電圧に応じて電荷を通過させる機能を有する。
トンネル絶縁層１４は、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含む。トンネル絶縁層１４は、第１の領域を含む。第１の領域は、トンネル絶縁層１４の少なくとも一部である。トンネル絶縁層１４は、例えば、酸素（Ｏ）を含む。
トンネル絶縁層１４は、例えば、窒化シリコン又は酸窒化シリコンを含む。トンネル絶縁層１４の厚さは、例えば、３ｎｍ以上８ｎｍ以下である。
トンネル絶縁層１４は、下層部１４ａ、中間部１４ｂ、上層部１４ｃを含む。半導体層１０と中間部１４ｂとの間に下層部１４ａが設けられる。下層部１４ａと上層部１４ｃとの間に、中間部１４ｂが設けられる。中間部１４ｂと電荷蓄積層１６との間に上層部１４ｃが設けられる。
下層部１４ａは、例えば、酸化シリコンである。中間部１４ｂは、例えば、窒化シリコン、又は、酸窒化シリコンである。上層部１４ｃは、例えば、酸化シリコンである。
電荷蓄積層１６は、トンネル絶縁層１４とブロック絶縁層１８との間に設けられる。
電荷蓄積層１６は、電荷をトラップして蓄積する機能を有する。電荷は、例えば、電子である。電荷蓄積層１６に蓄積される電荷の量に応じて、メモリセルトランジスタＭＴの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルがデータを記憶することが可能となる。
例えば、メモリセルトランジスタＭＴの閾値電圧が変化することで、メモリセルトランジスタＭＴのオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
電荷蓄積層１６は、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。電荷蓄積層１６は、フッ素（Ｆ）を含むか又は含まない。電荷蓄積層１６は、第２の領域を含む。第２の領域は、電荷蓄積層１６の少なくとも一部である。
電荷蓄積層１６は、例えば、窒化シリコン又は酸窒化シリコンを含む。電荷蓄積層１６の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
ブロック絶縁層１８は、トンネル絶縁層１４とワード線ＷＬとの間に設けられる。ブロック絶縁層１８は、電荷蓄積層１６とワード線ＷＬとの間に設けられる。ブロック絶縁層１８は、電荷蓄積層１６とワード線ＷＬとの間に流れる電流を阻止する機能を有する。
ブロック絶縁層１８、例えば、酸化物、酸窒化物、又は、窒化物である。ブロック絶縁層１８、例えば、酸化シリコン又は酸化アルミニウムを含む。
トンネル絶縁層１４の第１の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、電荷蓄積層１６の第２の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きい。
第１の原子比（Ｎ／Ｓｉ）は、例えば、１．２５以下である。第２の原子比（Ｎ／Ｓｉ）は、例えば、１．２５より大きい。
なお、窒化シリコンが化学量論的組成（ストイキオメトリ）である場合、すなわち、窒化シリコンがＳｉ３Ｎ４の組成である場合、シリコン（Ｓｉ）に対する窒素（Ｎ）の原子比（Ｎ／Ｓｉ）は、１．３３である。
以上、第３の実施形態によれば、第１の実施形態と同様、トンネル絶縁層のバンドギャップ中のトラップ準位を浅くすることにより、電荷保持特性の向上が可能な半導体記憶装置を提供することができる。
第１の実施形態では、ワード線ＷＬの間に、層間絶縁層１２が設けられる場合を例に説明したが、ワード線ＷＬの間は、例えば、空洞であっても構わない。
第１の実施形態では、半導体層１０がワード線ＷＬに囲まれる構造を例に説明したが、半導体層１０が２つに分割されたワード線ＷＬに挟まれる構造とすることも可能である。この構造の場合、積層体３０の中のメモリセルの数を２倍にすることが可能となる。
また、第１の実施形態では、１つのメモリ穴５４に１つの半導体層１０を設ける構造を例に説明したが、１つのメモリ穴５４に２つ以上に分割された複数の半導体層１０を設ける構造とすることも可能である。この構造の場合、積層体３０の中のメモリセルの数を２倍以上にすることが可能となる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ 層間絶縁層
１４ トンネル絶縁層（第１の絶縁層）
１６ 電荷蓄積層
１８ ブロック絶縁層（第２の絶縁層）
２０ コア絶縁領域（絶縁領域）
３０ 積層体
５０ 酸化シリコン層（第１の層）
５２ 窒化シリコン層（第２の層）
５４ メモリ穴（開口部）
５６ 酸化シリコン膜（第１の絶縁膜）
５８ 窒化シリコン膜（第２の絶縁膜）
６０ 積層絶縁膜（第３の絶縁膜）
６４ 酸化シリコン膜（第４の絶縁膜）
６６ タングステン膜（導電膜）
ＷＬ ワード線（ゲート電極層）
Ｘ 領域（第１の領域）
Ｙ 領域（第２の領域）

Claims (20)

  1. 半導体層と、
    ゲート電極層と、
    前記半導体層と前記ゲート電極層との間に設けられ、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含み、第１の領域を含む第１の絶縁層と、
    前記第１の絶縁層と前記ゲート電極層との間に設けられた第２の絶縁層と、
    前記第１の絶縁層と前記第２の絶縁層との間に設けられ、シリコン（Ｓｉ）及び窒素（Ｎ）を含み、フッ素（Ｆ）を含むか又は含まず、第２の領域を含む電荷蓄積層と、
    を備え、
    前記第１の領域におけるシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、前記第２の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きく、
    前記第１の領域の第１のフッ素濃度が、前記第２の領域の第２のフッ素濃度よりも高い半導体記憶装置。
  2. 前記第１の原子比は１．２５以下である請求項１記載の半導体記憶装置。
  3. 前記第２の原子比は１．２５より大きい請求項１又は請求項２記載の半導体記憶装置。
  4. 前記第１のフッ素濃度は２×１０２０ａｔｏｍｓ／ｃｍ３以上である請求項１ないし請求項３いずれか一項記載の半導体記憶装置。
  5. 前記第２のフッ素濃度は１×１０２０ａｔｏｍｓ／ｃｍ３以下である請求項１ないし請求項４いずれか一項記載の半導体記憶装置。
  6. 前記第１の絶縁層は、酸素（Ｏ）を含む請求項１ないし請求項５いずれか一項記載の半導体記憶装置。
  7. 前記第１の絶縁層は、窒化シリコン又は酸窒化シリコンを含む請求項１ないし請求項６いずれか一項記載の半導体記憶装置。
  8. 前記電荷蓄積層は、窒化シリコンを含む請求項１ないし請求項７いずれか一項記載の半導体記憶装置。
  9. 前記半導体層は、フッ素（Ｆ）を含む請求項１ないし請求項８いずれか一項記載の半導体記憶装置。
  10. 互いに離間して第１の方向に繰り返し配置された複数のゲート電極層と、
    前記第１の方向に延びる半導体層と、
    前記半導体層と前記複数のゲート電極層の内の少なくとも一つのゲート電極層との間に設けられ、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含み、第１の領域を含む第１の絶縁層と、
    前記第１の絶縁層と前記少なくとも一つのゲート電極層との間に設けられた第２の絶縁層と、
    前記第１の絶縁層と前記第２の絶縁層との間に設けられ、シリコン（Ｓｉ）及び窒素（Ｎ）を含み、フッ素（Ｆ）を含むか又は含まず、第２の領域を含む電荷蓄積層と、
    を備え、
    前記第１の領域におけるシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、前記第２の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きく、
    前記第１の領域の第１のフッ素濃度が、前記第２の領域の第２のフッ素濃度よりも高い半導体記憶装置。
  11. 前記第１の原子比は１．２５以下である請求項１０記載の半導体記憶装置。
  12. 前記第１の絶縁層は、窒化シリコン又は酸窒化シリコンを含む請求項１０又は請求項１１記載の半導体記憶装置。
  13. 前記電荷蓄積層は、窒化シリコンを含む請求項１０ないし請求項１２いずれか一項記載の半導体記憶装置。
  14. 前記第１の方向に延び、前記半導体層に囲まれ、フッ素（Ｆ）を含む柱状の絶縁領域を、更に備える請求項１０ないし請求項１３いずれか一項記載の半導体記憶装置。
  15. 前記半導体層は、前記複数のゲート電極層に囲まれる請求項１０ないし請求項１４いずれか一項記載の半導体記憶装置。
  16. 複数の第１の層と複数の第２の層とが第１の方向に交互に積層された積層体を形成し、
    前記積層体を貫通し前記第１の方向に延びる開口部を形成し、
    前記開口部の内壁に第１の絶縁膜を形成し、
    前記第１の絶縁膜の上に、シリコン（Ｓｉ）及び窒素（Ｎ）を含む第２の絶縁膜を形成し、
    前記第２の絶縁膜の上に、シリコン（Ｓｉ）及び窒素（Ｎ）を含み、前記第２の絶縁膜のシリコン（Ｓｉ）に対する窒素（Ｎ）の原子比（Ｎ／Ｓｉ）よりも低い原子比（Ｎ／Ｓｉ）を有する第３の絶縁膜を形成し、
    前記第３の絶縁膜の内側に半導体膜を形成し、
    前記第３の絶縁膜に、フッ素（Ｆ）を導入する半導体記憶装置の製造方法。
  17. 前記半導体膜を形成する前に、フッ素（Ｆ）を含む雰囲気中での熱処理により前記第３の絶縁膜に、フッ素（Ｆ）を導入する請求項１６記載の半導体記憶装置の製造方法。
  18. 前記半導体膜を形成した後に、フッ素（Ｆ）を含む雰囲気中での熱処理により前記第３の絶縁膜に、フッ素（Ｆ）を導入する請求項１６記載の半導体記憶装置の製造方法。
  19. 前記半導体膜を形成した後に、前記半導体膜の上にフッ素（Ｆ）を含む第４の絶縁膜を形成し、熱処理を行うことにより前記第３の絶縁膜に、フッ素（Ｆ）を導入する請求項１６記載の半導体記憶装置の製造方法。
  20. 前記複数の第１の層と前記複数の第２の層とは異なる材質の絶縁体であり、前記半導体膜を形成した後に、前記複数の第２の層を前記複数の第１の層に対して選択的に除去し、
    前記複数の第１の層の間に、導電膜を形成する請求項１６ないし請求項１９いずれか一項記載の半導体記憶装置の製造方法。
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