KR102374076B1

KR102374076B1 - 보조 전원 장치의 불량 방지 회로를 포함하는 스토리지 장치 및 보조 전원 장치의 제어 방법

Info

Publication number: KR102374076B1
Application number: KR1020210099760A
Authority: KR
Inventors: 성기현; 정현우
Original assignee: 삼성전자주식회사
Priority date: 2021-07-29
Filing date: 2021-07-29
Publication date: 2022-03-14
Also published as: TW202305602A; CN115691584A; EP4125090A1; US20230036498A1; EP4125090B1; US11984718B2

Abstract

스토리지 장치는 보조 전원 장치, 충전 회로, 불량 방지 회로 및 메인 시스템부를 포함한다. 보조 전원 장치는 복수의 커패시터들을 포함하고, 충전 전압에 기초하여 충전되며, 내부 전원 전압을 생성한다. 충전 회로는 외부 전원 전압에 기초하여 충전 전압을 생성한다. 불량 방지 회로는 복수의 커패시터들에 불량이 발생하는지 모니터링하고, 불량이 발생한 커패시터를 차단시킨다. 메인 시스템부는 외부 전원 전압 또는 내부 전원 전압에 기초하여 동작한다. 불량 방지 회로는 복수의 커패시터들의 일 단과 연결되는 복수의 저항들, 복수의 커패시터들의 타 단과 연결되는 복수의 트랜지스터들, 및 제어 회로를 포함한다. 제어 회로는 복수의 저항들 및 복수의 커패시터들에 대한 복수의 전류들을 이용하여 복수의 커패시터들에 불량이 발생하는지 모니터링하고, 복수의 트랜지스터들 및 복수의 제어 신호들을 이용하여 불량이 발생한 커패시터를 차단시킨다.

Description

보조 전원 장치의 불량 방지 회로를 포함하는 스토리지 장치 및 보조 전원 장치의 제어 방법{STORAGE DEVICE INCLUDING PROTECTION CIRCUIT FOR SECONDARY POWER SOURCE AND METHOD OF CONTROLLING SECONDARY POWER SOURCE}

본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 보조 전원 장치의 불량 방지 회로를 포함하는 스토리지 장치 및 보조 전원 장치의 제어 방법에 관한 것이다.

최근에는 메모리 장치를 이용하는 SSD(solid state drive)와 같은 스토리지 장치가 널리 사용되고 있다. 상기와 같은 스토리지 장치는 기계적인 구동부가 없어 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 최근 들어 노트북과 같은 전자 시스템뿐만 아니라, 자동차, 항공기, 드론(drone) 등과 같은 다양한 종류의 시스템에 전자 회로가 적용됨에 따라, 스토리지 장치 역시 다양한 종류의 시스템에서 사용되고 있다.

스토리지 장치는 스토리지 컨트롤러, 휘발성 메모리 및 비휘발성 메모리를 포함하며, 외부로부터 전력을 공급받아 동작한다. 스토리지 장치가 동작하는 도중에, 갑작스럽게 전력이 차단되는 SPO(sudden power off) 상황이 발생할 수 있다. 이러한 SPO 상황이 발생하면 휘발성 메모리에 저장된 데이터가 소실되거나, 또는 비휘발성 메모리에서 수행중인 동작(예를 들어, 소거 동작, 기입 동작 등)이 완료되지 못할 수 있다. 이러한 문제점을 해결하기 위하여, 스토리지 장치는 보조 전원 장치를 사용하여 수행중인 동작을 완료하고, 데이터를 백업하는 동작을 수행할 수 있다.

본 발명의 일 목적은 내부의 보조 전원 장치의 불량을 검출하고 불량 발생 시 전체 시스템을 보호할 수 있는 불량 방지 회로를 포함하는 스토리지 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 스토리지 장치에 의해 수행되는 보조 전원 장치의 제어 방법을 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 스토리지 장치는 보조 전원 장치, 충전 회로, 불량 방지 회로 및 메인 시스템부를 포함한다. 상기 보조 전원 장치는 복수의 커패시터들을 포함하고, 충전 전압에 기초하여 충전되며, 내부 전원 전압을 생성한다. 상기 충전 회로는 외부 전원 전압에 기초하여 상기 충전 전압을 생성한다. 상기 불량 방지 회로는 상기 복수의 커패시터들에 불량이 발생하는지 모니터링하고, 상기 복수의 커패시터들 중 적어도 일부에 불량이 발생한 경우에 상기 불량이 발생한 커패시터를 차단시킨다. 상기 메인 시스템부는 상기 외부 전원 전압 또는 상기 내부 전원 전압에 기초하여 동작한다. 상기 불량 방지 회로는 복수의 저항들, 복수의 트랜지스터들 및 제어 회로를 포함한다. 상기 복수의 저항들은 상기 복수의 커패시터들의 일 단과 연결된다. 상기 복수의 트랜지스터들은 상기 복수의 커패시터들의 타 단과 연결된다. 상기 제어 회로는 상기 복수의 저항들 및 상기 복수의 커패시터들에 대한 복수의 전류들을 이용하여 상기 복수의 커패시터들에 불량이 발생하는지 모니터링하고, 상기 복수의 트랜지스터들 및 복수의 제어 신호들을 이용하여 상기 불량이 발생한 커패시터를 차단시킨다.

상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 스토리지 장치에 포함되고, 복수의 커패시터들을 포함하며, 충전 전압에 기초하여 내부 전원 전압을 생성하는 보조 전원 장치의 제어 방법에서, 상기 충전 전압에 기초하여 상기 복수의 커패시터들을 충전한다. 상기 복수의 커패시터들의 일 단과 연결되는 복수의 저항들 및 상기 복수의 커패시터들에 대한 복수의 전류들을 이용하여 상기 복수의 커패시터들에 불량이 발생하는지 모니터링한다. 상기 복수의 커패시터들 중 적어도 일부에 불량이 발생한 경우에 상기 복수의 커패시터들의 타 단과 연결되는 복수의 트랜지스터들 및 복수의 제어 신호들을 이용하여 상기 불량이 발생한 커패시터를 차단시킨다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 스토리지 장치는 보조 전원 장치, 충전 회로, 불량 방지 회로 및 메인 시스템부를 포함한다. 상기 보조 전원 장치는 제1 내지 제N(N은 2 이상의 자연수) 커패시터들을 포함하고, 충전 전압에 기초하여 충전되며, 내부 전원 전압을 생성한다. 상기 충전 회로는 외부 전원 전압에 기초하여 상기 충전 전압을 생성한다. 상기 불량 방지 회로는 상기 제1 내지 제N 커패시터들에 불량이 발생하는지 모니터링하고, 상기 제1 내지 제N 커패시터들 중 적어도 하나에 불량이 발생한 경우에 상기 불량이 발생한 커패시터만을 차단시킨다. 상기 메인 시스템부는 상기 외부 전원 전압 또는 상기 내부 전원 전압에 기초하여 동작한다. 상기 불량 방지 회로는 제1 내지 제N 저항들, 제1 내지 제N 트랜지스터들 및 제어 회로를 포함한다. 상기 제1 내지 제N 저항들은 상기 충전 전압과 상기 제1 내지 제N 커패시터들의 일 단 사이에 연결된다. 상기 제1 내지 제N 트랜지스터들은 상기 제1 내지 제N 커패시터들의 타 단과 접지 전압 사이에 연결되고, 제1 내지 제N 제어 신호들을 수신한다. 상기 제어 회로는 상기 제1 내지 제N 저항들을 이용하여 상기 제1 내지 제N 커패시터들의 일 단의 제1 내지 제N 전압들을 순차적으로 센싱하고, 상기 충전 전압 및 상기 제1 내지 제N 전압들에 기초하여 상기 제1 내지 제N 커패시터들에 대한 제1 내지 제N 전류들을 순차적으로 계산하고, 상기 제1 내지 제N 전류들과 기준 전류를 순차적으로 비교하여 상기 제1 내지 제N 커패시터들에 불량이 발생하는지 순차적으로 판단하고, 상기 제1 커패시터에 불량이 발생한 경우에 상기 제1 제어 신호를 활성화시키고 상기 제1 커패시터에 대한 제1 불량 정보를 기록하고, 상기 제1 내지 제N 커패시터들 모두가 정상인 경우에 상기 제1 내지 제N 저항들 및 상기 제1 내지 제N 트랜지스터들에 의한 전압 강하(voltage drop)를 보상하기 위한 충전 전압 제어 신호를 생성한다. 상기 제1 커패시터에 불량이 발생한 경우에 상기 활성화된 제1 제어 신호에 기초하여 상기 제1 트랜지스터가 턴 오프 되고 상기 제1 커패시터에 대한 전원 경로(power path)의 연결이 끊어지다. 상기 제1 내지 제N 커패시터들 모두가 정상인 경우에 상기 충전 회로는 상기 충전 전압 제어 신호에 기초하여 상기 충전 전압의 레벨을 증가시킨다.

상기와 같은 본 발명의 실시예들에 따른 스토리지 장치 및 보조 전원 장치의 제어 방법에서는, 불량 방지 회로를 포함하여 구현되며, 복수의 저항들 및 복수의 트랜지스터들을 이용하여 보조 전원 장치에 포함되는 복수의 커패시터들 각각에 대한 전원 경로를 개별적으로 분리 설계할 수 있다. 이 경우, 특정 커패시터에 불량이 발생한 경우에 불량이 발생한 커패시터만을 차단시킬 수 있어, 불량 발생 시 전체 시스템이 사용 불가되는 것을 방지하고 전체 시스템을 보호할 수 있다.

도 1은 본 발명의 실시예들에 따른 스토리지 장치를 나타내는 블록도이다.
도 2는 도 1의 스토리지 장치에 포함되는 메인 시스템부의 일 예를 나타내는 블록도이다.
도 3은 도 2의 메인 시스템부에 포함되는 스토리지 컨트롤러의 일 예를 나타내는 블록도이다.
도 4는 도 2의 메인 시스템부에 포함되는 비휘발성 메모리의 일 예를 나타내는 블록도이다.
도 5는 도 1의 스토리지 장치에 포함되는 보조 전원 장치 및 불량 방지 회로의 일 예를 나타내는 도면이다.
도 6은 본 발명의 실시예들에 따른 보조 전원 장치의 제어 방법을 나타내는 순서도이다.
도 7은 도 6의 복수의 커패시터들에 불량이 발생하는지 모니터링하는 단계의 일 예를 나타내는 순서도이다.
도 8은 도 7의 복수의 전압들을 센싱하는 단계의 일 예를 나타내는 순서도이다.
도 9는 도 7의 복수의 전류들을 계산하는 단계의 일 예를 나타내는 순서도이다.
도 10 및 11은 도 7의 복수의 커패시터들에 불량이 발생하는지 판단하는 단계의 예들을 나타내는 순서도들이다.
도 12는 도 7의 복수의 전압들을 센싱하는 단계, 복수의 전류들을 계산하는 단계 및 복수의 커패시터들에 불량이 발생하는지 판단하는 단계의 일 예를 나타내는 순서도이다.
도 13은 도 6의 불량이 발생한 커패시터를 차단시키는 단계의 일 예를 나타내는 순서도이다.
도 14는 도 1의 스토리지 장치에 포함되는 보조 전원 장치 및 불량 방지 회로의 다른 예를 나타내는 도면이다.
도 15는 본 발명의 실시예들에 따른 보조 전원 장치의 제어 방법을 나타내는 순서도이다.
도 16은 도 1의 스토리지 장치에 포함되는 보조 전원 장치 및 불량 방지 회로의 또 다른 예를 나타내는 도면이다.
도 17은 본 발명의 실시예들에 따른 보조 전원 장치의 제어 방법을 나타내는 순서도이다.
도 18은 도 17의 복수의 커패시터들에 불량이 발생하는지 모니터링하는 단계 및 불량 예방 또는 사전 알림을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 19는 도 1의 스토리지 장치에 포함되는 보조 전원 장치 및 불량 방지 회로의 또 다른 예를 나타내는 도면이다.
도 20a, 20b, 21a 및 21b는 본 발명의 실시예들에 따른 보조 전원 장치의 제어 방법을 수행하는 스토리지 장치의 구성 및 동작을 설명하기 위한 도면들이다.
도 22는 본 발명의 실시예들에 따른 스토리지 장치가 적용된 데이터 센터를 나타내는 블록도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 스토리지 장치를 나타내는 블록도이다.

도 1을 참조하면, 스토리지 장치(100)는 보조 전원 장치(110), 충전 회로(120), 불량 방지 회로(130) 및 메인 시스템부(150)를 포함한다.

메인 시스템부(150)는 스토리지 장치(100)의 동작을 위한 고유의 기능을 수행하도록 구현되며, 외부 전원 전압(VEXT) 또는 내부 전원 전압(VINT)에 기초하여 동작한다.

외부 전원 전압(VEXT)은 스토리지 장치(100) 외부의 주 전원 장치(200)로부터 공급될 수 있고, 내부 전원 전압(VINT)은 스토리지 장치(100) 내부의 보조 전원 장치(110)로부터 공급될 수 있다. 외부 전원 전압(VEXT)이 정상적으로 공급되는지에 따라서 메인 시스템부(160)에 전력이 공급되는 방식이 달라질 수 있으며, 이에 대해서는 도 21a 및 21b를 참조하여 후술하도록 한다.

일 실시예에서, 스토리지 장치(100)에 포함되는 메인 시스템부(150)는 스토리지 컨트롤러, 복수의 비휘발성 메모리들 및 버퍼 메모리를 포함할 수 있다. 스토리지 장치에 포함되는 구성요소들의 구체적인 구성에 대해서는 도 2 내지 4를 참조하여 후술하도록 한다. 다만 본 발명은 저장 매체로서 이용되는 스토리지 장치에 한정되지 않으며, 임의의 전자 장치에 확대 적용될 수 있다. 예를 들어, 상기 전자 장치는 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone) 등과 같은 다양한 전자 기기/시스템을 포함할 수 있다.

보조 전원 장치(110)는 복수의 커패시터들을 포함하고, 충전 전압(VSTRG)에 기초하여 충전되며, 내부 전원 전압(VINT)을 생성한다. 보조 전원 장치(110)의 구체적인 구성에 대해서는 후술하도록 한다.

충전 회로(120)는 외부 전원 전압(VEXT)에 기초하여 충전 전압(VSTRG)을 생성한다. 실시예에 따라서, 도 14를 참조하여 후술하는 것처럼, 충전 회로(120)는 충전 전압 제어 신호(VSTRG_CONT)를 추가적으로 수신하며, 충전 전압 제어 신호(VSTRG_CONT)에 기초하여 충전 전압(VSTRG)의 레벨을 조절/변경할 수 있다.

일 실시예에서, 충전 회로(120)는 DC(direct current) 전압인 외부 전원 전압(VEXT)을 DC 전압인 충전 전압(VSTRG)으로 변환하는 DC-DC 컨버터를 포함할 수 있다. 예를 들어, 충전 회로(120)는 상대적으로 높은 DC 전압을 상대적으로 낮은 DC 전압으로 변환하는 벅(buck) 컨버터를 포함할 수 있다. 다른 예에서, 충전 회로(120)는 상대적으로 낮은 DC 전압을 상대적으로 높은 DC 전압으로 변환하는 부스트(boost) 컨버터를 포함할 수 있다. 또 다른 예에서, 충전 회로(120)는 입력 DC 전압을 상대적으로 높은 DC 전압 및 상대적으로 낮은 DC 전압으로 변환하는 벅-부스트(buck-boost) 컨버터를 포함할 수 있다.

불량 방지 회로(130)는 보조 전원 장치(110)에 포함되는 상기 복수의 커패시터들에 불량이 발생하는지 모니터링하고, 상기 복수의 커패시터들 중 적어도 일부에 불량이 발생한 경우에 상기 불량이 발생한 커패시터를 차단시킨다. 불량 방지 회로(130)는 복수의 저항들(132), 복수의 트랜지스터들(134) 및 제어 회로(136)를 포함한다.

복수의 저항들(132)은 상기 복수의 커패시터들의 일 단과 연결된다. 복수의 트랜지스터들(134)은 상기 복수의 커패시터들의 타 단과 연결된다.

일 실시예에서, 도 5를 참조하여 후술하는 것처럼, 상기 복수의 커패시터들의 개수, 복수의 저항들(132)의 개수 및 복수의 트랜지스터들(134)의 개수는 동일하고, 상기 복수의 커패시터들 중 하나에 복수의 저항들(132) 중 하나 및 복수의 트랜지스터들(134) 중 하나가 할당 및 연결될 수 있다. 다시 말하면, 상기 복수의 커패시터들 각각에 대한 전원 경로(power path)를 개별적으로 분리 설계할 수 있다.

다른 실시예에서, 도 19를 참조하여 후술하는 것처럼, 상기 복수의 커패시터들은 각각 하나 이상의 커패시터들을 포함하는 복수의 커패시터 그룹들로 그룹화되고, 상기 복수의 커패시터 그룹들의 개수, 상기 복수의 저항들의 개수 및 상기 복수의 트랜지스터들의 개수는 동일하며, 상기 복수의 커패시터 그룹들 중 하나에 상기 복수의 저항들 중 하나 및 상기 복수의 트랜지스터들 중 하나가 할당 및 연결될 수 있다. 다시 말하면, 상기 복수의 커패시터 그룹들 각각에 대한 전원 경로를 개별적으로 분리 설계할 수 있다.

상기 복수의 커패시터들 및 이와 관련된 복수의 저항들(132) 및 복수의 트랜지스터들(134)의 구체적인 구성에 대해서는 도 5, 19 등을 참조하여 후술하도록 한다.

제어 회로(136)는 복수의 저항들(132) 및 상기 복수의 커패시터들에 대한 복수의 전류들(ICS)을 이용하여 상기 복수의 커패시터들에 불량이 발생하는지 모니터링하고, 복수의 트랜지스터들(134) 및 복수의 제어 신호들(CONT)을 이용하여 상기 불량이 발생한 커패시터를 차단시킨다. 다시 말하면, 제어 회로(136)는 복수의 저항들(132)을 이용하여 복수의 전류들(ICS)을 측정하도록 구현될 수 있다. 다만, 도 7 등을 참조하여 후술하는 것처럼, 제어 회로(136)는 상기 복수의 커패시터들로부터 복수의 전류들(ICS)을 직접적으로 센싱한다기 보다는, 상기 복수의 커패시터들의 일 단의 복수의 전압들(VS)을 센싱하고 복수의 전압들(VS)에 기초하여 복수의 전류들(ICS)을 계산하도록 구현될 수 있다.

실시예에 따라서, 충전 회로(120) 및 불량 방지 회로(130)는 동일한 칩(또는 IC(integrated circuit))에 포함되거나 서로 다른 칩에 포함될 수 있다. 충전 회로(120) 및 불량 방지 회로(130)의 구체적인 배치에 대해서는 도 20a 및 20b를 참조하여 후술하도록 한다.

스토리지 장치(100) 및 이에 포함되는 보조 전원 장치(110), 충전 회로(120) 및 불량 방지 회로(130)는 도 6, 15, 17 등을 참조하여 후술하는 본 발명의 실시예들에 따른 보조 전원 장치의 제어 방법을 수행할 수 있다.

본 발명의 실시예들에 따른 스토리지 장치(100)는 불량 방지 회로(130)를 포함하여 구현될 수 있다. 불량 방지 회로(130)는 복수의 저항들(132) 및 복수의 트랜지스터들(134)을 포함하며, 복수의 저항들(132) 및 복수의 트랜지스터들(134)을 이용하여 보조 전원 장치(110)에 포함되는 상기 복수의 커패시터들 각각에 대한 전원 경로를 개별적으로 분리 설계할 수 있다. 이 경우, 특정 커패시터에 불량이 발생한 경우에 불량이 발생한 커패시터만을 차단시킬 수 있어, 불량 발생 시 전체 시스템이 사용 불가되는 것을 방지하고 전체 시스템을 보호할 수 있다.

도 2는 도 1의 스토리지 장치에 포함되는 메인 시스템부의 일 예를 나타내는 블록도이다.

도 2를 참조하면, 메인 시스템부(300)는 스토리지 컨트롤러(310), 복수의 비휘발성 메모리들(NVM)(320a, 320b, 320c) 및 버퍼 메모리(330)를 포함할 수 있다.

스토리지 컨트롤러(310)는 메인 시스템부(300)를 포함하는 스토리지 장치(예를 들어, 도 1의 100)의 동작을 제어할 수 있다. 예를 들어, 스토리지 컨트롤러(310)는 외부의 호스트 장치(미도시)로부터 수신된 커맨드 및 데이터에 기초하여 복수의 비휘발성 메모리들(320a, 320b, 320c)의 동작을 제어할 수 있다.

복수의 비휘발성 메모리들(320a, 320b, 320c)은 스토리지 컨트롤러(310)에 의해 제어되며, 복수의 데이터들을 저장할 수 있다. 예를 들어, 복수의 비휘발성 메모리들(320a, 320b, 320c)은 메타 데이터들 및 그 밖의 사용자 데이터들을 저장할 수 있다.

일 실시예에서, 복수의 비휘발성 메모리들(320a, 320b, 320c) 각각은 NAND 플래시 메모리(Flash Memory)를 포함할 수 있다. 다른 실시예에서, 복수의 비휘발성 메모리들(320a, 320b, 320c) 각각은 EEPROM(Electrically Erasable Programmable Read-Only Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리를 포함할 수 있다.

버퍼 메모리(330)는 스토리지 컨트롤러(310)에 의해 제어되며, 스토리지 컨트롤러(310)에 의해 실행 및 처리되는 명령어 및 데이터를 저장하고, 복수의 비휘발성 메모리들(320a, 320b, 320c)에 저장되어 있거나 저장하고자 하는 데이터를 임시로 저장할 수 있다. 예를 들어, 버퍼 메모리(330)는 DRAM(Dynamic Random Access Memory) 등과 같은 휘발성 메모리를 포함할 수 있다.

일 실시예에서, 상기 스토리지 장치는 SSD(Solid State Drive)일 수 있다. 다른 실시예에서, 상기 스토리지 장치는 UFS(Universal Flash Storage), MMC(Multi Media Card) 또는 eMMC(embedded MMC)일 수 있다. 또 다른 실시예에서, 상기 스토리지 장치는 SD(Secure Digital) 카드, 마이크로 SD 카드, 메모리 스틱(memory stick), 칩 카드(chip card), USB(Universal Serial Bus) 카드, 스마트 카드(smart card), CF(Compact Flash) 카드 또는 이와 유사한 형태로 구현될 수 있다.

일 실시예에서, 상기 스토리지 장치는 SATA(Serial Advanced Technology Attachment) 버스, SCSI(Small Computer Small Interface) 버스, NVMe(Non-Volatile Memory Express) 버스, SAS(Serial Attached SCSI) 버스, UFS, eMMC 등의 버스를 포함하는 블록 액세서블 인터페이스(block accessible interface)를 통해 상기 호스트 장치와 연결되고, 상기 호스트 장치에 의해 상기 블록 액세서블 인터페이스를 통하여 블록 단위로 액세스될 수 있다.

도 3은 도 2의 메인 시스템부에 포함되는 스토리지 컨트롤러의 일 예를 나타내는 블록도이다.

도 3을 참조하면, 스토리지 컨트롤러(400)는 적어도 하나의 프로세서(410), 메모리(420), 호스트 인터페이스(430), ECC(Error Correction Code) 엔진(440), 메모리 인터페이스(450) 및 AES(Advanced Encryption Standard) 엔진(460)을 포함할 수 있다.

프로세서(410)는 외부의 호스트 장치(미도시)로부터 호스트 인터페이스(430)를 통하여 수신된 커맨드에 응답하여 스토리지 컨트롤러(400)의 동작을 제어할 수 있다. 예를 들어, 프로세서(410)는 스토리지 컨트롤러(400)를 포함하는 스토리지 장치(예를 들어, 도 1의 100)를 구동하기 위한 펌웨어(Firmware)를 채용하여 각각의 구성들을 제어할 수 있다.

메모리(420)는 프로세서(410)에 의해 실행 및 처리되는 명령어 및 데이터를 저장할 수 있다. 예를 들어, 메모리(420)는 DRAM, SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리로 구현될 수 있다.

에러 정정을 위한 ECC 엔진(440)은 BCH(Bose-Chaudhuri-Hocquenghem) 코드, LDPC(Low Density Parity Check) 코드, 터보 코드(Turbo Code), 리드-솔로몬 코드(Reed-Solomon Code), 콘볼루션 코드(Convolution Code), RSC(Recursive Systematic Code), TCM(Trellis-Coded Modulation), BCM(Block Coded Modulation) 등의 부호화된 변조(Coded Modulation), 또는 다른 에러 정정 코드를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다.

호스트 인터페이스(430)는 상기 호스트 장치와 상기 스토리지 장치 사이의 물리적 연결을 제공할 수 있다. 즉, 호스트 인터페이스(430)는 상기 호스트 장치의 버스 포맷(bus format)에 대응하여 상기 스토리지 장치와의 인터페이싱을 제공할 수 있다. 일 실시예에서, 상기 호스트 장치의 버스 포맷은 SCSI 또는 SAS일 수 있다. 다른 실시예에서, 상기 호스트 장치의 버스 포맷은 USB, PCIe(peripheral component interconnect express), ATA, PATA, SATA, NVMe 등일 수 있다.

메모리 인터페이스(450)는 상기 스토리지 장치에 포함되는 비휘발성 메모리들(예를 들어, 도 2의 320a, 320b, 320c)과 데이터를 교환할 수 있다. 메모리 인터페이스(450)는 데이터를 상기 비휘발성 메모리들에 전송할 수 있고, 상기 비휘발성 메모리들로부터 독출된 데이터를 수신할 수 있다. 실시예에 따라서, 메모리 인터페이스(450)는 상기 비휘발성 메모리들과 하나의 채널 또는 2 이상의 채널들을 통하여 연결될 수 있다. 예를 들어, 메모리 인터페이스(450)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.

AES 엔진(460)은 스토리지 컨트롤러(400)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)을 이용하여 수행할 수 있다. 상세하게 도시하지는 않았으나, AES 엔진(460)은 암호화 모듈 및 복호화 모듈을 포함할 수 있다. 실시예에 따라서, 상기 암호화 모듈 및 상기 복호화 모듈은 서로 별개의 모듈로 구현될 수도 있고 하나의 모듈로 구현될 수도 있다.

도 4는 도 2의 메인 시스템부에 포함되는 비휘발성 메모리의 일 예를 나타내는 블록도이다.

도 4를 참조하면, 비휘발성 메모리(500)는 메모리 셀 어레이(510), 어드레스 디코더(520), 페이지 버퍼 회로(530), 데이터 입출력 회로(540), 전압 생성기(550) 및 제어 회로(560)를 포함한다.

메모리 셀 어레이(510)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 어드레스 디코더(520)와 연결된다. 또한, 메모리 셀 어레이(510)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(530)와 연결된다. 메모리 셀 어레이(510)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(510)는 각각 메모리 셀들을 포함하는 복수의 메모리 블록들(BLK1, BLK2, ..., BLKz)로 구분될 수 있다. 또한, 메모리 블록들(BLK1~BLKz) 각각은 복수의 페이지들로 구분될 수 있다.

실시예에 따라서, 메모리 셀 어레이(510)는 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 형성될 수 있다. 수직형(또는 3차원) 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.

제어 회로(560)는 외부(예를 들어, 호스트 장치 및/또는 스토리지 컨트롤러)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 비휘발성 메모리(500)의 소거 루프, 프로그램 루프 및 독출 동작을 제어한다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함하고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.

예를 들어, 제어 회로(560)는 커맨드(CMD)에 기초하여 전압 생성기(550)를 제어하기 위한 제어 신호들(CON) 및 페이지 버퍼 회로(530)를 제어하기 위한 제어 신호들(PBC)을 생성하고, 어드레스(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(560)는 로우 어드레스(R_ADDR)를 어드레스 디코더(520)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(540)에 제공할 수 있다.

어드레스 디코더(520)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(510)와 연결된다.

예를 들어, 소거/프로그램/독출 동작 시에, 어드레스 디코더(520)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 워드 라인들(WL) 중 적어도 하나를 선택 워드 라인으로 결정하고, 복수의 워드 라인들(WL) 중에서 상기 선택 워드 라인을 제외한 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.

또한, 소거/프로그램/독출 동작 시에, 어드레스 디코더(520)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 스트링 선택 라인들(SSL) 중 적어도 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.

또한, 소거/프로그램/독출 동작 시에, 어드레스 디코더(520)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 접지 선택 라인들(GSL) 중 적어도 하나를 선택 접지 선택 라인으로 결정하고, 나머지 접지 선택 라인들을 비선택 접지 선택 라인들로 결정할 수 있다.

전압 생성기(550)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 비휘발성 메모리(500)의 동작에 필요한 전압들(VS)을 생성할 수 있다. 전압들(VS)은 어드레스 디코더(520)를 통해 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)에 인가될 수 있다. 또한, 전압 생성기(550)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 소거 동작에 필요한 소거 전압(VERS)을 생성할 수 있다. 예를 들어, 전원 전압(PWR)은 도 1의 외부 전원 전압(VEXT) 또는 내부 전원 전압(VINT)에 대응할 수 있다.

예를 들어, 소거 동작 시에, 전압 생성기(550)는 메모리 블록들(BLK1~BLKz)의 공통 소스 라인 및/또는 비트 라인(BL)에 소거 전압(VERS)을 인가하고, 어드레스 디코더(520)를 통해 하나의 메모리 블록의 모든 워드 라인들에 소거 허용 전압(예를 들어, 접지 전압)을 인가할 수 있다. 소거 검증 동작 시에, 전압 생성기(550)는 어드레스 디코더(520)를 통해 하나의 메모리 블록의 모든 워드 라인들에 소거 검증 전압을 동시에 인가하거나 워드 라인 단위로 순차적으로 인가할 수 있다.

예를 들어, 프로그램 동작 시에, 전압 생성기(550)는 어드레스 디코더(520)를 통해 상기 선택 워드 라인에 프로그램 전압을 인가하고, 상기 비선택 워드 라인들에는 프로그램 금지 전압을 인가할 수 있다. 프로그램 검증 동작 시에, 전압 생성기(550)는 어드레스 디코더(520)를 통해 상기 선택 워드 라인에 프로그램 검증 전압을 인가하고, 상기 비선택 워드 라인들에는 검증 패스 전압을 인가할 수 있다.

또한, 노멀 독출 동작 시에, 전압 생성기(550)는 어드레스 디코더(520)를 통해 상기 선택 워드 라인에 독출 전압을 인가하고, 상기 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버리 독출 동작 시에, 전압 생성기(550)는 어드레스 디코더(520)를 통해 상기 선택 워드 라인에 인접한 워드 라인에 독출 전압을 인가하고, 상기 선택 워드 라인에는 리커버리 독출 전압을 인가할 수 있다.

페이지 버퍼 회로(530)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(510)와 연결될 수 있다. 페이지 버퍼 회로(530)는 복수의 페이지 버퍼들을 포함할 수 있다. 일 실시예에서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.

페이지 버퍼 회로(530)는 메모리 셀 어레이(510)에 프로그램 될 기입 데이터(DAT)를 저장하거나 혹은 메모리 셀 어레이(510)로부터 감지된 독출 데이터(DAT)를 저장할 수 있다. 즉, 페이지 버퍼 회로(530)는 비휘발성 메모리(500)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다.

데이터 입출력 회로(540)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(530)와 연결될 수 있다. 데이터 입출력 회로(540)는 컬럼 어드레스(C_ADDR)에 응답하여, 기입 데이터(DAT)를 페이지 버퍼 회로(530)를 거쳐서 메모리 셀 어레이(510)에 제공하거나 혹은 메모리 셀 어레이(510)로부터 페이지 버퍼 회로(530)를 거쳐서 출력되는 독출 데이터(DAT)를 외부에 제공할 수 있다.

도 5는 도 1의 스토리지 장치에 포함되는 보조 전원 장치 및 불량 방지 회로의 일 예를 나타내는 도면이다.

도 1 및 5를 참조하면, 스토리지 장치(100)는 보조 전원 장치(110), 충전 회로(120), 복수의 저항들(132), 복수의 트랜지스터들(134) 및 제어 회로(136)를 포함할 수 있다. 도시의 편의상, 메인 시스템부(150)는 생략하였다.

보조 전원 장치(110)는 제1 내지 제N(N은 2 이상의 자연수) 커패시터들(C1, C2, ..., CN)을 포함할 수 있다. 복수의 저항들(132)은 제1 내지 제N 저항들(R1, R2, ..., RN)을 포함할 수 있다. 복수의 트랜지스터들(134)은 제1 내지 제N 트랜지스터들(M1, M2, ..., MN)을 포함할 수 있다. 제어 회로(136)는 메모리(138)를 포함할 수 있다. 도 5는 제1 내지 제N 커패시터들(C1, C2, ..., CN)들에 대한 전원 경로를 각 커패시터 별로 개별적으로 분리 설계하는 실시예를 나타낸다.

일 실시예에서, 제1 내지 제N 커패시터들(C1, C2, ..., CN)은 탄탈(tantal) 커패시터일 수 있다. 다만 본 발명은 이에 한정되지 않으며, 제1 내지 제N 커패시터들(C1, C2, ..., CN)은 알루미늄(aluminum) 커패시터일 수도 있다.

제1 내지 제N 저항들(R1, R2, ..., RN)은 충전 전압(VSTRG)과 제1 내지 제N 커패시터들(C1, C2, ..., CN)의 일 단 사이에 연결될 수 있다. 예를 들어, 제1 저항(R1)은 충전 전압(VSTRG)과 제1 커패시터(C1)의 일 단 사이에 연결되고, 제2 저항(R2)은 충전 전압(VSTRG)과 제2 커패시터(C2)의 일 단 사이에 연결되며, 제N 저항(RN)은 충전 전압(VSTRG)과 제N 커패시터(CN)의 일 단 사이에 연결될 수 있다.

제1 내지 제N 트랜지스터들(M1, M2, ..., MN)은 제1 내지 제N 커패시터들(C1, C2, ..., CN)의 타 단과 접지 전압 사이에 연결될 수 있다. 예를 들어, 제1 트랜지스터(M1)는 제1 커패시터(C1)의 타 단과 상기 접지 전압 사이에 연결되고, 제2 트랜지스터(M2)는 제2 커패시터(C2)의 타 단과 상기 접지 전압 사이에 연결되며, 제N 트랜지스터(MN)는 제N 커패시터(CN)의 타 단과 상기 접지 전압 사이에 연결될 수 있다.

일 실시예에서, 제1 내지 제N 트랜지스터들(M1, M2, ..., MN)은 NMOS(n-type metal oxide semiconductor) 트랜지스터일 수 있으며, 다만 본 발명은 이에 한정되지 않을 수 있다.

제1 내지 제N 커패시터들(C1, C2, ..., CN)은 서로 병렬 연결될 수 있다. 보다 상세하게는, 각각 하나의 저항, 하나의 커패시터 및 하나의 트랜지스터를 포함하는 N개의 회로 구조들은 서로 병렬 연결될 수 있다. 예를 들어, 제1 저항(R1), 제1 커패시터(C1) 및 제1 트랜지스터(M1)를 포함하는 제1 회로 구조, 제2 저항(R2), 제2 커패시터(C2) 및 제2 트랜지스터(M2)를 포함하는 제2 회로 구조, 및 제N 저항(RN), 제N 커패시터(CN) 및 제N 트랜지스터(MN)를 포함하는 제N 회로 구조는 충전 전압(VSTRG)과 상기 접지 전압 사이에 병렬 연결될 수 있다.

제어 회로(136)는 제1 내지 제N 저항들(R1, R2, ..., RN)을 이용하여 제1 내지 제N 커패시터들(C1, C2, ..., CN)의 일 단의 제1 내지 제N 전압들(V1, V2, ..., VN)을 센싱할 수 있다. 예를 들어, 제어 회로(136)는 제1 저항(R1)을 이용하여 제1 커패시터(C1)의 일 단의 제1 전압(V1)을 센싱하고, 제2 저항(R2)을 이용하여 제2 커패시터(C2)의 일 단의 제2 전압(V2)을 센싱하며, 제N 저항(RN)을 이용하여 제N 커패시터(CN)의 일 단의 제N 전압(VN)을 센싱할 수 있다. 제1 내지 제N 전압들(V1, V2, ..., VN)은 도 1의 복수의 전압들(VS)에 대응할 수 있다.

제어 회로(136)는 충전 전압(VSTRG) 및 제1 내지 제N 전압들(V1, V2, ..., VN)에 기초하여 제1 내지 제N 커패시터들(C1, C2, ..., CN)에 대한 제1 내지 제N 전류들(IC1, IC2, ..., ICN)을 계산할 수 있다. 예를 들어, 제어 회로(136)는 충전 전압(VSTRG) 및 제1 전압(V1)에 기초하여 제1 커패시터(C1)에 대한 제1 전류(IC1)를 계산하고, 충전 전압(VSTRG) 및 제2 전압(V2)에 기초하여 제2 커패시터(C2)에 대한 제2 전류(IC2)를 계산하며, 충전 전압(VSTRG) 및 제N 전압(VN)에 기초하여 제N 커패시터(CN)에 대한 제N 전류(ICN)를 계산할 수 있다. 예를 들어, 제1 내지 제N 전류들(IC1, IC2, ..., ICN)은 도 1의 복수의 전류들(ICS)에 대응할 수 있다.

일 실시예에서, 제어 회로(136)는 MCU(Micro Unit Controller)를 포함할 수 있다. 상술한 것처럼, 커패시터 별로 상대적으로 작은 저항 값을 가지는 저항을 사용하며, MCU가 ADC(Analog-to-Digital Converter)를 이용하여 저항 앞뒤단의 전압 차를 읽어서 전류로 환산하여, MCU가 커패시터 별로 전류를 모니터링할 수 있다.

제어 회로(136)는 제1 내지 제N 전류들(IC1, IC2, ..., ICN)에 기초하여 제1 내지 제N 커패시터들(C1, C2, ..., CN)에 불량이 발생하는지 판단하고, 판단 결과에 기초하여 제1 내지 제N 제어 신호들(CONT1, CONT2, ..., CONTN)을 생성할 수 있다. 예를 들어, 제어 회로(136)는 제1 전류(IC1)에 기초하여 제1 커패시터(C1)에 불량이 발생하는지 판단하고 판단 결과에 기초하여 제1 트랜지스터(M1)의 게이트 전극에 인가되는 제1 제어 신호(CONT1)를 생성하고, 제2 전류(IC2)에 기초하여 제2 커패시터(C2)에 불량이 발생하는지 판단하고 판단 결과에 기초하여 제2 트랜지스터(M2)의 게이트 전극에 인가되는 제2 제어 신호(CONT2)를 생성하며, 제N 전류(ICN)에 기초하여 제N 커패시터(CN)에 불량이 발생하는지 판단하고 판단 결과에 기초하여 제N 트랜지스터(MN)의 게이트 전극에 인가되는 제N 제어 신호(CONTN)를 생성할 수 있다. 제1 내지 제N 제어 신호들(CONT1, CONT2, ..., CONTN)은 도 1의 복수의 제어 신호들(CONT)에 대응할 수 있다.

제어 회로(136)는 제1 내지 제N 커패시터들(C1, C2, ..., CN) 중 적어도 하나에 불량이 발생한 경우에, 불량이 발생한 커패시터와 연결된 트랜지스터에 인가되는 제어 신호를 활성화시킬 수 있다. 예를 들어, 제1 커패시터(C1)에 불량이 발생한 경우에 제1 제어 신호(CONT1)가 활성화되어 제1 트랜지스터(M1)가 턴 오프되고 제1 커패시터(C1)에 대한 전원 경로의 연결이 끊어지고, 제2 커패시터(C2)에 불량이 발생한 경우에 제2 제어 신호(CONT2)가 활성화되어 제2 트랜지스터(M2)가 턴 오프되고 제2 커패시터(C2)에 대한 전원 경로의 연결이 끊어지며, 제N 커패시터(CN)에 불량이 발생한 경우에 제N 제어 신호(CONTN)가 활성화되어 제N 트랜지스터(MN)가 턴 오프되고 제N 커패시터(CN)에 대한 전원 경로의 연결이 끊어질 수 있다.

제어 회로(136)는 제1 내지 제N 커패시터들(C1, C2, ..., CN) 중 적어도 하나에 불량이 발생한 경우에, 불량이 발생한 커패시터에 대한 불량 정보(FI)를 메모리(138)에 기록할 수 있다. 예를 들어, 제1 커패시터(C1)에 불량이 발생한 경우에 제1 커패시터(C1)에 대한 제1 불량 정보(예를 들어, FI1)가 메모리(138)에 기록되고, 제2 커패시터(C2)에 불량이 발생한 경우에 제2 커패시터(C2)에 대한 제2 불량 정보(예를 들어, FI2)가 메모리(138)에 기록되며, 제N 커패시터(CN)에 불량이 발생한 경우에 제N 커패시터(CN)에 대한 제N 불량 정보(예를 들어, FIN)가 메모리(138)에 기록될 수 있다.

제어 회로(136)의 구체적인 동작에 대해서는 보조 전원 장치의 제어 방법을 나타내는 순서도들을 참조하여 후술하도록 한다.

도 6은 본 발명의 실시예들에 따른 보조 전원 장치의 제어 방법을 나타내는 순서도이다.

도 6을 참조하면, 본 발명의 실시예들에 따른 보조 전원 장치의 제어 방법은 보조 전원 장치, 충전 회로 및 불량 방지 회로를 포함하는 스토리지 장치(또는 전자 장치)에 의해 수행될 수 있다. 예를 들어, 상기 스토리지 장치는 도 1 및 5에 도시된 것처럼 구현될 수 있다.

본 발명의 실시예들에 따른 보조 전원 장치의 제어 방법에서, 충전 전압에 기초하여 상기 보조 전원 장치에 포함되는 복수의 커패시터들을 충전한다(단계 S100). 예를 들어, 단계 S100은 보조 전원 장치(110)에 의해 수행될 수 있다.

상기 복수의 커패시터들의 일 단과 연결되는 복수의 저항들 및 상기 복수의 커패시터들에 대한 복수의 전류들을 이용하여 상기 복수의 커패시터들에 불량이 발생하는지 모니터링한다(단계 S200). 예를 들어, 단계 S200은 불량 방지 회로(130)에 의해 수행되며, 특히 불량 방지 회로(130)에 포함되는 복수의 저항들(132) 및 제어 회로(136)에 의해 수행될 수 있다. 단계 S200에 대해서는 도 7 내지 12를 참조하여 후술하도록 한다.

상기 복수의 커패시터들 중 적어도 일부에 불량이 발생한 경우에 상기 복수의 커패시터들의 타 단과 연결되는 복수의 트랜지스터들 및 복수의 제어 신호들을 이용하여 상기 불량이 발생한 커패시터를 차단시킨다(단계 S300). 예를 들어, 단계 S300은 불량 방지 회로(130)에 의해 수행되며, 특히 불량 방지 회로(130)에 포함되는 복수의 트랜지스터들(134) 및 제어 회로(136)에 의해 수행될 수 있다. 단계 S300에 대해서는 도 13을 참조하여 후술하도록 한다.

일 실시예에서, 단계 S100, S200 및 S300은 상기 보조 전원 장치와 이를 포함하는 상기 스토리지 장치의 동작 중에 반복적으로 수행될 수 있다. 실시예에 따라서, 단계 S100, S200 및 S300은 실시간으로 계속적으로 수행될 수도 있고 미리 정해진 시간 간격마다 주기적 또는 규칙적으로 수행될 수도 있으며, 외부 커맨드가 수신되는 경우에만 비규칙적으로 수행될 수도 있다.

도 7은 도 6의 복수의 커패시터들에 불량이 발생하는지 모니터링하는 단계의 일 예를 나타내는 순서도이다.

도 6 및 7을 참조하면, 상기 복수의 저항들 및 상기 복수의 전류들을 이용하여 상기 복수의 커패시터들에 불량이 발생하는지 모니터링하는데 있어서(단계 S200), 상기 복수의 저항들을 이용하여 상기 복수의 커패시터들의 일 단의 복수의 전압들을 센싱하고(단계 S210), 상기 충전 전압 및 상기 복수의 전압들에 기초하여 상기 복수의 전류들을 계산하며(단계 S220), 상기 복수의 전류들과 기준 전류를 비교하여 상기 복수의 커패시터들에 불량이 발생하는지 판단할 수 있다(단계 S230).

일 실시예에서, 도 8, 9, 10 및 11을 참조하여 후술하는 것처럼, 상기 복수의 커패시터들에 대해 단계 S210의 전압 센싱 동작을 순차적으로 수행하고, 이후에 상기 복수의 커패시터들에 대해 단계 S220의 전류 계산 동작을 순차적으로 수행하며, 이후에 상기 복수의 커패시터들에 대해 단계 S230의 불량 판단 동작을 순차적으로 수행할 수 있다.

다른 실시예에서, 도 12를 참조하여 후술하는 것처럼, 상기 복수의 커패시터들 각각에 대해 단계 S210의 전압 센싱 동작, 단계 S220의 전류 계산 동작 및 단계 S230의 불량 판단 동작을 순차적으로 수행할 수 있다.

이하에서는 도 5에 도시된 보조 전원 장치(110), 충전 회로(120) 및 불량 방지 회로(130)의 구조에 기초하여 도 6 및 7의 동작을 상세하게 설명하도록 한다.

도 8은 도 7의 복수의 전압들을 센싱하는 단계의 일 예를 나타내는 순서도이다.

도 5, 7 및 8을 참조하면, 상기 복수의 저항들을 이용하여 상기 복수의 커패시터들의 일 단의 상기 복수의 전압들을 센싱하는데 있어서(단계 S210), 동작 초기에 자연수인 K를 1로 설정하고(단계 S201), 제K 저항(RK)을 이용하여 제K 커패시터(CK)의 일 단의 제K 전압(VK)을 수신할 수 있다(단계 S211). K가 상기 복수의 커패시터들의 개수인 N보다 작은 경우에(단계 S203: 아니오), K를 1만큼 증가시키고(단계 S205), 단계 S211이 다시 수행될 수 있다. 단계 S211은 K가 N과 같아질 때까지 반복되며, K가 N과 같은 경우에(단계 S203: 예), 프로세스가 종료될 수 있다. K를 증가시키면서 단계 S211이 반복 수행됨에 따라, 제1 커패시터(C1)의 일 단의 제1 전압(V1), 제2 커패시터(C2)의 일 단의 제2 전압(V2) 및 제N 커패시터(CN)의 일 단의 제N 전압(VN)이 순차적으로 수신될 수 있다.

도 9는 도 7의 복수의 전류들을 계산하는 단계의 일 예를 나타내는 순서도이다.

도 5, 7 및 9를 참조하면, 상기 충전 전압 및 상기 복수의 전압들에 기초하여 상기 복수의 전류들을 계산하는데 있어서(단계 S220), 단계 S201, S203 및 S205는 도 8의 단계 S201, S203 및 S205와 각각 실질적으로 동일할 수 있다. 충전 전압(VSTRG), 제K 전압(VK) 및 제K 저항(RK)의 저항 값에 기초하여 제K 커패시터(CK)에 대한 제K 전류(ICK)를 획득할 수 있다(단계 S221). K를 증가시키면서 단계 S221이 반복 수행됨에 따라, 제1 커패시터(C1)에 대한 제1 전류(IC1), 제2 커패시터(C2)에 대한 제2 전류(IC2) 및 제N 커패시터(CN)에 대한 제N 전류(ICN)가 순차적으로 획득될 수 있다. 예를 들어, 도 9의 단계 S221의 수학식에 기초하여, IC1=(VSTRG-V1)/R1, IC2=(VSTRG-V2)/R2, 및 ICN=(VSTRG-VN)/RN과 같이 획득될 수 있다.

도 10 및 11은 도 7의 복수의 커패시터들에 불량이 발생하는지 판단하는 단계의 예들을 나타내는 순서도들이다.

도 5, 7 및 10을 참조하면, 상기 복수의 전류들과 기준 전류를 비교하여 상기 복수의 커패시터들에 불량이 발생하는지 판단하는데 있어서(단계 S230), 단계 S201, S203 및 S205는 도 8의 단계 S201, S203 및 S205와 각각 실질적으로 동일할 수 있다. 제K 전류(ICK)와 제1 기준 전류(IREFS)를 비교할 수 있다(단계 S231). 제K 전류(ICK)가 제1 기준 전류(IREFS)보다 큰 경우에(단계 S231: 예), 제K 커패시터(CK)에 불량이 발생한 것으로 판단할 수 있다(단계 S233). 제K 전류(ICK)가 제1 기준 전류(IREFS)보다 작거나 같은 경우에(단계 S231: 아니오), 제K 커패시터(CK)가 정상인 것으로 판단할 수 있다(단계 S235). K를 증가시키면서 단계 S231, S233 및 S235가 반복 수행됨에 따라, 제1 커패시터(C1), 제2 커패시터(C2) 및 제N 커패시터(CN)의 불량 발생 여부를 순차적으로 판단할 수 있다.

일 실시예에서, 제1 기준 전류(IREFS)는 상대적으로 큰 값을 가지며, 이 때 제1 기준 전류(IREFS)에 의해 단계 S233에서 검출되는 불량은 쇼트(short)성 불량일 수 있다. 다시 말하면, 제1 기준 전류(IREFS)를 이용하여 제K 커패시터(CK)에 대한 과다 전류를 탐지할 수 있다.

일 실시예에서, 제1 내지 제N 커패시터들(C1, C2, ..., CN)은 쇼트성 불량 발생 가능성이 상대적으로 높은 탄탈 커패시터일 수 있다.

도 5, 7 및 11을 참조하면, 상기 복수의 전류들과 기준 전류를 비교하여 상기 복수의 커패시터들에 불량이 발생하는지 판단하는데 있어서(단계 S230), 단계 S201, S203 및 S205는 도 8의 단계 S201, S203 및 S205와 각각 실질적으로 동일할 수 있다. 제K 전류(ICK)와 제2 기준 전류(IREFO)를 비교할 수 있다(단계 S232). 제K 전류(ICK)가 제2 기준 전류(IREFO)보다 작은 경우에(단계 S232: 예), 제K 커패시터(CK)에 불량이 발생한 것으로 판단할 수 있다(단계 S233). 제K 전류(ICK)가 제2 기준 전류(IREFO)보다 크거나 같은 경우에(단계 S232: 아니오), 제K 커패시터(CK)가 정상인 것으로 판단할 수 있다(단계 S235). K를 증가시키면서 단계 S231, S233 및 S235가 반복 수행됨에 따라, 제1 커패시터(C1), 제2 커패시터(C2) 및 제N 커패시터(CN)의 불량 발생 여부를 순차적으로 판단할 수 있다.

일 실시예에서, 제2 기준 전류(IREFO)는 상대적으로 작은 값을 가지며, 이 때 제2 기준 전류(IREFO)에 의해 단계 S233에서 검출되는 불량은 오픈(open)성 불량일 수 있다. 예를 들어, 제2 기준 전류(IREFO)는 제1 기준 전류(IREFS)보다 작을 수 있다. 다시 말하면, 제2 기준 전류(IREFO)를 이용하여 제K 커패시터(CK)에 대한 전류 흐름의 중단을 탐지할 수 있다.

일 실시예에서, 제1 내지 제N 커패시터들(C1, C2, ..., CN)은 오픈성 불량 발생 가능성이 상대적으로 높은 알루미늄 커패시터일 수 있다.

일 실시예에서, 도 10의 단계 S231 및 도 11의 단계 S232의 판단 동작이 모두 수행될 수도 있다.

도 12는 도 7의 복수의 전압들을 센싱하는 단계, 복수의 전류들을 계산하는 단계 및 복수의 커패시터들에 불량이 발생하는지 판단하는 단계의 일 예를 나타내는 순서도이다. 이하 도 8, 9 및 10과 중복되는 설명은 생략한다.

도 5, 7 및 12를 참조하면, 단계 S201, S203 및 S205는 도 8, 9 및 10의 단계 S201, S203 및 S205와 각각 실질적으로 동일하고, 단계 S211은 도 8의 단계 S211과 실질적으로 동일하고, 단계 S221은 도 9의 단계 S221과 실질적으로 동일하며, 단계 S231, S233 및 S235는 도 10의 단계 S231, S233 및 S235와 각각 실질적으로 동일할 수 있다. K를 증가시키면서 단계 S211, S221, S231, S233 및 S235가 반복 수행됨에 따라, 제1 커패시터(C1)에 대한 제1 전압(V1) 수신, 제1 전류(IC1) 획득 및 불량 판단이 수행되고, 이후에 제2 커패시터(C2)에 대한 제2 전압(V2) 수신, 제2 전류(IC2) 획득 및 불량 판단이 수행되며, 이후에 제N 커패시터(CN)에 대한 제N 전압(VN) 수신, 제N 전류(ICN) 획득 및 불량 판단이 수행될 수 있다.

실시예에 따라서, 도 12의 단계 S231이 도 11의 단계 S232로 대체될 수도 있고, 도 12의 예에서 도 11의 단계 S232가 추가적으로 수행될 수도 있다.

도 13은 도 6의 불량이 발생한 커패시터를 차단시키는 단계의 일 예를 나타내는 순서도이다.

도 5, 6 및 13을 참조하면, 상기 복수의 트랜지스터들 및 상기 복수의 제어 신호들을 이용하여 상기 불량이 발생한 커패시터를 차단시키는데 있어서(단계 S300), 단계 S301, S303 및 S305는 도 8, 9, 10, 11 및 12의 단계 S201, S203 및 S205와 각각 실질적으로 동일할 수 있다.

도 10, 11 및 12의 단계 S233에 의해 제K 커패시터(CK)에 불량이 발생한 것으로 판단한 경우에(단계 S310: 예), 제K 제어 신호(CONTK)를 활성화시키고(단계 S320), 활성화된 제K 제어 신호(CONTK)를 기초로 제K 트랜지스터(MK)를 턴 오프 하여 제K 커패시터(CK)에 대한 전원 경로의 연결을 끊을 수 있다(단계 S330). 또한, 제K 커패시터(CK)에 대한 제K 불량 정보(FIK)를 기록할 수 있다(단계 S340).

구체적으로, 제1 커패시터(C1)에 불량이 발생한 경우에, 제1 제어 신호(CONT1)를 논리 하이 레벨로 활성화시키고, 이에 기초하여 제1 트랜지스터(M1)가 턴 오프 되고 제1 커패시터(C1)에 대한 전원 경로의 연결이 끊어지며, 제1 커패시터(C1)에 대한 제1 불량 정보(예를 들어, FI1)를 메모리(138)에 기록할 수 있다. 제2 커패시터(C2)에 불량이 발생한 경우에, 제2 제어 신호(CONT2)를 논리 하이 레벨로 활성화시키고, 이에 기초하여 제2 트랜지스터(M2)가 턴 오프 되고 제2 커패시터(C2)에 대한 전원 경로의 연결이 끊어지며, 제2 커패시터(C2)에 대한 제2 불량 정보(예를 들어, FI2)를 메모리(138)에 기록할 수 있다. 제N 커패시터(CN)에 불량이 발생한 경우에, 제N 제어 신호(CONTN)를 논리 하이 레벨로 활성화시키고, 이에 기초하여 제N 트랜지스터(MN)가 턴 오프 되고 제N 커패시터(CN)에 대한 전원 경로의 연결이 끊어지며, 제N 커패시터(CN)에 대한 제N 불량 정보(예를 들어, FIN)를 메모리(138)에 기록할 수 있다.

상기와 같이 불량이 발생한 커패시터에 대한 전원 경로의 연결을 끊고, 정상 커패시터들에 대한 전원 경로의 연결을 유지하며, 정상 커패시터들을 충전하여 내부 전원 전압(VINT)을 생성함으로써, 특정 커패시터에 불량이 발생하더라도 전체 시스템이 사용 불가되는 것을 방지하고 전체 시스템을 보호할 수 있다.

일 실시예에서, 스토리지 장치(100)에 대한 불량 분석을 수행하는 경우에, 단계 S340에 의해 기록된 제K 커패시터(CK)에 대한 제K 불량 정보(FIK)가 이용될 수 있다. 이러한 불량 정보는 로그(log) 정보(또는 데이터)라고 지칭될 수도 있다. 예를 들어, 소프트웨어를 통해 제K 커패시터(CK)의 불량 위치를 기록함으로써, 불량 분석에 필요한 데이터를 효율적으로 획득할 수 있고, 따라서 불량 분석 및 추적을 효율적으로 수행할 수 있다.

일 실시예에서, 제K 커패시터(CK)에 불량이 발생하여 제K 불량 정보(FIK)가 기록된 이후에, 스토리지 장치(100)가 파워 오프 되었다가 다시 파워 온 되는 경우에, 제어 회로(136)는 제K 커패시터(CK)에 대한 제K 전압(VK) 센싱 동작, 제K 전류(ICK) 계산 동작 및 불량 판단 동작 없이, 메모리(138)에 기록되어 있는 제K 불량 정보(FIK)에 기초하여 제K 제어 신호(CONTK)를 활성화시키고, 활성화된 제K 제어 신호(CONTK)를 기초로 제K 트랜지스터(MK)를 턴 오프 하여 제K 커패시터(CK)에 대한 전원 경로의 연결을 끊을 수 있다. 한번 불량이 발생한 커패시터는 수리 및/또는 교체되기 전까지는 계속 불량 상태를 유지하므로, 불량이 검출된 커패시터에 대해서는 이후에 전압 센싱 동작, 전류 계산 동작 및 불량 판단 동작이 더 이상 수행되지 않고 생략되며, 계속적으로 불량 상태로 처리될 수 있다.

한편, 도 10, 11 및 12의 단계 S235에 의해 제K 커패시터(CK)가 정상인 것으로 판단한 경우에(단계 S310: 아니오), 제K 제어 신호(CONTK)를 비활성화시킬 수 있다(단계 S350). 이 경우, 제K 트랜지스터(MK)를 턴 온 하고 제K 커패시터(CK)에 대한 전원 경로의 연결을 유지하여, 제K 커패시터(CK)가 정상 동작할 수 있다.

도 14는 도 1의 스토리지 장치에 포함되는 보조 전원 장치 및 불량 방지 회로의 다른 예를 나타내는 도면이다. 이하 도 5와 중복되는 설명은 생략한다.

도 1 및 14를 참조하면, 스토리지 장치(100)는 보조 전원 장치(110), 충전 회로(120a), 복수의 저항들(132), 복수의 트랜지스터들(134) 및 제어 회로(136a)를 포함한다.

제어 회로(136a) 및 충전 회로(120a)의 동작이 일부 변경되는 것을 제외하면, 도 14의 실시예는 도 5의 실시예와 실질적으로 동일할 수 있다.

제어 회로(136a)는 제1 내지 제N 커패시터들(C1, C2, ..., CN)이 정상인 것으로 판단한 경우에, 제1 내지 제N 저항들(R1, R2, ..., RN) 및 제1 내지 제N 트랜지스터들(M1, M2, ..., MN)에 대한 전압 강하(voltage drop)를 보상하기 위한 충전 전압 제어 신호(VSTRG_CONT)를 생성할 수 있다. 충전 전압 제어 신호(VSTRG_CONT)는 충전 회로(120a)에 제공될 수 있다. 예를 들어, 충전 전압 제어 신호(VSTRG_CONT)는 I2C(Inter-Integrated Circuit) 방식에 기초하여 전송될 수 있다.

충전 회로(120a)는 충전 전압 제어 신호(VSTRG_CONT)에 기초하여 충전 전압(VSTRG)의 레벨을 증가시킬 수 있다. 예를 들어, 충전 전압(VSTRG)에 대한 원하는 레벨 또는 목표 레벨인 제1 레벨과 전압 강하된 제2 레벨의 차이만큼 충전 전압(VSTRG)의 레벨을 상향시킬 수 있다.

도 15는 본 발명의 실시예들에 따른 보조 전원 장치의 제어 방법을 나타내는 순서도이다. 이하 도 6과 중복되는 설명은 생략한다.

도 15를 참조하면, 본 발명의 실시예들에 따른 보조 전원 장치의 제어 방법은 보조 전원 장치, 충전 회로 및 불량 방지 회로를 포함하는 스토리지 장치(또는 전자 장치)에 의해 수행될 수 있다. 예를 들어, 상기 스토리지 장치는 도 1 및 14에 도시된 것처럼 구현될 수 있다.

본 발명의 실시예들에 따른 보조 전원 장치의 제어 방법에서, 단계 S100, S200 및 S300은 도 6의 단계 S100, S200 및 S300과 각각 실질적으로 동일할 수 있다.

상기 복수의 커패시터들 모두가 정상인 경우에(단계 S400: 예), 상기 복수의 저항들 및 상기 복수의 트랜지스터들에 의한 전압 강하를 보상하기 위한 충전 전압 제어 신호를 생성한다(단계 S500). 예를 들어, 단계 S500은 불량 방지 회로(130)에 의해 수행되며, 특히 불량 방지 회로(130)에 포함되는 제어 회로(136a)에 의해 수행될 수 있다.

상기 충전 전압 제어 신호에 기초하여 상기 충전 전압의 레벨을 증가시킨다(단계 S600). 예를 들어, 단계 S600은 충전 회로(120a)에 의해 수행될 수 있다.

한편, 상기 복수의 커패시터들 적어도 일부에 불량이 발생한 경우에(단계 S400: 예), 단계 S500 및 S600은 수행되지 않을 수 있다. 다만 본 발명은 이에 한정되지 않으며, 상기 복수의 커패시터들 적어도 일부에 불량이 발생한 경우에도 불량이 발생한 커패시터를 제외한 나머지 커패시터들과 연결되는 저항들 및 트랜지스터들에 의한 전압 강하를 보상하도록 단계 S500 및 S600과 유사한 동작이 수행될 수도 있다.

도 16은 도 1의 스토리지 장치에 포함되는 보조 전원 장치 및 불량 방지 회로의 또 다른 예를 나타내는 도면이다. 이하 도 5와 중복되는 설명은 생략한다.

도 1 및 16을 참조하면, 스토리지 장치(100)는 보조 전원 장치(110), 충전 회로(120), 복수의 저항들(132), 복수의 트랜지스터들(134) 및 제어 회로(136b)를 포함한다.

제어 회로(136b)의 동작이 일부 변경되는 것을 제외하면, 도 16의 실시예는 도 5의 실시예와 실질적으로 동일할 수 있다.

제어 회로(136b)는 원격 측정(telemetry) 기능을 추가적으로 수행할 수 있다. 예를 들어, 제어 회로(136b)는 제1 내지 제N 커패시터들(C1, C2, ..., CN)에 불량이 발생하기 전에 불량 예방(prevention) 또는 사전 알림(pre-notice)을 수행하여 제1 알림 신호(NS1)를 생성하고, 제어 회로(136b)는 제1 내지 제N 커패시터들(C1, C2, ..., CN)에 불량이 발생한 경우에 제2 알림 신호(NS2)를 생성할 수 있다. 예를 들어, 제1 알림 신호(NS1) 및 제2 알림 신호(NS2)는 스토리지 장치(100)의 상태를 나타내도록 외부의 호스트 장치로 제공될 수 있다.

일 실시예에서, 서로 다른 2개 이상의 기준 전류들을 이용하여 제1 알림 신호(NS1) 및 제2 알림 신호(NS2)를 생성할 수 있다. 예를 들어, 상대적으로 낮은 수준의 제1 기준 전류와 제1 내지 제N 전류들(IC1, IC2, ..., ICN)을 비교하여 제1 내지 제N 커패시터들(C1, C2, ..., CN) 중 적어도 하나에 대한 불량 발생 가능성이 높아진(또는 기준치보다 증가한) 것을 나타내는 제1 알림 신호(NS1)를 생성할 수 있다. 상대적으로 낮은 수준의 제2 기준 전류와 제1 내지 제N 전류들(IC1, IC2, ..., ICN)을 비교하여 제1 내지 제N 커패시터들(C1, C2, ..., CN) 중 적어도 하나에 불량이 발생한 것을 나타내는 제2 알림 신호(NS2)를 생성할 수 있다.

일 실시예에서, 모니터링 동작이 주기적으로 수행되는 경우에, 제1 알림 신호(NS1)의 생성 여부에 따라서 모니터링 동작의 주기가 달라질 수 있다. 예를 들어, 제1 알림 신호(NS1)가 생성되지 않은 경우에는 상대적으로 긴 제1 주기마다 모니터링 동작이 수행되고, 제1 알림 신호(NS1)가 생성된 이후에는 상대적으로 짧은(또는 상기 제1 주기보다 짧은) 제2 주기마다 상기 모니터링 동작이 수행될 수 있다.

실시예에 따라서, 불량 방지 회로(130)에 포함되는 제어 회로는 도 14의 구성 및 도 16의 구성을 모두 포함하도록 구현될 수도 있다.

도 17은 본 발명의 실시예들에 따른 보조 전원 장치의 제어 방법을 나타내는 순서도이다. 이하 이하 도 6과 중복되는 설명은 생략한다.

도 17을 참조하면, 본 발명의 실시예들에 따른 보조 전원 장치의 제어 방법은 보조 전원 장치, 충전 회로 및 불량 방지 회로를 포함하는 스토리지 장치(또는 전자 장치)에 의해 수행될 수 있다. 예를 들어, 상기 스토리지 장치는 도 1 및 16에 도시된 것처럼 구현될 수 있다.

상기 복수의 커패시터들 중 적어도 일부에 대한 불량 예방 또는 사전 알림을 수행한다(단계 S700). 단계 S700은 상기 복수의 커패시터들 중 적어도 일부에 불량이 발생하기 전에, 즉 단계 S300 이전에 수행될 수 있다. 예를 들어, 단계 S700은 불량 방지 회로(130)에 의해 수행되며, 특히 불량 방지 회로(130)에 포함되는 제어 회로(136b)에 의해 수행될 수 있다.

실시예에 따라서, 보조 전원 장치의 제어 방법은 도 15의 단계 S400, S500 및 S600과 도 17의 단계 S700을 모두 수행하도록 구현될 수도 있다.

도 18은 도 17의 복수의 커패시터들에 불량이 발생하는지 모니터링하는 단계 및 불량 예방 또는 사전 알림을 수행하는 단계의 일 예를 나타내는 순서도이다. 이하 도 10과 중복되는 설명은 생략한다.

도 7, 16, 17 및 18을 참조하면, 먼저 도 7의 단계 S210 및 S220과 대응하는 도 8 및 9의 동작이 수행되고, 이후에 도 7의 단계 S230 및 도 17의 단계 S700이 수행될 수 있다.

상기 복수의 커패시터들에 불량이 발생하는지 판단하고(단계 S230) 상기 복수의 커패시터들 중 적어도 일부에 대한 불량 예방 또는 사전 알림을 수행하는데 있어서(단계 S700), 단계 S201, S203 및 S205는 도 10의 단계 S201, S203 및 S205와 각각 실질적으로 동일할 수 있다. 제K 전류(ICK)와 제1 기준 전류(IREFS1) 및 제1 기준 전류(IREFS1)보다 큰 제2 기준 전류(IREFS2) 중 적어도 하나를 비교할 수 있다(단계 S231a 및 S231b). 제K 전류(ICK)가 제1 기준 전류(IREFS1)보다 큰 경우에(단계 S231a: 예), 제K 커패시터(CK)에 대한 불량 발생 가능성이 높아진 것을 나타내는 제1 알림 신호(NS1)를 생성할 수 있다(단계 S710). 제K 전류(ICK)가 제2 기준 전류(IREFS2)보다 큰 경우에(단계 S231b: 예), 제K 커패시터(CK)에 불량이 발생한 것으로 판단하고, 제K 커패시터(CK)에 불량이 발생한 것을 나타내는 제2 알림 신호(NS2)를 생성할 수 있다(단계 S234). 제K 전류(ICK)가 제1 기준 전류(IREFS1)보다 작거나 같은 경우에(단계 S231a: 아니오), 및 제K 전류(ICK)가 제1 기준 전류(IREFS1)보다 크지만 제2 기준 전류(IREFS2)보다 작거나 같은 경우에(단계 S231a: 예 & 단계 S231b: 아니오), 제K 커패시터(CK)가 정상인 것으로 판단할 수 있다(단계 S235).

일 실시예에서, 제1 기준 전류(IREFS1) 및 제2 기준 전류(IREFS2)는 쇼트성 불량을 검출하기 위한 기준 전류일 수 있다. 예를 들어, 제2 기준 전류(IREFS2)는 도 10의 제1 기준 전류(IREFS)와 동일하고, 제1 기준 전류(IREFS1)는 도 10의 제1 기준 전류(IREFS)보다 작을 수 있다.

일 실시예에서, 오픈성 불량을 검출하기 위한 제3 기준 전류(예를 들어, IREFO1) 및 제4 기준 전류(예를 들어, IREFO2)를 이용할 수도 있다. 예를 들어, 단계 S231a는 제K 전류(ICK)가 상기 제3 기준 전류보다 작은지 판단하는 단계로 대체되고, 단계 S231b는 제K 전류(ICK)가 상기 제3 기준 전류보다 작은 상기 제4 기준 전류보다 작은지 판단하는 단계로 대체될 수 있다. 예를 들어, 상기 제4 기준 전류는 도 11의 제2 기준 전류(IREFO)와 동일하고, 상기 제3 기준 전류는 도 11의 제2 기준 전류(IREFO)보다 클 수 있다.

도 19는 도 1의 스토리지 장치에 포함되는 보조 전원 장치 및 불량 방지 회로의 또 다른 예를 나타내는 도면이다. 이하 도 5와 중복되는 설명은 생략한다.

도 1 및 19를 참조하면, 스토리지 장치(100)는 보조 전원 장치(110a), 충전 회로(120), 복수의 저항들(132), 복수의 트랜지스터들(134) 및 제어 회로(136)를 포함한다.

보조 전원 장치(110a)의 구성이 변경되는 것을 제외하면, 도 19의 실시예는 도 5의 실시예와 실질적으로 동일할 수 있다.

보조 전원 장치(110a)는 제1 내지 제N 커패시터 그룹들(CG1, CG2, ..., CGN)을 포함할 수 있다. 제1 커패시터 그룹(CG1)은 제1 내지 제X(X는 2 이상의 자연수) 커패시터들(C11, ..., C1X)을 포함하고, 제2 커패시터 그룹(CG2)은 제1 내지 제Y(Y는 2 이상의 자연수) 커패시터들(C21, ..., C2Y)을 포함하며, 제N 커패시터 그룹(CGN)은 제1 내지 제Z(Z는 2 이상의 자연수) 커패시터들(CN1, ..., CNZ)을 포함할 수 있다. 도 19는 커패시터들(C11, ..., C1X, C21, ..., C2Y, ..., CN1, ..., CNZ)들에 대한 전원 경로를 각 커패시터 그룹 별로 개별적으로 분리 설계하는 실시예를 나타낸다.

각 커패시터 그룹에 포함된 커패시터들 중 적어도 하나에 불량이 발생한 경우에 불량이 발생한 커패시터를 포함하는 커패시터 그룹의 전원 경로의 연결을 끊을 수 있다. 구체적인 동작은 도 5를 참조하여 상술한 것과 실질적으로 동일하며, 실시예에 따라서 도 14의 구성 및 도 16의 구성 중 적어도 하나를 추가적으로 포함할 수도 있다.

도 20a, 20b, 21a 및 21b는 본 발명의 실시예들에 따른 보조 전원 장치의 제어 방법을 수행하는 스토리지 장치의 구성 및 동작을 설명하기 위한 도면들이다.

도 20a를 참조하면, 스토리지 장치는 보조 전원 장치(110), 충전 회로(120) 및 불량 방지 회로(130)를 포함하는 PLP(power-loss protection) IC(600a)와, 스토리지 컨트롤러(310)를 포함하는 컨트롤러 IC(700a)를 포함할 수 있다. 하나의 IC는 개별적인 칩 또는 패키지를 나타내며, 도 20a는 충전 회로(120) 및 불량 방지 회로(130)가 동일한 칩에 포함되는 예를 나타낸다.

도 20b를 참조하면, 스토리지 장치는 보조 전원 장치(110) 및 충전 회로(120)를 포함하는 PLP IC(600b)와, 불량 방지 회로(130) 및 스토리지 컨트롤러(310)를 포함하는 컨트롤러 IC(700b)를 포함할 수 있다. 도 20b는 충전 회로(120) 및 불량 방지 회로(130)가 서로 다른 칩에 포함되는 예를 나타낸다.

도 21a를 참조하면, 외부 전원 전압(VEXT)이 정상적으로 공급되는 경우에, 외부 전원 전압(VEXT)에 기초한 전력(PWR_VEXT)이 PLP IC(600) 및 PMIC(power management integrated circuit)(900)을 거쳐 스토리지 컨트롤러(SCTRL)(310), 비휘발성 메모리(NVM)(320) 및 버퍼 메모리(BUF)(330)에 공급될 수 있다. 즉, 메인 시스템부(300)는 외부 전원 전압(VEXT)에 기초하여 동작할 수 있다.

도 21b를 참조하면, 외부 전원 전압(VEXT)의 공급이 차단되는 경우에(예를 들어, SPO(sudden power off) 상황이 발생하면), 보조 전원 장치(110)는 내부 전원 전압(VINT)을 생성하고, 내부 전원 전압(VINT)에 기초한 전력(PWR_VINT)이 PLP IC(600) 및 PMIC(900)을 거쳐 스토리지 컨트롤러(310), 비휘발성 메모리(320) 및 버퍼 메모리(330)에 공급될 수 있다. 즉, 메인 시스템부(300)는 내부 전원 전압(VINT)에 기초하여 동작할 수 있다.

도 22는 본 발명의 실시예들에 따른 스토리지 장치가 적용된 데이터 센터를 나타내는 블록도이다.

도 22를 참조하면, 데이터 센터(3000)는 각종 데이터를 모아두고 서비스를 제공하는 시설로서, 데이터 스토리지 센터라고 지칭될 수도 있다. 데이터 센터(3000)는 검색 엔진 및 데이터 베이스 운용을 위한 시스템일 수 있으며, 은행 등의 기업 또는 정부기관에서 사용되는 컴퓨팅 시스템일 수 있다. 데이터 센터(3000)는 어플리케이션 서버들(3100~3100n) 및 스토리지 서버들(3200~3200m)을 포함할 수 있다. 어플리케이션 서버들(3100~3100n)의 개수 및 스토리지 서버들(3200~3200m)의 개수는 실시예에 따라 다양하게 선택될 수 있고, 어플리케이션 서버들(3100~3100n)의 개수 및 스토리지 서버들(3200~3200m)의 개수는 서로 다를 수 있다.

어플리케이션 서버(3100) 또는 스토리지 서버(3200)는 프로세서(3110, 3210) 및 메모리(3120, 3220) 중 적어도 하나를 포함할 수 있다. 스토리지 서버(3200)를 예시로 설명하면, 프로세서(3210)는 스토리지 서버(3200)의 전반적인 동작을 제어할 수 있고, 메모리(3220)에 액세스하여 메모리(3220)에 로딩된 명령어 및/또는 데이터를 실행할 수 있다. 메모리(3220)는 DDR SDRAM(Double Data Rate Synchronous DRAM), HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube), DIMM(Dual In-line Memory Module), Optane DIMM 또는 NVMDIMM(Non-Volatile DIMM)일 수 있다. 실시예에 따라, 스토리지 서버(3200)에 포함되는 프로세서(3210)의 개수 및 메모리(3220)의 개수는 다양하게 선택될 수 있다. 일 실시예에서, 프로세서(3210)와 메모리(3220)는 프로세서-메모리 페어를 제공할 수 있다. 일 실시예에서, 프로세서(3210)와 메모리(3220)의 개수는 서로 다를 수도 있다. 프로세서(3210)는 단일 코어 프로세서 또는 다중 코어 프로세서를 포함할 수 있다. 스토리지 서버(3200)에 대한 상기 설명은, 어플리케이션 서버(3100)에도 유사하게 적용될 수 있다. 실시예에 따라, 어플리케이션 서버(3100)는 스토리지 장치(3150)를 포함하지 않을 수도 있다. 스토리지 서버(3200)는 적어도 하나 이상의 스토리지 장치(3250)를 포함할 수 있다. 스토리지 서버(3200)에 포함되는 스토리지 장치(3250)의 개수는 실시예에 따라 다양하게 선택될 수 있다.

어플리케이션 서버들(3100~3100n) 및 스토리지 서버들(3200~3200m)은 네트워크(3300)를 통해 서로 통신할 수 있다. 네트워크(3300)는 FC(Fiber Channel) 또는 이더넷(Ethernet) 등을 이용하여 구현될 수 있다. 이 때, FC는 상대적으로 고속의 데이터 전송에 사용되는 매체이며, 고성능/고가용성을 제공하는 광 스위치를 사용할 수 있다. 네트워크(3300)의 액세스 방식에 따라 스토리지 서버들(3200~3200m)은 파일 스토리지, 블록 스토리지, 또는 오브젝트 스토리지로서 제공될 수 있다.

일 실시예에서, 네트워크(3300)는 SAN(Storage Area Network)과 같은 스토리지 전용 네트워크일 수 있다. 예를 들어, SAN은 FC 네트워크를 이용하고 FCP(FC Protocol)에 따라 구현된 FC-SAN일 수 있다. 다른 예에서, SAN은 TCP/IP 네트워크를 이용하고 iSCSI(SCSI over TCP/IP 또는 Internet SCSI) 프로토콜에 따라 구현된 IP-SAN일 수 있다. 다른 실시예에서, 네트워크(3300)는 TCP/IP 네트워크와 같은 일반 네트워크일 수 있다. 예를 들어, 네트워크(3300)는 FCoE(FC over Ethernet), NAS(Network Attached Storage), NVMe-oF(NVMe over Fabrics) 등의 프로토콜에 따라 구현될 수 있다.

이하에서는, 어플리케이션 서버(3100) 및 스토리지 서버(3200)를 중심으로 설명하기로 한다. 어플리케이션 서버(3100)에 대한 설명은 다른 어플리케이션 서버(3100n)에도 적용될 수 있고, 스토리지 서버(3200)에 대한 설명은 다른 스토리지 서버(3200m)에도 적용될 수 있다.

어플리케이션 서버(3100)는 사용자 또는 클라이언트가 저장 요청한 데이터를 네트워크(3300)를 통해 스토리지 서버들(3200~3200m) 중 하나에 저장할 수 있다. 또한, 어플리케이션 서버(3100)는 사용자 또는 클라이언트가 독출 요청한 데이터를 스토리지 서버들(3200~3200m) 중 하나로부터 네트워크(3300)를 통해 획득할 수 있다. 예를 들어, 어플리케이션 서버(3100)는 웹 서버 또는 DBMS(Database Management System) 등으로 구현될 수 있다.

어플리케이션 서버(3100)는 네트워크(3300)를 통해 다른 어플리케이션 서버(3100n)에 포함된 메모리(3120n) 또는 스토리지 장치(3150n)에 액세스할 수 있고, 또는 네트워크(3300)를 통해 스토리지 서버(3200~3200m)에 포함된 메모리(3220~3220m) 또는 스토리지 장치(3250~3250m)에 액세스할 수 있다. 이로써, 어플리케이션 서버(3100)는 어플리케이션 서버들(3100~3100n) 및/또는 스토리지 서버들(3200~3200m)에 저장된 데이터에 대해 다양한 동작들을 수행할 수 있다. 예를 들어, 어플리케이션 서버(3100)는 어플리케이션 서버들(3100~3100n) 및/또는 스토리지 서버들(3200~3200m) 사이에서 데이터를 이동 또는 카피(copy)하기 위한 명령어를 실행할 수 있다. 이 때 데이터는 스토리지 서버들(3200~3200m)의 스토리지 장치로(3250~3250m)부터 스토리지 서버들(3200~3200m)의 메모리들(3220~3220m)을 거쳐서, 또는 바로 어플리케이션 서버들(3100~3100n)의 메모리(3120~3120n)로 이동될 수 있다. 네트워크(3300)를 통해 이동하는 데이터는 보안 또는 프라이버시를 위해 암호화된 데이터일 수 있다.

스토리지 서버(3200)를 예시로 설명하면, 인터페이스(3254)는 프로세서(3210)와 컨트롤러(3251)의 물리적 연결 및 NIC(3240)와 컨트롤러(3251)의 물리적 연결을 제공할 수 있다. 예를 들어, 인터페이스(3254)는 스토리지 장치(3250)를 전용 케이블로 직접 접속하는 DAS(Direct Attached Storage) 방식으로 구현될 수 있다. 또한, 예를 들어, 인터페이스(3254)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.

스토리지 서버(3200)는 스위치(3230) 및 NIC(3240)을 더 포함할 수 있다. 스위치(3230)는 프로세서(3210)의 제어에 따라 프로세서(3210)와 스토리지 장치(3250)를 선택적으로 연결시키거나, NIC(3240)과 스토리지 장치(3250)를 선택적으로 연결시킬 수 있다. 이와 유사하게, 어플리케이션 서버(3100)는 스위치(3130) 및 NIC(3140)을 더 포함할 수 있다.

일 실시예에서 NIC(3240)는 네트워크 인터페이스 카드, 네트워크 어댑터 등을 포함할 수 있다. NIC(3240)는 유선 인터페이스, 무선 인터페이스, 블루투스 인터페이스, 광학 인터페이스 등에 의해 네트워크(3300)에 연결될 수 있다. NIC(3240)는 내부 메모리, DSP, 호스트 버스 인터페이스 등을 포함할 수 있으며, 호스트 버스 인터페이스를 통해 프로세서(3210) 및/또는 스위치(3230) 등과 연결될 수 있다. 호스트 버스 인터페이스는, 앞서 설명한 인터페이스(3254)의 예시들 중 하나로 구현될 수도 있다. 일 실시예에서, NIC(3240)는 프로세서(3210), 스위치(3230), 스토리지 장치(3250) 중 적어도 하나와 통합될 수도 있다.

스토리지 서버(3200~3200m) 또는 어플리케이션 서버(3100~3100n)에서 프로세서는 스토리지 장치(3150~3150n, 3250~3250m) 또는 메모리(3120~3120n, 3220~3220m)로 커맨드를 전송하여 데이터를 프로그램하거나 리드할 수 있다. 이 때 데이터는 ECC(Error Correction Code) 엔진을 통해 에러 정정된 데이터일 수 있다. 데이터는 데이터 버스 변환(Data Bus Inversion: DBI) 또는 데이터 마스킹(Data Masking: DM) 처리된 데이터로서, CRC(Cyclic Redundancy Code) 정보를 포함할 수 있다. 데이터는 보안 또는 프라이버시를 위해 암호화된 데이터일 수 있다.

스토리지 장치(3150~3150m, 3250~3250m)는 프로세서로부터 수신된 리드 커맨드에 응답하여, 제어 신호 및 커맨드/어드레스 신호를 NAND 플래시 메모리 장치(3252~3252m)로 전송할 수 있다. 이에 따라 NAND 플래시 메모리 장치(3252~3252m)로부터 데이터를 독출하는 경우, RE(Read Enable) 신호는 데이터 출력 제어 신호로 입력되어, 데이터를 DQ 버스로 출력하는 역할을 할 수 있다. RE 신호를 이용하여 DQS(Data Strobe)를 생성할 수 있다. 커맨드와 어드레스 신호는 WE(Write Enable) 신호의 상승 엣지 또는 하강 엣지에 따라 페이지 버퍼에 래치될 수 있다.

컨트롤러(3251)는 스토리지 장치(3250)의 동작을 전반적으로 제어할 수 있다. 일 실시예에서, 컨트롤러(3251)는 SRAM(Static Random Access Memory)을 포함할 수 있다. 컨트롤러(3251)는 기입 커맨드에 응답하여 낸드 플래시(3252)에 데이터를 기입할 수 있고, 또는 독출 커맨드에 응답하여 낸드 플래시(3252)로부터 데이터를 독출할 수 있다. 예를 들어, 기입 커맨드 및/또는 독출 커맨드는 스토리지 서버(3200) 내의 프로세서(3210), 다른 스토리지 서버(3200m) 내의 프로세서(3210m) 또는 어플리케이션 서버(3100, 3100n) 내의 프로세서(3110, 3110n)로부터 제공될 수 있다. DRAM(3253)은 낸드 플래시(3252)에 기입될 데이터 또는 낸드 플래시(3252)로부터 독출된 데이터를 임시 저장(버퍼링)할 수 있다. 또한, DRAM(3253)은 메타 데이터를 저장할 수 있다. 여기서, 메타 데이터는 사용자 데이터 또는 낸드 플래시(3252)를 관리하기 위해 컨트롤러(3251)에서 생성된 데이터이다.

스토리지 장치(3250)는 본 발명의 실시예들에 따른 스토리지 장치이고, 보조 전원 생성부(SPG)(3255)를 포함하며, 보조 전원 장치(110)에 포함되는 복수의 커패시터들 중 특정 커패시터에 불량이 발생한 경우에 불량이 발생한 커패시터만을 차단시킬 수 있어, 불량 발생 시 전체 시스템이 사용 불가되는 것을 방지하고 전체 시스템을 보호하도록 구현될 수 있다. 보조 전원 생성부(3255)는 도 1의 보조 전원 장치(110), 충전 회로(120), 불량 방지 회로(130) 등을 포함하며, 본 발명의 실시예들에 따른 보조 전원 장치의 제어 방법을 수행하도록 구현될 수 있다.

본 발명의 실시예들은 PLP IC를 포함하기 위해 내부 공간(예를 들어, PCB(printed circuit board) 상의 공간)이 상대적으로 큰 스토리지 장치 및/또는 폼 팩터(form factor)에 적용될 수 있다. 예를 들어, EDSFF(Enterprise and Data Center SSD Form Factor) E1.L, EDSFF E3 등의 폼 팩터에 적용될 수 있다.

본 발명의 실시예들은 스토리지 장치 및 스토리지 시스템을 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC, 서버 컴퓨터, 데이터 센터, 워크스테이션, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, PDA, PMP, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔, 네비게이션 기기, 웨어러블 기기, IoT 기기, IoE 기기, e-북, VR 기기, AR 기기, 드론 등의 전자 시스템에 더욱 유용하게 적용될 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

복수의 커패시터들을 포함하고, 충전 전압에 기초하여 충전되며, 내부 전원 전압을 생성하는 보조 전원 장치;
외부 전원 전압에 기초하여 상기 충전 전압을 생성하는 충전 회로;
상기 복수의 커패시터들에 불량이 발생하는지 모니터링하고, 상기 복수의 커패시터들 중 적어도 일부에 불량이 발생한 경우에 상기 불량이 발생한 커패시터를 차단시키는 불량 방지 회로; 및
상기 외부 전원 전압 또는 상기 내부 전원 전압에 기초하여 동작하는 메인 시스템부를 포함하고,
상기 불량 방지 회로는,
상기 충전 전압과 상기 복수의 커패시터들의 일 단 사이에 직접 연결되는 복수의 저항들;
상기 복수의 커패시터들의 타 단과 접지 전압 사이에 직접 연결되는 복수의 트랜지스터들; 및
상기 복수의 저항들 및 상기 복수의 커패시터들에 대한 복수의 전류들을 이용하여 상기 복수의 커패시터들에 불량이 발생하는지 모니터링하고, 상기 복수의 트랜지스터들 및 복수의 제어 신호들을 이용하여 상기 불량이 발생한 커패시터를 차단시키는 제어 회로를 포함하고,
상기 제어 회로는 상기 복수의 저항들을 이용하여 상기 복수의 커패시터들의 일 단의 복수의 전압들을 센싱하고 상기 충전 전압 및 상기 복수의 전압들에 기초하여 상기 복수의 커패시터들에 대한 상기 복수의 전류들을 계산하며,
상기 제어 회로는 상기 복수의 저항들 및 상기 복수의 트랜지스터들에 의한 상기 충전 전압의 전압 강하(voltage drop)를 보상하기 위한 충전 전압 제어 신호를 생성하여 상기 충전 회로에 제공하는 스토리지 장치.
제 1 항에 있어서,
상기 복수의 커패시터들의 개수, 상기 복수의 저항들의 개수 및 상기 복수의 트랜지스터들의 개수는 동일하고,
상기 복수의 커패시터들 중 하나에 상기 복수의 저항들 중 하나 및 상기 복수의 트랜지스터들 중 하나가 연결되는 것을 특징으로 하는 스토리지 장치.
제 2 항에 있어서,
상기 복수의 커패시터들은 제1 커패시터를 포함하고, 상기 복수의 저항들은 상기 충전 전압과 상기 제1 커패시터의 일 단 사이에 연결되는 제1 저항을 포함하고, 상기 복수의 트랜지스터들은 상기 제1 커패시터의 타 단과 상기 접지 전압 사이에 연결되는 제1 트랜지스터를 포함하고, 상기 복수의 전류들은 상기 제1 커패시터에 대한 제1 전류를 포함하고, 상기 복수의 제어 신호들은 상기 제1 트랜지스터에 인가되는 제1 제어 신호를 포함하며,
상기 제어 회로는 상기 제1 저항을 이용하여 상기 제1 커패시터의 일 단의 제1 전압을 센싱하고, 상기 충전 전압 및 상기 제1 전압에 기초하여 상기 제1 전류를 계산하며, 상기 제1 전류에 기초하여 상기 제1 커패시터에 불량이 발생하는지 판단하는 것을 특징으로 하는 스토리지 장치.
제 3 항에 있어서,
상기 제어 회로는 상기 제1 전류가 제1 기준 전류보다 큰 경우에, 상기 제1 커패시터에 불량이 발생한 것으로 판단하는 것을 특징으로 하는 스토리지 장치.
제 3 항에 있어서,
상기 제어 회로는 상기 제1 전류가 제2 기준 전류보다 작은 경우에, 상기 제1 커패시터에 불량이 발생한 것으로 판단하는 것을 특징으로 하는 스토리지 장치.
제 3 항에 있어서,
상기 제어 회로는 상기 제1 커패시터에 불량이 발생한 것으로 판단한 경우에 상기 제1 제어 신호를 활성화시키고,
상기 활성화된 제1 제어 신호를 기초로 상기 제1 트랜지스터가 턴 오프 되고 상기 제1 커패시터에 대한 전원 경로(power path)의 연결이 끊어지는 것을 특징으로 하는 스토리지 장치.
제 6 항에 있어서,
상기 제어 회로는 메모리를 포함하고, 상기 제1 커패시터에 대한 제1 불량 정보가 상기 메모리에 기록되는 것을 특징으로 하는 스토리지 장치.
제 7 항에 있어서,
상기 스토리지 장치에 대한 불량 분석을 수행하는 경우에, 상기 제1 불량 정보가 이용되는 것을 특징으로 하는 스토리지 장치.
제 7 항에 있어서,
상기 스토리지 장치가 파워 오프 되었다가 다시 파워 온 되는 경우에, 상기 제어 회로는 상기 제1 전압을 센싱하는 동작, 상기 제1 전류를 계산하는 동작 및 상기 제1 커패시터에 불량이 발생하는지 판단하는 동작 없이, 상기 제1 불량 정보에 기초하여 상기 제1 제어 신호를 활성화시키는 것을 특징으로 하는 스토리지 장치.
삭제
제 1 항에 있어서,
상기 충전 회로는 상기 충전 전압 제어 신호에 기초하여 상기 충전 전압의 레벨을 증가시키는 것을 특징으로 하는 스토리지 장치.
제 3 항에 있어서,
상기 제어 회로는 원격 측정(telemetry) 기능을 추가적으로 수행하며, 상기 제1 커패시터에 불량이 발생하기 전에 불량 예방(prevention) 또는 사전 알림(pre-notice)을 수행하는 것을 특징으로 하는 스토리지 장치.
제 12 항에 있어서,
상기 제어 회로는 상기 제1 전류가 제1 기준 전류보다 큰 경우에, 상기 제1 커패시터에 대한 불량 발생 가능성이 높아진 것을 나타내는 제1 알림 신호를 생성하며,
상기 제어 회로는 상기 제1 전류가 상기 제1 기준 전류보다 큰 제2 기준 전류보다 큰 경우에, 상기 제1 커패시터에 불량이 발생한 것으로 판단하고, 상기 제1 커패시터에 불량이 발생한 것을 나타내는 제2 알림 신호를 생성하는 것을 특징으로 하는 스토리지 장치.
제 1 항에 있어서,
상기 복수의 커패시터들은 각각 하나 이상의 커패시터들을 포함하는 복수의 커패시터 그룹들로 그룹화되고,
상기 복수의 커패시터 그룹들의 개수, 상기 복수의 저항들의 개수 및 상기 복수의 트랜지스터들의 개수는 동일하며,
상기 복수의 커패시터 그룹들 중 하나에 상기 복수의 저항들 중 하나 및 상기 복수의 트랜지스터들 중 하나가 연결되는 것을 특징으로 하는 스토리지 장치.
스토리지 장치에 포함되고, 복수의 커패시터들을 포함하며, 충전 전압에 기초하여 내부 전원 전압을 생성하는 보조 전원 장치의 제어 방법으로서,
상기 충전 전압에 기초하여 상기 복수의 커패시터들을 충전하는 단계;
상기 충전 전압과 상기 복수의 커패시터들의 일 단 사이에 직접 연결되는 복수의 저항들 및 상기 복수의 커패시터들에 대한 복수의 전류들을 이용하여 상기 복수의 커패시터들에 불량이 발생하는지 모니터링하는 단계; 및
상기 복수의 커패시터들 중 적어도 일부에 불량이 발생한 경우에 상기 복수의 커패시터들의 타 단과 접지 전압 사이에 직접 연결되는 복수의 트랜지스터들 및 복수의 제어 신호들을 이용하여 상기 불량이 발생한 커패시터를 차단시키는 단계를 포함하고,
상기 스토리지 장치는 상기 복수의 저항들, 상기 복수의 트랜지스터들 및 제어 회로를 포함하는 불량 방지 회로를 포함하고,
상기 제어 회로는 상기 복수의 저항들을 이용하여 상기 복수의 커패시터들의 일 단의 복수의 전압들을 센싱하고 상기 충전 전압 및 상기 복수의 전압들에 기초하여 상기 복수의 커패시터들에 대한 상기 복수의 전류들을 계산하며,
상기 제어 회로는 상기 복수의 저항들 및 상기 복수의 트랜지스터들에 의한 상기 충전 전압의 전압 강하(voltage drop)를 보상하기 위한 충전 전압 제어 신호를 생성하는 보조 전원 장치의 제어 방법.
제 15 항에 있어서, 상기 복수의 커패시터들에 불량이 발생하는지 모니터링하는 단계는,
상기 복수의 저항들을 이용하여 상기 복수의 커패시터들의 일 단의 상기 복수의 전압들을 순차적으로 센싱하는 단계;
상기 충전 전압 및 상기 복수의 전압들에 기초하여 상기 복수의 전류들을 순차적으로 계산하는 단계; 및
상기 복수의 전류들과 기준 전류를 순차적으로 비교하여 상기 복수의 커패시터들에 불량이 발생하는지 순차적으로 판단하는 단계를 포함하는 것을 특징으로 하는 보조 전원 장치의 제어 방법.
제 15 항에 있어서, 상기 불량이 발생한 커패시터를 차단시키는 단계는,
상기 복수의 커패시터들 중 제1 커패시터에 불량이 발생한 것으로 판단한 경우에 상기 복수의 제어 신호들 중 제1 제어 신호를 활성화시키는 단계; 및
상기 활성화된 제1 제어 신호를 기초로 상기 복수의 트랜지스터들 중 제1 트랜지스터를 턴 오프 하여 상기 제1 커패시터에 대한 전원 경로(power path)의 연결을 끊는 단계를 포함하는 것을 특징으로 하는 보조 전원 장치의 제어 방법.
제 17 항에 있어서, 상기 불량이 발생한 커패시터를 차단시키는 단계는,
상기 제1 커패시터에 대한 제1 불량 정보를 기록하는 단계를 더 포함하는 것을 특징으로 하는 보조 전원 장치의 제어 방법.
제 15 항에 있어서,
상기 충전 전압 제어 신호에 기초하여 상기 충전 전압의 레벨을 증가시키는 단계를 더 포함하는 것을 특징으로 하는 보조 전원 장치의 제어 방법.
제1 내지 제N(N은 2 이상의 자연수) 커패시터들을 포함하고, 충전 전압에 기초하여 충전되며, 내부 전원 전압을 생성하는 보조 전원 장치;
외부 전원 전압에 기초하여 상기 충전 전압을 생성하는 충전 회로;
상기 제1 내지 제N 커패시터들에 불량이 발생하는지 모니터링하고, 상기 제1 내지 제N 커패시터들 중 적어도 하나에 불량이 발생한 경우에 상기 불량이 발생한 커패시터만을 차단시키는 불량 방지 회로; 및
상기 외부 전원 전압 또는 상기 내부 전원 전압에 기초하여 동작하는 메인 시스템부를 포함하고,
상기 불량 방지 회로는,
상기 충전 전압과 상기 제1 내지 제N 커패시터들의 일 단 사이에 직접 연결되는 제1 내지 제N 저항들;
상기 제1 내지 제N 커패시터들의 타 단과 접지 전압 사이에 직접 연결되고, 제1 내지 제N 제어 신호들을 수신하는 제1 내지 제N 트랜지스터들; 및
상기 제1 내지 제N 저항들을 이용하여 상기 제1 내지 제N 커패시터들의 일 단의 제1 내지 제N 전압들을 순차적으로 센싱하고, 상기 충전 전압 및 상기 제1 내지 제N 전압들에 기초하여 상기 제1 내지 제N 커패시터들에 대한 제1 내지 제N 전류들을 순차적으로 계산하고, 상기 제1 내지 제N 전류들과 기준 전류를 순차적으로 비교하여 상기 제1 내지 제N 커패시터들에 불량이 발생하는지 순차적으로 판단하고, 상기 제1 커패시터에 불량이 발생한 경우에 상기 제1 제어 신호를 활성화시키고 상기 제1 커패시터에 대한 제1 불량 정보를 기록하고, 상기 제1 내지 제N 커패시터들 모두가 정상인 경우에 상기 제1 내지 제N 저항들 및 상기 제1 내지 제N 트랜지스터들에 의한 상기 충전 전압의 전압 강하(voltage drop)를 보상하기 위한 충전 전압 제어 신호를 생성하는 제어 회로를 포함하며,
상기 제1 커패시터에 불량이 발생한 경우에 상기 활성화된 제1 제어 신호에 기초하여 상기 제1 트랜지스터가 턴 오프 되고 상기 제1 커패시터에 대한 전원 경로(power path)의 연결이 끊어지고,
상기 제1 내지 제N 커패시터들 모두가 정상인 경우에 상기 충전 회로는 상기 충전 전압 제어 신호에 기초하여 상기 충전 전압의 레벨을 증가시키는 스토리지 장치.