KR20230053926A - 스토리지 장치 및 전자 장치 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 스토리지 장치는, 인터페이스를 통해 외부 호스트와 데이터를 주고받는 컨트롤러, 상기 데이터를 저장하는 복수의 메모리 장치들, 상기 인터페이스를 통해 수신한 외부 전압을 이용하여, 상기 컨트롤러 및 상기 복수의 메모리 장치들의 동작에 필요한 내부 전압들을 출력하는 전원 회로, 상기 컨트롤러 및 상기 복수의 메모리 장치들과 상기 전원 회로 사이에 연결되며, 상기 컨트롤러 및 상기 복수의 메모리 장치들에 동작 전압을 공급하는 분배 회로, 및 상기 내부 전압들 중 제1 내부 전압을 기준 전압과 비교하는 제1 비교기, 및 상기 제1 내부 전압과 다른 제2 내부 전압을 상기 기준 전압과 비교하는 제2 비교기를 포함하며, 상기 제1 비교기의 출력과 상기 제2 비교기의 출력을 연산하여 상기 동작 전압의 방전 여부를 결정하는 방전 제어 신호를 출력하는 연산 회로를 갖는 방전 회로를 포함한다.
Description
본 발명은 스토리지 장치 및 전자 장치에 관한 것이다.
스토리지 장치는 외부 호스트와 연결되어 데이터를 주고받을 수 있는 장치로, 컨트롤러, 데이터를 저장하는 메모리 장치, 전원 회로를 포함할 수 있다. 전원 회로는 외부 호스트로부터 인터페이스를 통해 공급받는 전압을 이용하여 컨트롤러와 메모리 장치의 동작에 필요한 전압을 생성함으로써, 스토리지 장치를 안정적으로 동작시킬 수 있다. 다만, 전원이 짧게 턴-오프된 후 다시 턴-온되는 등의 상황에서, 전원 회로가 출력하는 전압이 빠르게 방전되지 못하면, 컨트롤러 및 메모리 장치의 동작 안정성이 저하되는 문제가 발생할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 다양한 상황에서 전압 회로가 출력하고 컨트롤러와 메모리 장치 등에 분배되는 동작 전압을 빠르고 안정적으로 방전시킴으로써, 동작 안정성을 개선할 수 있는 스토리지 장치, 및 전자 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 스토리지 장치는, 인터페이스를 통해 외부 호스트와 데이터를 주고받는 컨트롤러, 상기 데이터를 저장하는 복수의 메모리 장치들, 상기 인터페이스를 통해 수신한 외부 전압을 이용하여, 상기 컨트롤러 및 상기 복수의 메모리 장치들의 동작에 필요한 내부 전압들을 출력하는 전원 회로, 상기 컨트롤러 및 상기 복수의 메모리 장치들과 상기 전원 회로 사이에 연결되며, 상기 컨트롤러 및 상기 복수의 메모리 장치들에 동작 전압을 공급하는 분배 회로, 및 상기 내부 전압들 중 제1 내부 전압을 기준 전압과 비교하는 제1 비교기, 및 상기 제1 내부 전압과 다른 제2 내부 전압을 상기 기준 전압과 비교하는 제2 비교기를 포함하며, 상기 제1 비교기의 출력과 상기 제2 비교기의 출력을 연산하여 상기 동작 전압의 방전 여부를 결정하는 방전 제어 신호를 출력하는 연산 회로를 갖는 방전 회로를 포함한다.
본 발명의 일 실시예에 따른 스토리지 장치는, 인터페이스를 통해 외부 호스트와 데이터를 주고받는 컨트롤러, 상기 데이터를 저장하는 복수의 메모리 장치들, 상기 인터페이스를 통해 상기 외부 호스트로부터 외부 전압을 공급받으며, 상기 컨트롤러 및 상기 복수의 메모리 장치들의 동작에 필요한 동작 전압, 및 복수의 내부 전압들을 출력하는 전원 회로, 및 상기 컨트롤러 및 상기 복수의 메모리 장치들 중 적어도 하나와 상기 전원 회로 사이에 연결되고, 상기 동작 전압의 방전을 제어하는 방전 제어 신호를 출력하는 방전 회로를 포함하며, 상기 방전 회로는 상기 내부 전압들 중 제1 내부 전압을 기준 전압과 비교하는 제1 비교기, 및 상기 내부 전압들 중 상기 제1 내부 전압과 다른 제2 내부 전압을 상기 기준 전압과 비교하는 제2 비교기 각각의 출력에 기초하여 상기 방전 제어 신호를 출력하며, 상기 제1 비교기와 상기 제2 비교기는 서로 독립적으로 동작한다.
본 발명의 일 실시예에 따른 전자 장치는, 인터페이스를 통해 외부 전압을 수신하며, 상기 외부 전압을 이용하여 복수의 내부 전압들을 출력하는 전원 회로, 상기 복수의 내부 전압들을 분배하여 복수의 반도체 장치들로 출력하는 분배 회로, 및 상기 복수의 반도체 장치들 중 적어도 하나와 상기 전원 회로 사이에 연결되며, 상기 복수의 내부 전압들 중 하나를 기준 전압과 비교하여 제1 비교 신호를 출력하는 제1 비교기, 상기 복수의 내부 전압들 중 다른 하나를 상기 기준 전압과 비교하여 제2 비교 신호를 출력하는 제2 비교기, 및 상기 제1 비교 신호와 상기 제2 비교 신호를 OR 연산하는 논리 회로를 갖는 방전 회로를 포함하며, 상기 제1 비교기에 공급되는 제1 전원 전압과 상기 제2 비교기에 공급되는 제2 전원 전압 중 적어도 하나는 상기 외부 전압 또는 상기 외부 전압을 분배하여 생성한 전압이다.
본 발명의 일 실시예에 따르면, 컨트롤러 및 메모리 장치 중 적어도 하나와 전원 회로 사이에 별도의 방전 회로를 연결하며, 방전 회로는 서로 다른 전원 전압들로 동작하는 둘 이상의 비교기들을 포함할 수 있다. 비교기들에 공급되는 전원 전압들은 서로 다른 전압들로서, 전원 회로가 출력하는 내부 전압 또는 인터페이스를 통해 공급받는 외부 전압일 수 있다. 특정 상황에서 비교기들 중 하나가 동작하지 않더라도, 다른 비교기가 전원 회로가 컨트롤러 및 메모리 장치에 공급하는 동작 전압을 방전시킬 수 있으며, 스토리지 장치를 안정적으로 동작시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 스토리지 장치들을 간단하게 나타낸 도면들이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 스토리지 장치를 포함하는 시스템을 간단하게 나타낸 블록도들이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 분배 회로를 설명하기 위한 도면들이다.
도 7은 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 방전 회로를 설명하기 위한 도면이다.
도 8은 도 7에 도시한 일 실시예에 따른 방전 회로의 동작을 설명하기 위한 도면이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 방전 회로를 설명하기 위한 도면들이다.
도 11은 도 9 및 도 10에 도시한 일 실시예에 따른 방전 회로의 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 방전 회로를 설명하기 위한 도면이다.
도 13 내지 도 15는 도 12에 도시한 일 실시예에 따른 방전 회로의 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 방전 회로를 설명하기 위한 도면이다.
도 17 내지 도 19는 도 16에 도시한 일 실시예에 따른 방전 회로의 동작을 설명하기 위한 도면이다.
도 20은 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 방전 회로를 설명하기 위한 도면이다.
도 21 내지 도 23은 도 20에 도시한 일 실시예에 따른 방전 회로의 동작을 설명하기 위한 도면이다.
도 24 및 도 25는 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 메모리 장치를 설명하기 위해 제공되는 도면들이다.
도 26은 본 발명의 일 실시예에 따른 방전 회로를 포함하는 메모리 모듈을 간단하게 나타낸 도면이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 스토리지 장치를 포함하는 시스템을 간단하게 나타낸 블록도들이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 분배 회로를 설명하기 위한 도면들이다.
도 7은 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 방전 회로를 설명하기 위한 도면이다.
도 8은 도 7에 도시한 일 실시예에 따른 방전 회로의 동작을 설명하기 위한 도면이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 방전 회로를 설명하기 위한 도면들이다.
도 11은 도 9 및 도 10에 도시한 일 실시예에 따른 방전 회로의 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 방전 회로를 설명하기 위한 도면이다.
도 13 내지 도 15는 도 12에 도시한 일 실시예에 따른 방전 회로의 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 방전 회로를 설명하기 위한 도면이다.
도 17 내지 도 19는 도 16에 도시한 일 실시예에 따른 방전 회로의 동작을 설명하기 위한 도면이다.
도 20은 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 방전 회로를 설명하기 위한 도면이다.
도 21 내지 도 23은 도 20에 도시한 일 실시예에 따른 방전 회로의 동작을 설명하기 위한 도면이다.
도 24 및 도 25는 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 메모리 장치를 설명하기 위해 제공되는 도면들이다.
도 26은 본 발명의 일 실시예에 따른 방전 회로를 포함하는 메모리 모듈을 간단하게 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 스토리지 장치들을 간단하게 나타낸 도면들이다.
도 1 및 도 2를 참조하여 설명하는 실시예들에서, 스토리지 장치들(10, 20) 각각은 솔리드 스테이트 드라이브(Solid State Drive) 장치일 수 있다. 먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 스토리지 장치(10)는 전원 회로(11), 컨트롤러(12), 복수의 메모리 장치들(13a-13b: 13) 등을 포함할 수 있다. 전원 회로(11)와 컨트롤러(12) 및 메모리 장치들(13)은 시스템 기판(14)에 형성되는 배선 패턴들(15)에 의해 서로 연결될 수 있다.
시스템 기판(14)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(16)를 포함할 수 있다. 커넥터(16)에 포함되는 복수의 핀들의 개수와 배치는, 스토리지 장치(10)와 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 스토리지 장치(10)는 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 일례로, 도 1에 도시한 일 실시예에 따른 스토리지 장치(10)는 2.5인치 디스크 드라이브와 같은 폼팩터를 가질 수 있으며, SATA 프로토콜에 따라 외부의 다른 장치와 통신할 수 있다.
스토리지 장치(10)는 커넥터(16)를 통해 외부 호스트가 공급하는 전원에 의해 동작할 수 있다. 스토리지 장치(10)의 전원 회로(11)는 외부 호스트가 커넥터(16)를 통해 공급하는 외부 전압을 이용하여, 컨트롤러(12) 및 메모리 장치들(13)의 동작에 필요한 내부 전압들을 생성하는 PMIC(Power Management Integrated Circuit)일 수 있다. 실시예에 따라, 스토리지 장치(10)는 전원 회로(11)가 생성하는 내부 전압들을 컨트롤러(12) 및 메모리 장치들(13)에 동작 전압으로 분배하는 분배 회로를 더 포함할 수 있다.
컨트롤러(12)는 메모리 장치들(13)에 데이터를 기록하거나, 메모리 패키지들(13)로부터 데이터를 읽어올 수 있으며, 외부 호스트와 데이터를 주고받을 수 있다. 메모리 장치들(13)은 서로 분리된 제1 및 제2 메모리 장치들(13a, 13b)을 포함할 수 있으며, 제1 및 제2 메모리 장치들(13a, 13b) 각각은 하나 이상의 메모리 칩들을 포함할 수 있다. 메모리 칩들은 NAND 메모리 칩일 수 있으며, 컨트롤러(12)는 NAND 메모리 칩들을 제어하기 위한 NAND 컨트롤러 및 메모리 인터페이스 등을 포함할 수 있다.
다음으로 도 2를 참조하면, 본 발명의 일 실시예에 따른 스토리지 장치(20)는 M.2 표준에 따른 폼팩터를 가질 수 있으며, PCI-Express 프로토콜에 따라 외부의 호스트, 예를 들어 중앙 처리 장치, 시스템-온-칩, 애플리케이션 프로세서 등과 통신할 수 있다.
스토리지 장치(20)는 전원 회로(21), 컨트롤러(22), 메모리 장치들(23), DRAM(24) 및 시스템 기판(25) 등을 포함할 수 있다. 전원 회로(21)와 컨트롤러(22), 메모리 장치들(23)의 구성과 동작은, 앞서 도 1을 참조하여 설명한 바와 유사할 수 있다.
DRAM(24)은 데이터 저장 공간인 메모리 장치들(23)과 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 스토리지 장치(20)에 포함되는 DRAM(24)은 일종의 캐시 메모리로도 동작할 수 있으며, 메모리 장치들(23)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 컨트롤러(22)는 NAND 메모리 칩들을 포함하는 메모리 장치들(23)을 제어하기 위한 NAND 컨트롤러 외에, DRAM(24)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
시스템 기판(25)은 외부 호스트와의 연결을 위한 커넥터(26)를 포함하며, 시스템 기판(25)에는 적어도 하나의 집적 회로들(27)이 더 실장될 수 있다. 일례로, 집적 회로들(27)은 전원 회로(21)가 생성하는 내부 전압들을 컨트롤러(22), 메모리 장치들(23), DRAM(24) 등에 분배하는 분배 회로를 포함할 수 있다. 분배 회로는, 전원 회로(21)와 별도의 패키지로 구현될 수 있다.
한편, 도 1 및 도 2를 참조하여 설명한 실시예들에 따른 스토리지 장치들(10, 20) 각각에서, 전원 회로(11, 21)의 출력단에는 별도의 방전 회로가 연결될 수 있다. 방전 회로는 전원 회로(11, 21)는 물론 분배 회로와도 별개의 패키지로 제공될 수 있으며, 전원 회로(11, 21)가 외부 호스트로부터 공급받은 외부 전압을 이용하여 생성하는 내부 전압들의 레벨을 감지하여 컨트롤러(12, 22), 메모리 장치들(13, 23) 및 DRAM(24) 등에 공급되는 동작 전압의 방전 여부를 결정할 수 있다. 다만, 실시예들에 따라, 분배 회로와 방전 회로, 및 전원 회로(11, 21) 중 적어도 일부는, 하나의 패키지에 포함될 수도 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 스토리지 장치를 포함하는 시스템을 간단하게 나타낸 블록도들이다.
먼저 도 3을 참조하면, 본 발명의 일 실시예에 따른 시스템(100)은 스토리지 장치(110)와 호스트(120)를 포함할 수 있다. 호스트(120)는 스토리지 장치(110)를 제어하여 스토리지 장치(110)에 데이터를 저장하거나, 스토리지 장치(110)에 저장된 데이터를 읽어올 수 있다. 호스트(120)는 중앙 처리 장치(CPU), 애플리케이션 프로세서(AP), 시스템-온-칩(SoC) 등의 장치들 중 하나일 수 있다.
호스트(120)는 스토리지 장치(110)와 연결되는 인터페이스(121), 주요 연산을 실행하는 코어(122), 메모리(123), 및 가속기(124) 등을 포함할 수 있다. 실시예에 따라 호스트(120)는 둘 이상의 코어(122)를 포함할 수 있으며, 메모리(123)는 호스트(120) 내부의 캐시 메모리 등일 수 있다. 가속기(124)는 AI 데이터 연산 등을 실행할 수 있다.
스토리지 장치(110)는 인터페이스(111), 전원 회로(112), 컨트롤러(113), 메모리 패키지(114), 분배 회로(115) 및 방전 회로(116) 등을 포함할 수 있다. 인터페이스(111)를 통해 호스트(120)로부터 제어 커맨드를 수신하여 동작하며, 데이터를 수신하여 메모리 패키지(114)에 저장하거나, 메모리 패키지(114)에 저장된 데이터를 인출하여 호스트(120)로 데이터를 출력할 수 있다. 제어 커맨드는 주소 정보를 포함할 수 있으며, 컨트롤러(113)는 주소 정보를 참조하여 메모리 패키지(114)에 포함된 복수의 메모리 장치들(114A) 중 적어도 하나에 데이터를 저장하거나, 복수의 메모리 장치들(114A) 중 적어도 하나로부터 데이터를 읽어올 수 있다.
또한 스토리지 장치(110)는, 인터페이스(111)를 통해 동작에 필요한 외부 전압을 호스트(120)로부터 수신할 수 있다. 인터페이스(111)를 통해 수신한 외부 전압은 전원 회로(112)에 입력되며, 전원 회로(112)는 외부 전압을 이용하여 복수의 내부 전압들을 출력할 수 있다. 전원 회로(112)가 생성하는 복수의 내부 전압들은 분배 회로(115)로 출력되며, 분배 회로(115)는 복수의 내부 전압들을 이용하여 컨트롤러(113) 및 메모리 패키지(114)에 동작 전압을 출력할 수 있다.
방전 회로(116)는 분배 회로(115)와 유사하게, 전원 회로(112)의 내부 전압들을 입력받아 동작할 수 있다. 다만, 방전 회로(116)는 분배 회로(115)로 별도의 동작 전압을 출력하지 않으며, 전원을 빠르게 차단해야 하는 상황에서 분배 회로(115)가 컨트롤러(113)와 메모리 패키지(114)로 출력하는 동작 전압을 방전시킬 수 있다. 일례로, 방전 회로(116)는, 전원을 빠르게 차단해야 하는 상황에서 분배 회로(115)의 출력단과 접지단 사이에 연결되는 스위치 소자를 턴-온시켜 동작 전압을 방전시킬 수 있다.
다음으로 도 4를 참조하면, 시스템(100A)은 스토리지 장치(110A)와 호스트(120)를 포함하며, 스토리지 장치(110A)는 인터페이스(111), 전원 회로(112), 컨트롤러(113), 메모리 패키지(114), 방전 회로(115), 분배 회로(116) 및 DRAM(117) 등을 포함할 수 있다. 일 실시예에서 DRAM(117)은 컨트롤러(113)가 메모리 패키지(114)에 저장된 데이터를 호스트(120)와 주고받는 동작에서 속도 개선을 위한 버퍼 메모리로 동작할 수 있다.
DRAM(117)은 컨트롤러(113) 및 메모리 패키지(114)와 마찬가지로, 분배 회로(115)를 통해 전원 회로(112)가 생성한 동작 전압을 입력받을 수 있다. 또한 전원을 빠르게 차단해야 하는 상황, 예를 들어 SPOR(Sudden Power Off Recovery) 등의 상황에서, 방전 회로(116)는 DRAM(117)에 공급되는 동작 전압을 빠르게 방전시킬 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 분배 회로를 설명하기 위한 도면들이다.
도 5를 참조하면, 분배 회로(200)는 스토리지 장치의 전원 회로가 생성하는 복수의 내부 전압들(VIN, VEN, VBIAS)을 수신하여 동작 전압(VOP)을 출력할 수 있다. 일례로 동작 전압(VOP)은 스토리지 장치에 포함되는 컨트롤러 및 메모리 장치들에 공급되는 일종의 전원 전압일 수 있다.
일 실시예에서, 분배 회로(200)는 부하 스위치(Load Switch) 회로로 구현될 수 있다. 분배 회로(200)는 전원 회로, 및 전원 회로의 부하(Load)인 컨트롤러와 메모리 장치들 사이에 연결되며, 온도, 전압, 전류 등의 변화에 대응하여 컨트롤러와 메모리 장치들을 보호하거나, 또는 빠른 전원 차단이 필요한 상황 등에서 동작 전압(VOP)을 빠르게 방전시킬 수 있다.
분배 회로(200)는 부하 스위치(Q1), 다이오드(D1), 스위치 제어 회로(210), 차지 펌프(220), 방전 회로(230), 및 출력 스위치(SW) 등을 포함할 수 있다. 부하 스위치(Q1)는 입력 전압(VIN)과 동작 전압(VOP) 사이에 연결되며, 부하 스위치(Q1)가 턴-온되면 입력 전압(VIN)이 동작 전압(VOP)으로서 컨트롤러 및 메모리 장치들에 공급될 수 있다. 부하 스위치(Q1)에는 다이오드(D1)가 연결되며, 다이오드(D1)는 역방향으로 흐르는 전류를 차단할 수 있다.
스위치 제어 회로(210)는 부하 스위치(Q1)의 제어단인 게이트에 연결되는 드라이버를 포함할 수 있으며, 부하 스위치(Q1)의 온/오프를 제어할 수 있다. 차지 펌프(220)는 바이어스 전압(VBIAS)과 인에이블 전압(VEN)에 의해 동작하며, 스위치 제어 회로(210)의 동작에 필요한 전압을 생성하여 공급할 수 있다.
한편, 도 5에 도시한 바와 같이, 분배 회로(200)는 특정 조건에서 출력인 공급 전압(VOP)을 빠르게 방전시킬 수 있는 출력 스위치(SW)와 방전 회로(230)를 포함할 수 있다. 출력 스위치(SW)는 공급 전압(VOP)이 출력되는 출력단과 접지단 사이에 연결되며, 방전 회로(230)는 출력 스위치(SW)의 온/오프를 제어할 수 있다. 이하, 도 6을 참조하여 방전 회로(230)의 동작을 더욱 상세히 설명하기로 한다.
도 6을 참조하면, 방전 회로(230)는 비교기(CMP)를 포함할 수 있다. 비교기(CMP)는 소정의 전원 전압(Vs)에 의해 동작하며, 기준 전압(VREF)과 제1 내부 전압(VINT1)을 비교할 수 있다. 방전 회로(230)가 분배 회로(200) 내에 포함되므로, 비교기(CMP)에 공급되는 전원 전압(Vs)은 물론, 기준 전압(VREF)과 비교되는 제1 내부 전압(VINT1) 역시 입력 전압(VIN)과 바이어스 전압(VBIAS), 및 인에이블 전압(VEN) 중에서 선택될 수 있다.
일 실시예에서, 전원 전압(Vs)은 바이어스 전압(VBIAS)이고, 제1 내부 전압(VINT1)은 인에이블 전압(VEN)일 수 있다. 따라서, 분배 회로(230)의 비교기(CMP)는 인에이블 전압(VEN)이 기준 전압(VREF)보다 작게 감소하는 경우, 출력 스위치(SW)를 턴-온시킬 수 있다. 다시 말해, 인에이블 전압(VEN)이 기준 전압(VREF) 아래로 감소하면, 출력 스위치(SW)가 분배 회로(230)에 의해 턴-온됨으로써, 동작 전압(VOP)이 빠르게 방전될 수 있다.
다만 상기와 같은 동작은, 비교기(CMP)가 정상적으로 동작할 수 있는 전원 전압(Vs)이 공급되는 것을 가정한 상황에서 가능할 수 있다. 일례로, 전원 전압(Vs)으로서 공급되는 바이어스 전압(VBIAS)이, 비교기(CMP)가 정상적으로 동작할 수 없는 레벨까지 감소하면, 비교기(CMP)에 의해 출력 스위치(SW)가 턴-온되지 못할 수 있다. 따라서, 동작 전압(VOP)을 빠르게 방전시켜야 하는 상황에서 지속적으로 동작 전압(VOP)이 출력될 수 있으며, 결과적으로 스토리지 장치의 동작 안정성이 저하될 수 있다.
본 발명의 일 실시예에서는, 분배 회로(200)와 별개로, 컨트롤러 및 메모리 장치들과 전원 회로 사이에 방전 회로를 연결함으로써 스토리지 장치의 동작 안정성을 개선할 수 있다. 본 발명의 일 실시예에 따른 방전 회로는 둘 이상의 비교기들을 포함하며, 내부 전압들(VIN, VEN, VBIAS) 중 둘 이상을 기준 전압과 비교하여 출력 스위치(SW)의 턴-온 여부를 결정할 수 있다. 또한, 둘 이상의 비교기들이 내부 전압들(VIN, VEN, VBIAS) 중 서로 다른 전압들에 의해 각각 동작하거나, 또는 전원 회로에 입력되는 외부 전압에 의해 동작할 수 있다. 따라서, 동작 전압(VOP)의 빠른 방전이 필요한 상황에서 출력 스위치(SW)를 빠르게 턴-온시킬 수 있으며, 스토리지 장치의 동작 안정성을 개선할 수 있다.
도 7은 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 방전 회로를 설명하기 위한 도면이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 방전 회로(300)는, 제1 비교기(CMP1)와 제2 비교기(CMP2)를 포함할 수 있다. 제1 비교기(CMP1)는 제1 내부 전압에 해당하는 인에이블 전압(VEN)을 기준 전압(VREF)과 비교하고, 제2 비교기(CMP2)는 제2 내부 전압에 해당하는 바이어스 전압(VBIAS)을 기준 전압(VREF)과 비교할 수 있다. 제1 비교기(CMP1)와 제2 비교기(CMP2) 각각은, 비반전 입력 단자로 기준 전압(VREF)을 입력받을 수 있다.
제1 비교기(CMP1)가 출력하는 제1 비교 신호(VOUT1) 및/또는 제2 비교기(CMP2)가 출력하는 제2 비교 신호(VOUT2)에 의해, 분배 회로에 포함되는 출력 스위치(SW)의 온/오프가 결정될 수 있다. 일례로, 방전 회로(300)는 제1 비교 신호(VOUT1)와 제2 비교 신호(VOUT2)를 OR 연산하는 OR 게이트(OR)를 포함할 수 있다. OR 게이트(OR)는 출력 스위치(SW)의 제어단에 방전 제어 신호를 출력할 수 있다. 다만, 실시예들에 따라, 방전 회로(300)는 OR 게이트(OR)와 다른 연산 회로를 포함할 수도 있다.
일례로, 제1 비교 신호(VOUT1)와 제2 비교 신호(VOUT2) 중 적어도 하나가 하이 로직에 대응하는 전압 레벨을 갖는 경우, OR 게이트(OR)는 출력 스위치(SW)를 턴-온시켜, 분배 회로가 출력하는 동작 전압(VOP)을 빠르게 방전시킬 수 있다. 복수의 비교기들(CMP1, CMP2)을 포함하는 방전 회로(300)가, 분배 회로에 공급되는 내부 전압들 중 둘 이상을 기준 전압(VREF)과 비교하여 동작 전압(VOP)의 방전 여부를 판단하므로, 방전 회로(300)를 포함하는 스토리지 장치의 안정성을 개선할 수 있다.
일 실시예에서, 제1 비교기(CMP1)에 입력되는 전원 전압과 제2 비교기(CMP2)에 공급되는 전원 전압은 서로 다를 수 있다. 도 7을 참조하면, 제1 비교기(CMP1)에는 제2 내부 전압인 바이어스 전압(VBIAS)이 전원 전압으로 공급되며, 제2 비교기(CMP2)에는 제3 내부 전압인 입력 전압(VIN)이 전원 전압으로 공급될 수 있다. 따라서, 앞서 도 6을 참조하여 설명한 바와 같이, 분배 회로 내부에 포함되는 방전 회로가 정상적으로 동작할 수 없는 상황에서도, 방전 회로(300)에 의해 출력 스위치(SW)가 턴-온되어 동작 전압(VOP)이 빠르게 방전될 수 있다.
도 7에 도시한 일 실시예에서는, 제1 비교기(CMP1)의 출력이 제2 비교기(CMP2)의 동작에 영향을 미치거나, 또는 제2 비교기(CMP2)의 출력이 제1 비교기(CMP1)의 동작에 영향을 미치지 않을 수 있다. 따라서, 제1 비교기(CMP1)와 제2 비교기(CMP2)가 서로 독립적으로 동작할 수 있다. 예를 들어, 바이어스 전압(VBIAS)이 기준 전압(VREF)보다 작은 경우, 제1 비교기(CMP1)가 정상적으로 동작할 수 없음에도 불구하고 제2 비교기(CMP2)는 입력 전압(VIN)의 크기에 따라 정상적으로 동작하여 출력 스위치(SW)를 턴-온시킬 수 있다.
도 8은 도 7에 도시한 일 실시예에 따른 방전 회로의 동작을 설명하기 위한 도면이다.
도 8은, 도 7에 도시한 일 실시예에 따른 방전 회로(300)의 동작을 설명하기 위한 진리 테이블(Truth Table)일 수 있다. 도 7과 도 8을 함께 참조하면, 분배 회로가 전원 회로로부터 입력받는 내부 전압들(VIN, VBIAS, VEN)에 의해, 제1 비교 신호(VOUT1)와 제2 비교 신호(VOUT2) 및 방전 제어 신호가 결정될 수 있다.
도 8을 참조하면, 제1 비교 신호(VOUT1)는 인에이블 전압(VEN)이 기준 전압(VREF)보다 작을 때 하이 레벨(H)을 가질 수 있으며, 제2 비교 신호(VOUT2)는 바이어스 전압(VBIAS)이 기준 전압(VREF)보다 작을 때 하이 레벨을(H)을 가질 수 있다. 따라서, 인에이블 전압(VEN)과 바이어스 전압(VBIAS) 중 적어도 하나가 기준 전압(VREF)보다 작으면 OR 게이트(OR)는 하이 레벨(H)을 갖는 방전 제어 신호를 출력하여 출력 스위치(SW)를 턴-온시키고, 동작 전압(VOP)을 빠르게 방전시킬 수 있다. 반면, 인에이블 전압(VEN)과 바이어스 전압(VBIAS)이 모두 기준 전압(VREF)보다 크면, OR 게이트(OR)는 로우 레벨(L)을 갖는 방전 제어 신호를 출력하여 출력 스위치(SW)를 턴-오프시키고, 동작 전압(VOP)이 컨트롤러 및/또는 메모리 장치들에 공급되도록 제어할 수 있다.
정리하면, 도 7 및 도 8에 도시한 일 실시예에서는, 내부 전압들(VIN, VBIAS, VEN) 중 둘 이상을 각각 기준 전압(VREF)과 비교하여 출력 스위치(SW)의 턴-온 여부를 제어할 수 있다. 따라서, 동작 전압(VOP)을 빠르게 방전시켜야 하는 상황에 대한 스토리지 장치의 대응 능력을 향상시킬 수 있으며, 스토리지 장치의 동작 안정성을 개선할 수 있다.
다만, 도 7에 도시한 일 실시예에서 제1 비교기(CMP1)와 제2 비교기(CMP2)가 모두 전원 전압으로 내부 전압들(VIN, VBIAS, VEN)을 공급받으므로, 특정 상황에서는 동작 전압(VOP)의 방전이 요구됨에도 불구하고 출력 스위치(SW)가 턴-온되지 못할 수 있다. 예를 들어, 제1 비교기(CMP1)의 전원 전압인 바이어스 전압(VBIAS)과 제2 비교기(CMP2)의 전원 전압인 입력 전압(VIN)이 모두 기준 전압(VREF)보다 작은 로우 레벨(L)인 경우에는, 제1 비교기(CMP1)와 제2 비교기(CMP2)가 동작하지 못할 수 있다. 따라서, 출력 스위치(SW)가 턴-온되지 못할 수 있다.
상기와 같은 예외적인 케이스들에 대한 대응 능력을 확보하기 위하여, 본 발명의 일 실시예에서는 제1 비교기(CMP1)와 제2 비교기(CMP2) 중 적어도 하나에 내부 전압들(VIN, VBIAS, VEN)이 아닌, 외부 전압을 전원 전압으로서 공급할 수 있다. 이하, 도 9 및 도 10을 참조하여 더욱 상세히 설명하기로 한다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 방전 회로를 설명하기 위한 도면들이다.
먼저 도 9를 참조하면, 본 발명의 일 실시예에 따른 방전 회로(400)는 제1 비교기(CMP1)와 제2 비교기(CMP2)를 포함할 수 있다. 제1 비교기(CMP1)는 제1 내부 전압에 해당하는 인에이블 전압(VEN)을 기준 전압(VREF)과 비교하고, 제2 비교기(CMP2)는 제2 내부 전압에 해당하는 바이어스 전압(VBIAS)을 기준 전압(VREF)과 비교할 수 있다. 제1 비교기(CMP1)와 제2 비교기(CMP2) 각각은, 비반전 입력 단자로 기준 전압(VREF)을 입력받을 수 있다.
앞서 도 7을 참조하여 설명한 일 실시예에 따른 방전 회로(300)와 달리, 도 9에 도시한 일 실시예에서는, 제1 비교기(CMP1)가 외부 전압(VEXT)을 전원 전압으로 공급받으며, 제2 비교기(CMP2)는 제1 내부 전압 및 제2 내부 전압과 다른 제3 내부 전압인 입력 전압(VIN)을 전원 전압으로 공급받을 수 있다. 따라서, 인에이블 전압(VEN)과 바이어스 전압(VBIAS)이 모두 기준 전압(VREF) 이하로 감소하는 경우에도, 제1 비교기(CMP1)와 제2 비교기(CMP2)가 제1 비교 신호(VOUT1)와 제2 비교 신호(VOUT2)를 출력할 수 있으며, OR 게이트(OR)에 의해 출력 스위치(SW)가 턴-온될 수 있다.
다음으로 도 10을 참조하면, 본 발명의 일 실시예에 따른 방전 회로(500)는 제1 비교기(CMP1)와 제2 비교기(CMP2)를 포함할 수 있다. 제1 비교기(CMP1)는 제1 내부 전압에 해당하는 인에이블 전압(VEN)을 기준 전압(VREF)과 비교하고, 제2 비교기(CMP2)는 제2 내부 전압에 해당하는 바이어스 전압(VBIAS)을 기준 전압(VREF)과 비교할 수 있다.
도 10에 도시한 일 실시예에서는, 제1 비교기(CMP1)와 제2 비교기(CMP2)가 모두 외부 전압(VEXT)을 전원 전압으로 입력받을 수 있다. 따라서, 전원 회로가 출력하는 내부 전압들(VEN, VBIAS, VIN)이 기준 전압(VREF) 이하로 감소하는 경우에도, 제1 비교기(CMP1)와 제2 비교기(CMP2)가 계속 동작할 수 있으며, 출력 스위치(SW)를 턴-온시켜 동작 전압(VOP)을 빠르게 방전시킬 수 있다.
도 9 및 도 10을 참조하여 설명한 실시예들에서, 전원 회로와 분배 회로, 및 방전 회로(400, 500)를 포함하는 스토리지 장치와 같은 전자 기기가 외부로부터 공급받는 전압을 그대로 외부 전압(VEXT)으로 이용할 수 있다. 또는, 저항을 포함하는 전압 분배기에 의해, 전자 기기가 외부로부터 공급받는 전압의 레벨을 감소시켜 외부 전압(VEXT)을 생성할 수도 있다.
도 9 및 도 10에 도시한 실시예들에서, 제1 비교기(CMP1)와 제2 비교기(CMP2)가 서로 독립적으로 동작할 수 있다. 예를 들어, 제1 비교기(CMP1)의 출력은 인에이블 전압(VEN)에 의해 결정되고, 제2 비교기(CMP2)의 출력은 바이어스 전압(VBIAS)에 의해 결정될 수 있다. 다시 말해, 제1 비교기(CMP1)의 출력이 제2 비교기(CMP2)의 동작에 영향을 주거나, 제2 비교기(CMP2)의 출력이 제1 비교기(CMP1)의 동작에 영향을 주지 않을 수 있다.
도 11은 도 10에 도시한 일 실시예에 따른 방전 회로의 동작을 설명하기 위한 도면이다.
도 10을 참조하여 설명한 일 실시예에서, 제1 비교기(CMP1)와 제2 비교기(CMP2)는 모두 외부 전압(VEXT)을 전원 전압으로 공급받아 동작할 수 있다. 따라서, 도 11의 진리 테이블에 나타낸 바와 같이, 제1 비교기(CMP1)가 출력하는 제1 비교 신호(VOUT1)는 제1 내부 전압인 인에이블 전압(VEN)에 의해서만 결정되며, 제2 비교기(CMP2)가 출력하는 제2 비교 신호(VOUT2)는 제2 내부 전압인 바이어스 전압(VBIAS)에 의해서만 결정될 수 있다.
예를 들어, 바이어스 전압(VBIAS)이 기준 전압(VREF)보다 작고, 인에이블 전압(VEN)은 기준 전압(VREF)보다 큰 경우, 앞서 도 8을 참조하여 설명한 일 실시예에서는 출력 스위치(SW)가 턴-온되지 않을 수 있다. 반면, 도 11에 도시한 일 실시예에서는, 같은 조건에서 제2 비교기(CMP2)가 하이 레벨(H)을 갖는 제2 비교 신호(VOUT2)를 출력할 수 있다. 따라서 출력 스위치(SW)가 턴-온되고, 동작 전압(VOP)이 빠르게 방전될 수 있다.
이와 같이, 본 발명의 일 실시예에서는 방전 회로(300, 400)의 동작 안정성을 개선하기 위해, 제1 비교기(CMP1)와 제2 비교기(CMP2) 중 적어도 하나에, 전원 전압으로 외부 전압(VEXT)을 공급할 수 있다. 또한 본 발명의 일 실시예에서는, 방전 회로의 성능을 더욱 개선하기 위해, 3개 이상의 비교기들이 방전 회로에 포함될 수도 있다. 이하, 도 12를 참조하여 더욱 상세히 설명하기로 한다.
도 12는 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 방전 회로를 설명하기 위한 도면이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 방전 회로(600)는 제1 내지 제3 비교기들(CMP1, CMP2, CMP3)을 포함할 수 있다. 제1 비교기(CMP1)는 인에이블 전압(VEN)을 기준 전압(VREF)과 비교하며, 바이어스 전압(VBIAS)을 전원 전압으로 공급받아 동작할 수 있다. 한편, 제2 비교기(CMP2)와 제3 비교기(CMP3) 각각은 바이어스 전압(VBIAS)을 기준 전압(VREF)과 비교할 수 있다. 제2 비교기(CMP2)는 입력 전압(VIN)을 전원 전압으로 공급받아 동작하며, 제3 비교기(CMP3)는 외부 전압(VEXT)을 전원 전압으로 공급받아 동작할 수 있다.
제1 내지 제3 비교기들(CMP1, CMP2, CMP3)이 출력하는 제1 내지 제3 비교 신호들(VOUT1, VOUT2, VOUT3)은 OR 게이트(OR)로 입력되며, 출력 스위치(SW)의 제어단은 OR 게이트(OR)의 출력단에 연결될 수 있다. 따라서, 제1 내지 제3 비교 신호들(VOUT1, VOUT2, VOUT3) 중 적어도 하나가 하이 레벨(H)인 경우에, 출력 스위치(SW)가 턴-온되고 동작 전압(VOP)이 접지단에 연결되어 빠르게 방전될 수 있다.
도 13 내지 도 15는 도 12에 도시한 일 실시예에 따른 방전 회로의 동작을 설명하기 위한 도면이다.
도 13 내지 도 15는 다양한 케이스들(C1-C32)에서 방전 회로(600)의 동작을 설명하기 위해 제공되는 도면들이다. 도 13 내지 도 15에 예시한 케이스들(C1-C32) 중에서, 방전이 필요없는 케이스들은 전원 회로가 출력하는 인에이블 전압(VEN)과 바이어스 전압(VBIAS)이 모두 기준 전압(VREF)보다 크거나, 또는 동작 전압(VOP)이 이미 접지 전압 레벨인 경우일 수 있다. 일례로, 제1 케이스(C1)와 제2 케이스(C2)에서는 내부 전압들(VEN, VBIAS, VIN) 중 적어도 하나가 기준 전압(VREF)보다 작지만, 동작 전압(VOP)이 접지 레벨을 가지므로 방전 회로(600)에 의한 방전이 필요없을 수 있다.
앞서 도 12를 참조하여 설명한 바와 같이, 방전 회로(600)에서 제1 내지 제3 비교기들(CMP1, CMP2, CMP3) 각각은 서로 다른 전압을 전원 전압으로 공급받아 동작할 수 있다. 따라서, 방전이 필요한 케이스들에서 제1 내지 제3 비교 신호들(VOUT1, VOUT2, VOUT3) 중 적어도 하나가 하이 레벨을 가질 수 있으며, OR 게이트(OR)가 출력 스위치(SW)를 턴-온시켜 동작 전압(VOP)을 방전시킬 수 있다.
일례로, 제11 케이스(C11)와 제12 케이스(C12)를 참조하면, 인에이블 전압(VEN)과 바이어스 전압(VBIAS)이 모두 기준 전압(VREF) 이하로 감소하는 반면, 동작 전압(VOP)은 기준 전압(VREF)보다 크므로, 방전 회로(600)가 동작해야 할 수 있다. 도 14에 도시한 바와 같이, 제11 케이스(C11)와 제12 케이스(C12)에서는 인에이블 전압(VEN)과 바이어스 전압(VBIAS)이 모두 기준 전압(VREF) 이하이기 때문에, 제1 비교기(CMP1)와 제2 비교기(CMP2)는 정상적으로 동작할 수 없다. 따라서, 제1 비교 신호(VOUT1)와 제2 비교 신호(VOUT2)가 출력되지 않거나 또는 모두 로우 레벨(L)로 출력될 수 있다.
도 12에 도시한 일 실시예에 따른 방전 회로(600)에서, 제3 비교기(CMP3)는 외부 전압(VEXT)에 의해 동작하므로, 제11 케이스(C11) 및 제12 케이스(C12)에서도 정상적으로 동작할 수 있다. 따라서, 제11 케이스(C11) 및 제12 케이스(C12) 각각에서는, 하이 레벨(H)을 갖는 제3 비교 신호(VOUT3)를 출력하는 제3 비교기(CMP3)에 의해, 출력 스위치(SW)가 턴-온되고 동작 전압(VOP)이 빠르게 방전될 수 있다.
반면, 인에이블 전압(VEN)만이 기준 전압(VREF) 아래로 감소하는 제29 케이스 및 제31 케이스와 같은 경우에는, 제2 비교기(CMP2)와 제3 비교기(CMP3)가 로우 레벨(L)을 갖는 제2 비교 신호(VOUT2)와 제3 비교 신호(VOUT3)를 출력할 수 있다. 다만, 도 12에 도시한 일 실시예에서는, 인에이블 전압(VEN)을 기준 전압(VREF)과 비교하는 제1 비교기(CMP1)에 의해, OR 게이트(OR)가 출력하는 방전 제어 신호가 하이 레벨(H)을 가질 수 있으며, 출력 스위치(SW)가 턴-온될 수 있다.
도 16은 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 방전 회로를 설명하기 위한 도면이다.
도 16에 도시한 일 실시예에 따른 방전 회로(700)는 제1 내지 제3 비교기들(CMP1, CMP2, CMP3)을 포함할 수 있다. 제1 비교기(CMP1)와 제2 비교기(CMP2) 각각은 인에이블 전압(VEN)을 기준 전압(VREF)과 비교하며, 제3 비교기(CMP3)는 바이어스 전압(VBIAS)을 기준 전압(VREF)과 비교할 수 있다. 제1 비교기(CMP1)는 바이어스 전압(VBIAS)을 전원 전압으로 공급받으며, 제2 비교기(CMP2)는 외부 전압(VEXT)을 전원 전압으로 공급받을 수 있다. 제3 비교기(CMP3)는 인에이블 전압(VEN)을 전원 전압으로 공급받을 수 있다. OR 게이트(OR)는 제1 내지 제3 비교기들(CMP1, CMP2, CMP3)이 출력하는 제1 내지 제3 비교 신호들(VOUT1, VOUT2, VOUT3)을 OR 연산하여 출력 스위치(SW)를 온/오프시킬 수 있다.
도 17 내지 도 19는 도 16에 도시한 일 실시예에 따른 방전 회로의 동작을 설명하기 위한 도면이다.
도 17 내지 도 19는 다양한 케이스들(C1-C32)에서 방전 회로(700)의 동작을 설명하기 위해 제공되는 도면들이다. 도 17 내지 도 19에 예시한 케이스들(C1-C32)에서, 내부 전압들(VEN, VBIAS, VIN)과 동작 전압(VOP)의 조건은, 앞서 도 13 내지 도 15에 예시한 케이스들(C1-C32)과 같을 수 있다. 다만, 제1 내지 제3 비교기들(CMP1, CMP2, CMP3)이 다르게 구성되므로, 제1 내지 제3 비교기들(CMP1, CMP2, CMP3)이 출력하는 제1 내지 제3 비교 신호들(VOUT1, VOUT2, VOUT3)은 도 13 내지 도 15를 참조하여 설명한 케이스들(C1-C32)과 다를 수 있다.
예를 들어, 제11 케이스(C11)와 제12 케이스(C12)를 참조하면, 앞서 도 14를 참조하여 설명한 일 실시예에서는 인에이블 전압(VEN)과 바이어스 전압(VBIAS)이 기준 전압(VREF) 이하로 감소함에 따라, 제3 비교기(CMP3)가 출력하는 제3 비교 신호(VOUT3)만이 하이 레벨(H)를 가질 수 있다. 반면, 도 18에 도시한 일 실시예에서는, 제2 비교기(CMP2)가 출력하는 제2 비교 신호(VOUT2)에 의해 방전 제어 신호가 하이 레벨(H)을 가질 수 있으며, 출력 스위치(SW)가 턴-온될 수 있다.
이는, 제1 내지 제3 비교기들(CMP1, CMP2, CMP3) 각각의 반전 단자에 입력되는 전압과, 제1 내지 제3 비교기들(CMP1, CMP2, CMP3) 각각에 공급되는 전원 전압이 도 12에 도시한 일 실시예에 따른 방전 회로(600)와 도 16에 도시한 일 실시예에 따른 방전 회로(700)에서 서로 다르기 때문일 수 있다. 도 16에 도시한 일 실시예에서는, 제11 케이스(C11) 및 제12 케이스(C12)에서 제1 비교기(CMP1)와 제3 비교기(CMP3)는 정상적으로 동작할 수 없는 반면, 외부 전압(VEXT)을 전원 전압으로 공급받는 제2 비교기(CMP2)는 하이 레벨(H)을 갖는 제2 비교 신호(VOUT2)를 출력할 수 있다.
도 16에 도시한 일 실시예에 따른 방전 회로(700)에서는, 바이어스 전압(VBIAS)이 기준 전압(VREF) 이하로 감소하는 경우 제3 비교기(CMP3)에 의해 출력 스위치(SW)가 턴-오프될 수 있다. 다만, 제3 비교기(CMP3)는 인에이블 전압(VEN)을 전원 전압으로 공급받기 때문에, 인에이블 전압(VEN)이 기준 전압(VREF) 이하로 감소하는 경우에는 정상적으로 동작하지 못할 수 있다. 이 경우, 방전 회로(700)에서는 제2 비교기(CMP2)가 하이 레벨(H)을 갖는 제2 비교 신호(VOUT2)를 출력함으로써 출력 스위치(SW)를 턴-온시키고, 동작 전압(VOP)을 방전시킬 수 있다.
도 20은 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 방전 회로를 설명하기 위한 도면이다.
도 20을 참조하면, 본 발명의 일 실시예에 따른 방전 회로(800)는 제1 내지 제3 비교기들(CMP1, CMP2, CMP3)을 포함할 수 있다. 제1 비교기(CMP1)와 제2 비교기(CMP2) 각각은 외부 전압(VEXT)을 전원 전압으로 공급받으며, 제3 비교기(CMP3)는 입력 전압(VIN)을 전원 전압으로 공급받을 수 있다. 한편, 제1 비교기(CMP1)는 인에이블 전압(VEN)을 기준 전압(VREF)과 비교하며, 제2 비교기(CMP2)와 제3 비교기(CMP3) 각각은 바이어스 전압(VBIAS)을 기준 전압(VREF)과 비교할 수 있다. OR 게이트(OR)는 제1 내지 제3 비교기들(CMP1, CMP2, CMP3)이 출력하는 제1 내지 제3 비교 신호들(VOUT1, VOUT2, VOUT3)을 OR 연산하여 출력 스위치(SW)를 온/오프시킬 수 있다.
도 16에 도시한 일 실시예에 따른 방전 회로(700)에서는, 바이어스 전압(VBIAS)이 기준 전압(VREF) 이하로 감소하는 경우 제2 비교기(CMP2) 및 제3 비교기(CMP3) 중 적어도 하나에 의해 출력 스위치(SW)가 턴-오프될 수 있다. 또한, 인에이블 전압(VEN)이 기준 전압(VREF) 이하로 감소하는 경우 제1 비교기(CMP1)에 의해 출력 스위치(SW)가 턴-오프될 수 있다. 또한, 제1 비교기(CMP1)와 제2 비교기(CMP2) 각각에 외부 전압(VEXT)을 전원 전압으로 공급함으로써 방전 회로(800)를 안정적으로 동작시킬 수 있다.
도 21 내지 도 23은 도 20에 도시한 일 실시예에 따른 방전 회로의 동작을 설명하기 위한 도면이다.
도 21 내지 도 23은 다양한 케이스들(C1-C32)에서 방전 회로(700)의 동작을 설명하기 위해 제공되는 도면들이다. 도 21 내지 도 23에 예시한 케이스들(C1-C32) 각각에서의 전압 조건은, 앞서 도 13 내지 도 15 및 도 17 내지 도 19에 예시한 케이스들(C1-C32)과 같을 수 있다.
앞서 도 19에 도시한 일 실시예에서 제23 케이스(C23)를 참조하면, 인에이블 전압(VEN)과 바이어스 전압(VBIAS)이 기준 전압(VREF) 이하로 감소함에 따라, 제2 비교기(CMP2)가 출력하는 제2 비교 신호(VOUT2)만이 하이 레벨(H)를 가질 수 있다. 이는, 제1 비교기(CMP1)와 제3 비교기(CMP3) 각각에 전원 전압으로 바이어스 전압(VBIAS)과 인에이블 전압(VEN)이 공급되어, 제1 비교기(CMP1)와 제3 비교기(CMP3)가 정상적으로 제1 및 제3 비교 신호들(VOUT1, VOUT3)을 출력할 수 없기 때문일 수 있다.
반면, 도 23에 도시한 일 실시예에서 제23 케이스(C23)를 참조하면, 인에이블 전압(VEN)과 바이어스 전압(VBIAS)이 기준 전압(VREF)보다 작은 반면 입력 전압(VIN)은 기준 전압(VREF)보다 크며, 따라서 제1 내지 제3 비교기들(CMP1, CMP2, CMP3)이 모두 하이 레벨(H)을 갖는 제1 내지 제3 비교 신호들(VOUT1, VOUT2, VOUT3)을 출력할 수 있다.
한편, 도 15에 도시한 일 실시예에서 제20 케이스(C20)를 참조하면, 바이어스 전압(VBIAS)이 기준 전압(VREF) 이하로 감소함에 따라, 제3 비교기(CMP3)가 출력하는 제3 비교 신호(VOUT3)만이 하이 레벨(H)를 가질 수 있다. 이는, 제1 비교기(CMP1)는 기준 전압(VREF)을 인에이블 전압(VEN)과 비교하고 바이어스 전압(VBIAS)을 전원 전압으로 입력받으며, 제2 비교기(CMP2)는 기준 전압(VREF)보다 작은 입력 전압(VIN)을 전원 전압으로 입력받기 때문일 수 있다.
반면, 도 23에 도시한 일 실시예의 제20 케이스(C20)에서는, 제2 비교기(CMP2)가 출력하는 제2 비교 신호(VOUT2)에 의해 방전 제어 신호가 하이 레벨(H)을 가질 수 있으며, 출력 스위치(SW)가 턴-온될 수 있다. 앞서 도 20을 참조하여 설명한 바와 같이, 제1 비교기(CMP1)는 인에이블 전압(VEN)을 기준 전압(VREF)과 비교하며, 따라서 제1 비교 신호(VOUT1)는 로우 레벨(L)을 가질 수 있다. 한편, 제3 비교기(CMP3)는 입력 전압(VIN)을 전원 전압으로 입력받아 동작하므로, 제20 케이스(C20)에서 정상적으로 동작하지 못할 수 있다.
앞서 설명한 바와 같이, 본 발명의 일 실시예에 따른 전자 장치는 전원 회로와 분배 회로, 및 복수의 반도체 장치들을 포함하며, 복수의 반도체 장치들은 전원 회로가 생성하고 분배 회로가 분배하는 동작 전압에 의해 동작할 수 있다. 전자 장치가 스토리지 장치인 경우, 복수의 반도체 장치들은 컨트롤러, 메모리 장치 등을 포함할 수 있다.
분배 회로는 특정 조건에서 동작 전압을 빠르게 방전시키기 위한 방전 회로를 포함하나, 분배 회로에 포함되는 방전 회로는 하나의 비교기로 간단하게 구성되어 방전이 필요한 경우에 동작하지 않을 수 있다. 본 발명의 일 실시예에서는, 전원 회로와 복수의 반도체 장치들 사이에 분배 회로 외에 별도의 방전 회로를 더 연결하여, 특정 조건에서 동작 전압을 빠르게 방전시키고 전자 장치의 동작 안정성을 개선할 수 있다. 방전 회로는 둘 이상의 비교기들을 포함할 수 있으며, 비교기들은 서로 다른 전원 전압들에 의해 동작할 수 있다. 실시예들에 따라, 비교기들에 공급되는 전원 전압들 중 적어도 하나는 외부 전압일 수 있다. 또한, 일 실시예에서, 방전 회로는 세 개 이상의 비교기들을 포함할 수 있으며, 이 경우 더욱 다양한 조건들에서 방전 회로가 동작 전압을 방전시킬 수 있어 전자 장치의 안정성을 더욱 개선할 수 있다.
도 24 및 도 25는 본 발명의 일 실시예에 따른 스토리지 장치에 포함되는 메모리 장치를 설명하기 위해 제공되는 도면들이다.
도 24는 메모리 장치를 나타내는 예시적인 블록도이다. 도 24를 참조하면, 메모리 장치(900)는 제어 로직 회로(920), 메모리 셀 어레이(930), 페이지 버퍼(940), 전압 생성기(950), 및 로우 디코더(960)를 포함할 수 있다. 도 24에는 도시되지 않았으나, 메모리 장치(900)는 도 24에 도시된 메모리 인터페이스 회로(910)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직 회로(920)는 메모리 장치(900) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(920)는 메모리 인터페이스 회로(910)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(920)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(930)는 복수의 메모리 블록들(BLK1-BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1-BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(930)는 비트 라인들(BL)을 통해 페이지 버퍼부(940)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(960)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(930)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(930)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
일례로, 메모리 셀 어레이(930)가 3차원 메모리 셀 어레이를 포함하는 경우, 메모리 블록들(BLK1-BLKz) 각각은 도 25에 도시한 바와 같은 등가 회로도로 표현될 수 있다. 도 25를 참조하면, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 기판과 수직한 방향으로 형성될 수 있다.
도 25를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1-MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 8에는 복수의 메모리 낸드 스트링들(NS11-NS33) 각각이 8개의 메모리 셀들(MC1-MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1-MC8)은 각각 상응하는 게이트 라인(GTL1-GTL8)에 연결될 수 있다. 게이트 라인(GTL1-GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1-GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인들(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 25에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1-GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
다시 도 24를 참조하면, 페이지 버퍼(940)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼(940)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼(940)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼(940)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼(940)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
로우 디코더(960)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(960)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드 라인으로 읽기 전압을 인가할 수 있다.
전압 생성기(950)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 읽기, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(950)는 워드 라인 전압(VWL)으로서 프로그램 전압, 읽기 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다. 전압 생성기(950)는 메모리 장치(900)와 함께 스토리지 장치에 포함되는 전원 회로가 생성하고 분배 회로 등을 통해 공급되는 동작 전압을 이용하여, 다양한 전압들을 생성할 수 있다.
스토리지 장치가 외부에서 공급받는 전원이 차단되는 경우, 분배 회로가 메모리 장치(900)에 공급하는 동작 전압이 빠르게 방전되지 않으면, 메모리 장치(900)가 불안정한 동작 전압으로 동작하게 되어 안정성이 저하될 수 있다. 본 발명의 일 실시예에서는, 앞서 설명한 바와 같이, 분배 회로 외에 전원 회로와 메모리 장치(900) 사이에 별도의 방전 회로를 연결하며, 방전 회로는 전원 회로가 생성하는 내부 전압들의 레벨을 모니터링하여 필요한 경우 메모리 장치(900)에 공급되는 동작 전압을 빠르게 방전시킬 수 있다. 따라서, 메모리 장치(900)의 동작 안정성을 개선할 수 있다.
한편, 본 발명의 일 실시예에 따른 방전 회로는, 스토리지 장치 뿐만 아니라 전원 회로를 포함하는 다양한 장치들에 적용될 수 있다. 이하, 도 26을 참조하여 설명하기로 한다.
도 26은 본 발명의 일 실시예에 따른 방전 회로를 포함하는 메모리 모듈을 간단하게 나타낸 도면이다.
도 26을 참조하면, 본 발명의 일 실시예에 따른 메모리 모듈(1000)은 복수의 메모리 장치들(1011-1018), 레지스터 클럭 드라이버(1020), 전원 회로(1030), 분배 회로(1031) 및 방전 회로(1032) 등을 포함할 수 있다. 복수의 메모리 장치들(1011-1018), 레지스터 클럭 드라이버(1020), 전원 회로(1030), 분배 회로(1031) 및 방전 회로(1032)는 모듈 기판(1001)에 실장될 수 있다.
복수의 메모리 장치들(1011-1018) 각각은 메모리 셀 어레이와 로우 디코더, 칼럼 디코더, 감지 증폭기, 입출력 회로, 제어 로직 등을 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 뱅크들을 포함할 수 있으며, 복수의 메모리 뱅크들 각각은 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 일례로, 복수의 메모리 셀들 각각은 적어도 하나의 스위치 소자 및 적어도 하나의 데이터 저장 소자를 포함할 수 있으며, 일 실시예에서 데이터 저장 소자는 커패시터, 가변 저항 소자, 자기 메모리 소자 등을 포함할 수 있다. 복수의 메모리 장치들(1011-1018) 각각은 모듈 기판(1001)에 형성된 패드들을 통해 데이터(DATA)를 외부 장치와 주고받을 수 있다.
레지스터 클럭 드라이버(1020)는 외부 장치로부터 커맨드 신호(CMD), 어드레스 신호(ADDR) 등을 수신하고, 복수의 메모리 장치들(1011-1018)에 커맨드 신호(CMD)와 어드레스 신호(ADDR)를 전달할 수 있다. 전원 회로(1030)는 모듈 기판(1001)에 형성된 패드를 통해, 외부 장치로부터 외부 전압(VDD)을 입력받을 수 있다. 전원 회로(1030)는 외부 전압(VDD)을 이용하여 복수의 메모리 장치들(1011-1018)과 레지스터 클럭 드라이버(1020) 등의 동작에 필요한 내부 전압들을 생성할 수 있다.
전원 회로(1030)가 생성하는 내부 전압들은, 분배 회로(1031)를 통해 복수의 메모리 장치들(1011-1018)과 레지스터 클럭 드라이버(1020)에 전달될 수 있다. 분배 회로(1031)는, 내부 전압들을 복수의 메모리 장치들(1011-1018)과 레지스터 클럭 드라이버(1020)에 동작 전압으로서 전달할 수 있다. 또한, 도 26에 도시한 일 실시예에서는, 분배 회로(1031)와 함께 별도의 방전 회로(1032)가 전원 회로(1030)의 출력단에 연결될 수 있다.
방전 회로(1032)는 앞서 설명한 바와 같이, 복수의 비교기들을 포함할 수 있다. 방전 회로(1032)에 포함되는 복수의 비교기들 각각은, 전원 회로(1030)가 생성하는 내부 전압들 중 하나를, 소정의 기준 전압과 비교할 수 있다. 또한 방전 회로(1032)는 복수의 비교기들의 출력 전압들을 연산하여, 복수의 메모리 장치들(1011-1018)과 레지스터 클럭 드라이버(1020)에 공급되는 동작 전압의 방전 여부를 결정할 수 있다. 일례로 방전 회로(1032)는 복수의 비교기들의 출력 전압들을 OR 연산하여, 동작 전압의 방전 여부를 결정할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 20, 100, 100A: 스토리지 장치
115, 200: 분배 회로
116, 300, 400, 500, 600, 700, 800: 방전 회로
CMP1: 제1 비교기
CMP2: 제2 비교기
CMP3: 제3 비교기
OR: OR 게이트
115, 200: 분배 회로
116, 300, 400, 500, 600, 700, 800: 방전 회로
CMP1: 제1 비교기
CMP2: 제2 비교기
CMP3: 제3 비교기
OR: OR 게이트
Claims (10)
- 인터페이스를 통해 외부 호스트와 데이터를 주고받는 컨트롤러;
상기 데이터를 저장하는 복수의 메모리 장치들;
상기 인터페이스를 통해 수신한 외부 전압을 이용하여, 상기 컨트롤러 및 상기 복수의 메모리 장치들의 동작에 필요한 내부 전압들을 출력하는 전원 회로;
상기 컨트롤러 및 상기 복수의 메모리 장치들과 상기 전원 회로 사이에 연결되며, 상기 컨트롤러 및 상기 복수의 메모리 장치들에 동작 전압을 공급하는 분배 회로; 및
상기 내부 전압들 중 제1 내부 전압을 기준 전압과 비교하는 제1 비교기, 및 상기 제1 내부 전압과 다른 제2 내부 전압을 상기 기준 전압과 비교하는 제2 비교기를 포함하며, 상기 제1 비교기의 출력과 상기 제2 비교기의 출력을 연산하여 상기 동작 전압의 방전 여부를 결정하는 방전 제어 신호를 출력하는 연산 회로를 갖는 방전 회로; 를 포함하는, 스토리지 장치.
- 제1항에 있어서,
상기 제1 비교기, 상기 제2 비교기 및 상기 연산 회로는 상기 분배 회로와 별개의 회로로 구현되는, 스토리지 장치.
- 제1항에 있어서,
상기 제1 비교기는 상기 제2 내부 전압에 의해 동작하며, 상기 제2 비교기는 상기 내부 전압들 중 제1 내부 전압 및 제2 내부 전압과 다른 제3 내부 전압에 의해 동작하는, 스토리지 장치.
- 제1항에 있어서,
상기 제1 비교기는 상기 외부 전압에 의해 동작하는, 스토리지 장치.
- 제4항에 있어서,
상기 제2 비교기는 상기 내부 전압들 중 제1 내부 전압 및 제2 내부 전압과 다른 제3 내부 전압에 의해 동작하는, 스토리지 장치.
- 제4항에 있어서,
상기 제2 비교기는 상기 외부 전압에 의해 동작하는, 스토리지 장치.
- 제1항에 있어서,
상기 연산 회로의 출력단은, 상기 동작 전압을 출력하는 출력 노드와 전원 전압을 공급받는 접지 노드 사이에 연결되는 스위치 소자의 제어단에 연결되는, 스토리지 장치.
- 제1항에 있어서,
상기 연산 회로는 상기 제1 비교기의 출력과 상기 제2 비교기의 출력을 입력받는 OR 게이트를 포함하는, 스토리지 장치.
- 인터페이스를 통해 외부 호스트와 데이터를 주고받는 컨트롤러;
상기 데이터를 저장하는 복수의 메모리 장치들;
상기 인터페이스를 통해 상기 외부 호스트로부터 외부 전압을 공급받으며, 상기 컨트롤러 및 상기 복수의 메모리 장치들의 동작에 필요한 동작 전압, 및 복수의 내부 전압들을 출력하는 전원 회로; 및
상기 컨트롤러 및 상기 복수의 메모리 장치들 중 적어도 하나와 상기 전원 회로 사이에 연결되고, 상기 동작 전압의 방전을 제어하는 방전 제어 신호를 출력하는 방전 회로; 를 포함하며,
상기 방전 회로는 상기 내부 전압들 중 제1 내부 전압을 기준 전압과 비교하는 제1 비교기, 및 상기 내부 전압들 중 상기 제1 내부 전압과 다른 제2 내부 전압을 상기 기준 전압과 비교하는 제2 비교기 각각의 출력에 기초하여 상기 방전 제어 신호를 출력하며, 상기 제1 비교기와 상기 제2 비교기는 서로 독립적으로 동작하는, 스토리지 장치.
- 인터페이스를 통해 외부 전압을 수신하며, 상기 외부 전압을 이용하여 복수의 내부 전압들을 출력하는 전원 회로;
상기 복수의 내부 전압들을 분배하여 복수의 반도체 장치들로 출력하는 분배 회로; 및
상기 복수의 반도체 장치들 중 적어도 하나와 상기 전원 회로 사이에 연결되며, 상기 복수의 내부 전압들 중 하나를 기준 전압과 비교하여 제1 비교 신호를 출력하는 제1 비교기, 상기 복수의 내부 전압들 중 다른 하나를 상기 기준 전압과 비교하여 제2 비교 신호를 출력하는 제2 비교기, 및 상기 제1 비교 신호와 상기 제2 비교 신호를 OR 연산하는 논리 회로를 갖는 방전 회로; 를 포함하며,
상기 제1 비교기에 공급되는 제1 전원 전압과 상기 제2 비교기에 공급되는 제2 전원 전압 중 적어도 하나는 상기 외부 전압 또는 상기 외부 전압을 분배하여 생성한 전압인, 전자 장치.
Priority Applications (3)
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|---|---|---|---|
| KR1020210137305A KR20230053926A (ko) | 2021-10-15 | 2021-10-15 | 스토리지 장치 및 전자 장치 |
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Family Applications (1)
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|---|---|---|---|
| KR1020210137305A KR20230053926A (ko) | 2021-10-15 | 2021-10-15 | 스토리지 장치 및 전자 장치 |
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