CN117409833B - 一种嵌入式存储器及电子设备 - Google Patents

Abstract

本发明提供了一种嵌入式存储器及电子设备，其中嵌入式存储器包括：存储芯片，存储芯片接收供电电压，并将供电电压转换为存储芯片的内部电压；接触管脚，设置在存储芯片的封装体上，且接触管脚电性连接于存储芯片的功能电路，形成存储芯片的功能端口，其中功能端口包括供电端口和放电端口；以及多个放电单元，设置在存储芯片的封装体内，且放电单元的电流输入端电性连接于供电端口，放电单元的电流输出端电性连接于放电端口；其中，当供电电压高于预设电压时，供电端口和放电端口之间导通，对存储芯片的供电电源进行放电，直到供电电压小于等于预设电压。本发明提供了一种嵌入式存储器及电子设备，能够提升存储器的工作性能。

Description

一种嵌入式存储器及电子设备

技术领域

本发明涉及存储技术领域，特别涉及一种嵌入式存储器及电子设备。

背景技术

嵌入式存储器（Embedded Multi Media Card）在平台上工作的时候，平台对嵌入式存储器输入多种电压，包括闪存的供电电源和输入输出端口的供电电源，以及闪存的接地电源等等。其中存储器正常工作时，存储器内部电源的电压应是稳定不变的。

在存储器的运行进程中，一旦供电电源不稳定，存储器就会出现工作异常。并且在测试平台上，供电电源的异常状态可长达数秒，存储器可能会停止工作。

发明内容

本发明的目的在于提供一种嵌入式存储器及电子设备，能够提升存储器的电压稳定性，从而提升存储器的工作性能。

为解决上述技术问题，本发明是通过以下技术方案实现的：

本发明提供了一种嵌入式存储器，包括：

存储芯片，所述存储芯片接收供电电压，并将所述供电电压转换为所述存储芯片的内部电压；

接触管脚，设置在所述存储芯片的封装体上，且所述接触管脚电性连接于所述存储芯片的功能电路，形成所述存储芯片的功能端口，其中所述功能端口包括供电端口和放电端口；以及

多个放电单元，设置在所述存储芯片的封装体内，且所述放电单元的电流输入端电性连接于所述供电端口，所述放电单元的电流输出端电性连接于所述放电端口；

其中，当所述供电电压高于预设电压时，所述供电端口和所述放电端口之间导通，对所述存储芯片的供电电源进行放电，直到所述供电电压小于等于所述预设电压。

在本发明一实施例中，所述放电单元包括比较器，所述比较器的第一输入端通过分压电阻与所述供电端电性连接，所述比较器的第二输入端接收所述内部电压，其中当所述第一输入端的电压大于所述第二输入端的电压时，所述比较器的输出端输出放电信号。

在本发明一实施例中，所述预设电压为所述内部电压和所述分压电阻承受电压的和。

在本发明一实施例中，所述放电单元包括多个放电晶体管，所述放电晶体管的漏极电性连接于所述供电端口，所述放电晶体管的源极电性连接于所述放电端口，且所述放电晶体管的驱动极电性连接于所述比较器的输出端，并接收所述放电信号。

在本发明一实施例中，所述分压电阻包括第一分压电阻，所述第一分压电阻的一端电性连接于所述供电端，另一端电性连接于所述比较器的第一输入端，以降低所述第一输入端的输入电压。

在本发明一实施例中，所述分压电阻包括第二分压电阻，所述第二分压电阻的一端电性连接于所述比较器的第一输入端，另一端接地，其中所述第二分压电阻的阻值大于所述第一分压电阻的阻值。

在本发明一实施例中，所述存储芯片包括闪存芯片和主控芯片，所述闪存芯片和所述主控芯片集成在同一存储封装体内，其中所述放电单元的放电电路布线设置在所述存储封装体内。

在本发明一实施例中，所述放电电路布线上设置缺口，以容纳放电电阻的接入，其中所述缺口位于所述放电端口和所述存储器的接地端之间。

在本发明一实施例中，多个所述放电单元与不同的所述供电端口，以接收不同的所述供电电压。

本发明提供了一种电子设备，包括：

电路板；

如上任一所述的一种嵌入式存储器，所述存储器安装在所述电路板上；

供电电源，安装在所述电路板上，所述供电电源电性连接于所述存储器，并对所述存储器提供多种供电电压；

放电电阻，设置在所述电路板上，所述放电电阻的一端电性连接于放电端口，所述放电电阻的另一端电性连接于所述存储器的接地端；以及

滤波电容，设置在所述电路板上，所述滤波电容的一端电性连接于所述存储芯片的供电端口，所述滤波电容的另一端电性接地。

如上所述，本发明提供了一种嵌入式存储器及电子设备，能够在存储器内部实现对供电电压的过压保护，避免供电电压的周期性波动造成存储器内部控制过程混乱或是用户数据出错，从而提升存储器的工作性能，并提升用户数据的安全性。并且根据本发明提供的存储器，应用于测试平台或是用户终端，资源占用低，响应效率高，能够快速且灵敏地实现供电电压平衡。并且根据本发明提供的存储器，通过功率平衡，以放电的方式实现了对存储器的供电电压平衡，且通过具峰峰值量级差异的内部电压作为基准电压，能在存储器内部提供一个稳定可靠的基准电压，从而确保放电时机的准确性，并且通过单晶体管开关放电，提升放电响应的快速性，并且多个开关同步工作在存储器内部联合放电，能够快速平衡电压。对于长达1~2s的供电电压异常，能够在保证存储器内部供电电压正常的情况下，对供电电压进行过压调节，几乎实现对异常电压调节和存储器工作进程的同步运行，对于周期性电压异常有极好的调节效果。

当然，施本发明的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一实施例中电子设备的结构示意图。

图2为本发明一实施例中存储器的封装结构示意图。

图3为本发明一实施例中接触管脚的分布示意图。

图4为本发明一实施例中放电单元的结构示意图。

图中：100、电子设备；200、供电电源；300、存储器；310、放电单元；311、比较器；312、放电晶体管；320、主控芯片；330、闪存芯片；340、间隙；301、基板；302、接触管脚；400、放电电阻；500、放电模块；R1、第一分压电阻；R2、第二分压电阻；VCC、第一供电电源；VCCQ、第二供电电源；VDDI、内部电源；GND、接地端。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

在对存储器进行测试时，存储器安装在测试平台上，由测试平台对存储器进行供电，并监测存储器的电压数值。其中在采样时间内获取存储器的多个电压数值，记录对应时间节点的电压数值，并且绘制存储器的实时电压波形。根据存储器的实时电压波形，能够在存储器出现工作异常时，排查是否是电压出现问题，从而重新进行测试或是舍弃部分测试数据。在本实施例中，存储器为嵌入式存储器。请参阅图1所示，本发明提供了电子设备100，其中电子设备100包括嵌入式存储器。具体的，电子设备100包括供电电源200、存储器300和放电电阻400。在本实施例中，存储器300为嵌入式存储器。其中，供电电源200、存储器300和放电电阻400集成在同一印制电路板上，从而形成电子设备100。

请参阅图1至图3所示，在本发明一实施例中，供电电源200包括第一供电电源VCC、第二供电电源VCCQ、内部电源VDDI和接地端GND。其中，第一供电电源VCC用于对闪存芯片330的部分电路、主控芯片320的部分电路，以及存储器300的内部器件供电。第二供电电源VCCQ用于对主控芯片320的部分电路和存储器300的内部器件供电。内部电源VDDI用于对闪存芯片330的部分电路和主控芯片320的部分电路进行供电，接地端GND可以是闪存芯片330的接地端电压。在本实施例中，第一供电电源VCC为例如1.7V至1.95V或2.7V至3.6V，第二供电电源VCCQ为例如1.1V至1.3V或1.7V至1.95V或2.7V至3.6V。其中，内部电源VDDI与第一供电电源VCC的供电电压之间，以及内部电源VDDI与第二供电电源VCCQ的供电电压之间具有10倍以上差别。在本实施例中，第一供电电源VCC和第二供电电源VCCQ的实时电压峰峰差值为例如200mV至300mV。而内部电源VDDI的实时电压峰峰差值为例如33mV。其中峰峰差值为电压最高值和电压最低值的差值。因此本实施例中，以内部电源VDDI的电压作为基准电压，在第一供电电源VCC和第二供电电源VCCQ的实时电压出现波动时，以内部电源VDDI的电压进行对比，可以获得稳定可靠的调节数据。

请参阅图1至图3所示，在本发明一实施例中，存储器300包括放电单元310、主控芯片320和闪存芯片330。其中放电单元310和放电电阻400通过管脚和线束电性连接，形成放电模块500。其中，放电单元310、主控芯片320和闪存芯片330集成在同一个封装体中，形成芯片式的存储器300。具体的，存储器300包括基板301，基板301包括硅基材和设置在硅基材上的半导体结构。放电单元310、主控芯片320和闪存芯片330形成于基板301上。其中在本实施例中，主控芯片320和闪存芯片330可以形成于不同的硅基材上，并通过键合连接（bonding）将主控芯片320和闪存芯片330连接在一起。其中主控芯片320和闪存芯片330通过金属布线和线束电性连接。在本发明的其他实施例中，也可以在同一硅基材上形成主控芯片320和闪存芯片330。本发明对此不做限定。放电单元310形成在基板301上。其中基板301上设置多个接触管脚302。在本实施例中，接触管脚302为PIN针。接触管脚302可以作为存储器300的输入输出端口，用于进行数据传输、指令传输和作为电源端口等等。在本实施例中，通过输入输出端口，主机可以对主控芯片320发送主机命令或主机数据，在主控芯片320的配合控制下，完成对闪存芯片330的编辑操作。其中放电单元310包括电路布线，电路布线设置于封装体中，并且将放电单元310的器件连接。其中电路布线上设置缺口，在将存储器300安装到电路板上时，缺口可用于接入放电电阻400。

请参阅图1至图3所示，在本发明一实施例中，接触管脚302有多个。接触管脚302的一端电性连接在电路板110上，并通过电路板上的线束与主控芯片320、闪存芯片330和放电单元310电性连接。不同的接触管脚302可以电性连接于不同的电气对象。在本实施例中，接触管脚302可以作为命令端口CMD，以传输主机命令。接触管脚302可以用作时钟信号CLK的输入端口。接触管脚302可以作为复位信号RST的输入端口。接触管脚302可以与多个供电电源200电性连接。本实施例中，多个接触管脚302呈阵列分布，且具体的，多个接触管脚302呈回字形分布。其中位于内圈的接触管脚302和位于外圈的接触管脚302之间设置间隙340。其中，部分接触管脚302为自定义的管脚。与供电电源200电性连接的接触管脚302为电源端口。在本实施例中，将部分接触管脚302设置为放电端口。对于位于外圈的电源端口，放电端口与电源端口相邻。对于位于内圈的电源端口，放电端口与电源端口之间隔着间隙340，且放电端口和电源端口位于同一列或同一行。需要说明的是，在电源端口相邻的位置都设置了功能端口的情况下，可以挑选与电源端口最近的自定义端口作为放电端口。在本实施例中，放电单元310的放电电流输出端与放电端口电性连接，从而将电流通过放电端口释放至接地端GND。放电单元310的放电电流输入端电性连接于第一供电电源VCC或第二供电电源VCCQ。在本实施例中，放电单元310有多个，且多个放电单元310分别连接第一供电电源VCC和第二供电电源VCCQ，以分别稳定第一供电电源VCC和第二供电电源VCCQ的供电电流。

请参阅图1至图3所示，在本发明一实施例中，放电单元310包括比较器311。在本实施例中，比较器311具有两个输入端和一个输出端。具体的，比较器311包括第一输入端和第二输入端，以及输出端。其中，比较器311的第一输入端电性连接于放电电阻400，比较器311的第二输入端与内部电源VDDI电性连接。其中比较器311的电压上限为第一供电电源VCC或第二供电电源VCCQ的电压数值，比较器311的电压下限为接地端GND的电压数值。在比较器311中，第二输入端的电压恒定为内部电源VDDI的电压数值。在本实施例中，内部电源VDDI与第一供电电源VCC和第二供电电源VCCQ的电压数值之间具有量级差异。因此在第一供电电源VCC和第二供电电源VCCQ波动时，内部电源VDDI的电压数值的波动极小，因此将内部电源VDDI的电压数值作为比较的基准电压，能够提升比较结果的准确性。

请参阅图1至图4所示，在本发明一实施例中，放电单元310包括多个放电晶体管312。其中放电晶体管312为MOS管，且放电晶体管312具体为NMOS晶体管。其中放电晶体管312包括源极、漏极和驱动极。其中，放电晶体管312的漏极电性连接第一供电电源VCC或第二供电电源VCCQ，放电晶体管312的源极电性连接于接地端GND。放电晶体管312的驱动极电性连接于比较器311的输出端。在本实施例中，比较器311获取第一输入端和第二输入端的电压差值，当比较器311获得的电压差值为正值，即第一输入端的电压高于第二输入端的电压，则比较器311输出高电平信号。当放电晶体管312接收到高电平信号，则放电晶体管312导通。此时第一供电电源VCC或第二供电电源VCCQ的电流被导出至接地端GND，从而完成对第一供电电源VCC或第二供电电源VCCQ的放电，将第一供电电源VCC或第二供电电源VCCQ的电压数值压低。当比较器311获得的电压差值为负值，即第一输入端的电压低于第二输入端的电压，则比较器311输出低电平信号。此时放电晶体管312处于截止状态。如果放电晶体管312本身处于截止状态，则放电晶体管312继续维持截止状态。若是放电晶体管312原本处于导通状态，则放电晶体管312转为截止，第一供电电源VCC或第二供电电源VCCQ的电流停止被导出到接地端GND，从而维持第一供电电源VCC或第二供电电源VCCQ的电压。因此在测试环节或终端使用中，当第一供电电源VCC或第二供电电源VCCQ的电压出现波动，存储器300就能自动完成对供电电源200的电流调节，以保证电子设备100本身处于稳定的状态。

请参阅图1至图4所示，在本发明一实施例中，放电电阻400包括第一分压电阻R1、第二分压电阻R2和放电电阻400。其中第一分压电阻R1的一端电性连接于第一供电电源VCC或第二供电电源VCCQ，第一分压电阻R1的另一端电性连接于比较器311的第一输入端。第二分压电阻R2的一端电性连接于接地端GND，第二分压电阻R2的另一端电性连接于比较器311的第一输入端。在本实施例中，多个放电晶体管312并排分布，形成放电阵列单元。其中放电阵列单元的电流输入端与第一供电电源VCC或第二供电电源VCCQ电性连接，放电阵列单元的电流输出端与接地端GND电性连接。其中，放电电阻400的一端电性连接于放电阵列单元的电流输出端，放电电阻400的另一端电性连接于接地端GND，以避免放电阵列单元输出大电流，导致线路烧坏。

请参阅图1至图4所示，在本发明一实施例中，放电单元310包括第一分压电阻R1和第二分压电阻R2。根据电阻的阻值和连接对象，第一分压电阻R1和第二分压电阻R2组成的分压电阻被划分为第一类电阻和第二类电阻。其中第一类电阻与第一供电电源VCC的放电单元310电性连接，第二类电阻和第二供电电源VCCQ的放电单元310电性连接。且在本实施例中，在第一类电阻中，第一分压电阻R1的阻值为例如3.3kΩ，误差值在±1%。第二分压电阻R2的阻值为例如6.7kΩ，误差值在±1%。经过第一分压电阻R1和第二分压电阻R2的分压，可以将第一供电电源VCC的电压数值维持在例如低于3.5V。当第一供电电源VCC的电压数值高于3.5V，则在比较器311中，第一输入端会高于第二输入端的电压数值，从而打开放电晶体管312，电流流经放电电阻400做功，部分功率被消耗在放电电阻400上。在电路整体功率不变的情况下，基于能量守恒原理，第一供电电源VCC的通道为维持工作电流，总电压下降，从而通过放电完成对供电电压数值的调节。在第二类电阻中，第一分压电阻R1的阻值为例如6kΩ，误差值在±1%。第二分压电阻R2的阻值为例如10kΩ，误差值在±1%。经过第一分压电阻R1和第二分压电阻R2的分压，可以将第二供电电源VCCQ的电压数值维持在例如低于1.9V。

请参阅图1至图4所示，在本发明一实施例中，当第一供电电源VCC的电压数值高于1.9V，则在比较器311中，第一输入端会高于第二输入端的电压数值，从而打开放电晶体管312，电流流经放电电阻400做功，部分功率被消耗在放电电阻400上。在电路整体功率不变的情况下，基于能量守恒原理，第二供电电源VCCQ的通道为维持工作电流，总电压下降，从而通过放电完成对供电电压数值的调节。在本实施例中，放电电阻400的阻值小于例如1Ω，从而在放电的时候，尽可能地提升占用功率，以实现对供电电压的快速降低。在降低了第一供电电源VCC或第二供电电源VCCQ的电压数值后，第一分压电阻R1和第二分压电阻R2上的分压也会减小，第一输入端的电压也同步减小，从而使第一输入端的电压数值降低至第二输入端的基准电压，从而停止放电进程。

请参阅图1至图4所示，在本发明一实施例中，电子设备100形成于电路板上。其中，电路板上集成了滤波电容C1，滤波电容C1的一端电性连接于接地端GND，另一端电性连接于第一供电电源VCC或第二供电电源VCCQ，以实现对供电电压的滤波。其中供电电压会有阶段性的无法被滤波电容C1过滤的电压抬高，从而导致了第一输入端的电压上升，不仅是在测试平台上，在终端使用的环节中，集成了供电电源200的存储封装体也仍旧存在这样的问题。并且供电电压的抬高往往会长达1~2s，从而导致存储器300运行故障。其中运行故障不限定于停止工作，也可能会导致数据丢失或是部分运行进程被错误运行等等。因此这样会给电子设备100造成极大的数据纠错负担和运行负担，并且还会导致用户数据处于不安全的状态。而根据本发明提供的电子设备100，在电子设备100内部就能稳定供电电源200的电压。并且，在存储器300内部就能完成电压稳定过程。从而为主控芯片320和闪存芯片330提供稳定的工作环境。

请参阅图1至图4所示，在本发明一实施例中，电子设备100形成于电路板上。在本实施例中，在将主控芯片320和闪存芯片330进行集成后，在放电端口和供电端口之间集成放电单元310。其中放电单元310包括比较器311、放电晶体管312、分压电阻和多个电路布线。具体的，放电单元310包括第一电路布线、第二电路布线、第三电路布线和第四电路布线。其中第一电路布线用于连接比较器311的输出端和多个放电晶体管312的驱动极。第二电路布线用于连接放电晶体管312的源极和接地端GND，以及放电晶体管312和漏极和供电电源200。其中供电电源200为第一供电电源VCC或第二供电电源VCCQ。第三电路布线用于连接比较器311的第一输入端和分压电阻，以及分压电阻和接地端GND或分压电阻和供电电源200。在本实施例中，在存储器300中，放电单元310的电路布线将放电电阻400的位置空出，首先将放电单元310、主控芯片320和闪存芯片330进行集成，获得存储封装体。放电电阻400安装在电路板上。根据不同的产品需求，可以调整放电电阻400的阻值，以调整放电速率。在获得本发明提供的电子设备100时，将集成后的存储封装体安装在电路板上，并通过焊接工艺将放电电阻400与放电单元310的电路布线连接，从而将放电电阻400连接到放电电路中，形成放电模块500。根据本发明提供的电子设备100，在发生电压不稳定时，能够通过放电晶体管312直接进行放电调整供电电压，不需要存储器300内部的固件配合，对存储器300的占用资源较少。

本发明提供了一种嵌入式存储器。其中嵌入式存储器包括存储芯片、接触管脚和多个放电单元。存储芯片接收供电电压，并将供电电压转换为存储芯片的内部电压。接触管脚设置在存储芯片的封装体上，且接触管脚电性连接于存储芯片的功能电路，形成存储芯片的功能端口，其中功能端口包括供电端口和放电端口。多个放电单元设置在存储芯片的封装体内，且放电单元的电流输入端电性连接于供电端口，放电单元的电流输出端电性连接于放电端口。其中，当供电电压高于预设电压时，供电端口和放电端口之间导通，对存储芯片的供电电源进行放电，直到供电电压小于等于预设电压。根据本发明提供的存储器及电子设备，能够在存储器内部实现对供电电压的过压保护，避免供电电压的周期性波动造成存储器内部控制过程混乱或是用户数据出错，从而提升存储器的工作性能，并提升用户数据的安全性。并且根据本发明提供的存储器，应用于测试平台或是用户终端，资源占用低，响应效率高，能够快速且灵敏地实现供电电压平衡。并且根据本发明提供的存储器，通过功率平衡，以放电的方式实现了对存储器的供电电压平衡，且通过具峰峰值量级差异的内部电压作为基准电压，能在存储器内部提供一个稳定可靠的基准电压，从而确保放电时机的准确性，并且通过单晶体管开关放电，提升放电响应的快速性，并且多个开关同步工作在存储器内部联合放电，能够快速平衡电压。对于长达1~2s的供电电压异常，能够在保证存储器内部供电电压正常的情况下，对供电电压进行过压调节，几乎实现对异常电压调节和存储器工作进程的同步运行，对于周期性电压异常有极好的调节效果。

以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (7)

1.一种嵌入式存储器，其特征在于，包括：

存储芯片，所述存储芯片接收供电电压，并将所述供电电压转换为所述存储芯片的内部电压；

接触管脚，设置在所述存储芯片的封装体上，且所述接触管脚电性连接于所述存储芯片的功能电路，形成所述存储芯片的功能端口，其中所述功能端口包括供电端口和放电端口；以及

多个放电单元，设置在所述存储芯片的封装体内，且所述放电单元的电流输入端电性连接于所述供电端口，所述放电单元的电流输出端电性连接于所述放电端口，其中所述放电单元包括：

比较器，所述比较器的第一输入端通过分压电阻与所述供电端电性连接，所述比较器的第二输入端接收所述内部电压，其中当所述第一输入端的电压大于所述第二输入端的电压时，所述比较器的输出端输出放电信号；以及

多个放电晶体管，所述放电晶体管的漏极电性连接于所述供电端口，所述放电晶体管的源极电性连接于所述放电端口，且所述放电晶体管的驱动极电性连接于所述比较器的输出端，并接收所述放电信号；

其中，当所述供电电压高于预设电压时，所述供电端口和所述放电端口之间导通，对所述存储芯片的供电电源进行放电，直到所述供电电压小于等于所述预设电压，其中所述预设电压为所述内部电压和所述分压电阻承受电压的和；

其中，所述存储器与放电电阻集成在同一电路板上，所述放电电阻的一端电性连接于所述放电端口，所述放电电阻的另一端电性连接于所述存储器的接地端，当所述供电电压高于所述预设电压，所述放电电阻占用所述存储器的部分输出功率，所述存储器降低所述供电电压，以维持输出功率。

2.根据权利要求1所述的一种嵌入式存储器，其特征在于，所述分压电阻包括第一分压电阻，所述第一分压电阻的一端电性连接于所述供电端，另一端电性连接于所述比较器的第一输入端，以降低所述第一输入端的输入电压。

3.根据权利要求2所述的一种嵌入式存储器，其特征在于，所述分压电阻包括第二分压电阻，所述第二分压电阻的一端电性连接于所述比较器的第一输入端，另一端接地，其中所述第二分压电阻的阻值大于所述第一分压电阻的阻值。

4.根据权利要求1所述的一种嵌入式存储器，其特征在于，所述存储芯片包括闪存芯片和主控芯片，所述闪存芯片和所述主控芯片集成在同一存储封装体内，其中所述放电单元的放电电路布线设置在所述存储封装体内。

5.根据权利要求4所述的一种嵌入式存储器，其特征在于，所述放电电路布线上设置缺口，以容纳放电电阻的接入，其中所述缺口位于所述放电端口和所述存储器的接地端之间。

6.根据权利要求1所述的一种嵌入式存储器，其特征在于，多个所述放电单元分别连接于不同的所述供电端口，以接收不同的所述供电电压。

7.一种电子设备，其特征在于，包括：

电路板；

如权利要求1~6任一所述的一种嵌入式存储器，所述存储器安装在所述电路板上；

供电电源，安装在所述电路板上，所述供电电源电性连接于所述存储器，并对所述存储器提供多种供电电压；

放电电阻，设置在所述电路板上，所述放电电阻的一端电性连接于放电端口，所述放电电阻的另一端电性连接于所述存储器的接地端；以及

滤波电容，设置在所述电路板上，所述滤波电容的一端电性连接于所述存储芯片的供电端口，所述滤波电容的另一端电性接地。