KR102466412B1 - 스토리지 장치 및 스토리지 장치의 동작 방법 - Google Patents

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Abstract

본 발명은 스토리지 장치에 관한 것이다. 본 발명의 스토리지 장치는, 불휘발성 메모리 장치 그리고 메타 데이터에 기반하여 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함한다. 컨트롤러는 메타 데이터를 암호화하고 암호화된 메타데이터를 외부의 호스트 장치의 랜덤 액세스 메모리에 로드하도록 구성된다.

Description

스토리지 장치 및 스토리지 장치의 동작 방법{STORAGE DEVICE AND OPERATING METHOD OF STORAGE DEVICE}
본 발명은 전자 장치에 관한 것으로, 더 상세하게는 스토리지 장치 및 스토리지 장치의 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
스토리지 장치는 불휘발성 메모리 장치를 제어하기 위한 메타 데이터를 관리하도록 구성된다. 메타 데이터는 스토리지 장치가 불휘발성 메모리 장치를 제어하는 방법 또는 규칙 등에 대한 정보를 포함한다. 스토리지 장치의 메타 데이터가 해킹 장치에 의해 해킹되는 경우, 스토리지 장치의 보안성이 저하된다. 따라서, 스토리지 장치의 메타 데이터의 보안성을 향상시키기 위한 장치 및 방법에 대한 연구가 요구되고 있다.
본 발명의 목적은, 향상된 보안성을 갖는 스토리지 장치 및 스토리지 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 스토리지 장치는, 불휘발성 메모리 장치, 그리고 메타 데이터에 기반하여 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함한다. 상기 컨트롤러는 상기 메타 데이터를 암호화하고 상기 암호화된 메타데이터를 외부의 호스트 장치의 랜덤 액세스 메모리에 로드하도록 구성된다.
본 발명의 실시 예에 따른 스토리지 장치는 불휘발성 메모리 장치 및 컨트롤러를 포함한다. 상기 불휘발성 메모리 장치는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함한다. 상기 컨트롤러는 메타 데이터에 기반하여 상기 불휘발성 메모리 장치를 제어하도록 구성된다. 상기 컨트롤러는 상기 불휘발성 메모리 장치로부터 상기 메타 데이터를 읽고, 상기 메타 데이터를 암호화하고, 그리고 상기 암호화된 메타데이터를 외부의 호스트 장치의 랜덤 액세스 메모리에 로드하도록 구성된다.
스토리지 장치가 랜덤 액세스 메모리를 포함하는 외부의 호스트 장치와 동작하는 본 발명의 실시 예에 따른 동작 방법은, 상기 스토리지 장치가 메타 데이터를 암호화하여 상기 랜덤 액세스 메모리에 로드하는 단계, 그리고 상기 스토리지 장치가 상기 랜덤 액세스 메모리에 로드된 상기 암호화된 메타 데이터를 이용하여, 쓰기, 읽기 및 소거를 수행하는 단계를 포함한다.
본 발명의 실시 예들에 따르면, 스토리지 장치의 메타 데이터는 암호화되어 호스트의 랜덤 액세스 메모리에 로드된다. 따라서, 스토리지 장치의 메타 데이터가 해킹되는 것이 방지되고, 향상된 보안성을 갖는 스토리지 장치 및 스토리지 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 컴퓨팅 장치의 동작 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 암호화 회로를 보여주는 블록도이다.
도 5는 본 발명의 실시 예에 따른 스토리지 장치가 도 4의 암호화 회로에 기반하여 메타 데이터를 호스트 장치의 RAM의 호스트 메모리 버퍼 영역에 저장하는 방법을 보여주는 순서도이다.
도 6은 컨트롤러가 메타 데이터를 RAM에 저장하는 예를 보여준다.
도 7은 도 4의 암호화 회로를 이용하여 암호화를 수행할 때에 변동되는 정보들을 보여주는 테이블이다.
도 8a 및 8b는 소스 데이터의 비트들이 갱신된 때에 결과 데이터에서 비트들이 갱신되는 예를 보여준다.
도 9는 본 발명의 실시 예에 따른 스토리지 장치가 도 4의 암호화 회로에 기반하여 메타 데이터를 호스트 장치의 RAM의 호스트 메모리 버퍼 영역으로부터 읽는 방법을 보여주는 순서도이다.
도 10 내지 도 12는 도 4의 암호화 회로의 응용 예들을 보여주는 블록도들이다.
도 13은 도 10 내지 도 12의 암호화 회로들에서 사용되는 시드들의 예를 보여주는 테이블이다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치가 쓰기를 수행하는 방법을 보여주는 순서도이다.
도 15는 컴퓨팅 장치에서 스토리지 장치의 쓰기가 수행되는 과정을 보여준다.
도 16은 본 발명의 응용 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 17은 제2 타입의 쓰기 요청에 따라 스토리지 장치가 쓰기를 수행하는 방법을 보여주는 순서도이다.
도 18은 본 발명의 실시 예에 따른 스토리지 장치가 읽기기를 수행하는 방법을 보여주는 순서도이다.
도 19은 컴퓨팅 장치에서 스토리지 장치의 읽기가 수행되는 과정을 보여준다.
도 20은 본 발명의 실시 예에 따른 스토리지 장치가 메타 데이터를 불휘발성 메모리 장치에 플러시하는 예를 보여주는 순서도이다.
도 21은 도 16의 스토리지 장치가 슬립 정보에 따라 메타 데이터를 관리하는 방법을 보여주는 순서도이다.
도 22는 본 발명의 실시 예에 따른 컨트롤러를 보여주는 블록도이다.
도 23은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 24는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치(10)를 보여주는 블록도이다. 도 1을 참조하면, 컴퓨팅 장치(10)는 프로세서(20), 랜덤 액세스 메모리(30), 모뎀(40), 사용자 인터페이스(50), 그리고 스토리지 장치(100)를 포함한다.
프로세서(20)는 컴퓨팅 장치(10)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(20)는 코드 또는 프로그램에 포함된 명령으로 표현되는 동작들을 실행하도록 물리적으로 구성된 회로를 포함하는 하드웨어 기반의 데이터 프로세싱 장치일 수 있다. 예를 들어, 프로세서(20)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(20)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
랜덤 액세스 메모리(RAM, 30)은 프로세서(20)와 통신할 수 있다. RAM (30)은 프로세서(20) 또는 컴퓨팅 장치(10)의 메인 메모리일 수 있다. 프로세서(20)는 RAM (30)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(20)는 RAM (30)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(20)는 RAM (30)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(20)는 RAM (30)을 이용하여 컴퓨팅 장치(10)의 제반 동작을 제어할 수 있다. RAM (30)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
모뎀(40)은 프로세서(20)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(40)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(50)는 프로세서(20)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(50)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
예시적으로, 프로세서(20), RAM (30), 모뎀(40), 그리고 사용자 인터페이스(50)는 스토리지 장치(100)를 사용하는 호스트 장치(HD)를 형성할 수 있다.
스토리지 장치(100)는 프로세서(20)와 통신할 수 있다. 스토리지 장치(100)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(20)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(100)에 저장할 수 있다. 스토리지 장치(100)는 컴퓨팅 장치(10)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(100)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(100)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(20)는 스토리지 장치(100)에 저장된 소스 코드들을 RAM (30)에 로드하고, RAM (30)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(20)는 스토리지 장치(100)에 저장된 데이터를 RAM (30)에 로드하고, RAM (30)에 로드된 데이터를 처리할 수 있다. 프로세서(20)는 RAM (30)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(100)에 저장할 수 있다.
스토리지 장치(100)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
예시적으로, 모뎀(40), 사용자 인터페이스(50) 및 스토리지 장치(100)는 내부 버스를 통해 프로세서(20)와 통신하도록 구성될 수 있다. 예를 들어, 내부 버스는 PCIe 버스 또는 NVMe 버스를 포함할 수 있다.
스토리지 장치(100)는 호스트 장치(HD)의 제어에 따라 쓰기, 읽기 및 소거를 수행하거나 또는 내부 스케줄에 따라 배경 동작(background operation)을 수행할 때에, 메타 데이터를 참조할 수 있다. 예를 들어, 메타 데이터는 호스트 장치(HD)가 스토리지 장치(100)에 할당한 논리 어드레스 및 스토리지 장치(100)의 물리 어드레스 사이의 매핑 관계를 가리키는 데이터를 포함할 수 있다. 예를 들어, 스토리지 장치(100)는 호스트 장치(HD)로부터 부여되는 논리 어드레스를 물리 어드레스로 변환하고, 물리 어드레스에 기반하여, 쓰기, 읽기, 소거 또는 배경 동작을 수행할 수 있다.
스토리지 장치(100)는 메타 데이터를 호스트 장치(HD)의 RAM (30)에 로드하도록 구성된다. 예를 들어, 스토리지 장치(100)는 호스트 메모리 버퍼 정보(HMBI, Host Memory Buffer Information)을 저장할 수 있다. 호스트 메모리 버퍼 정보(HMBI)는 스토리지 장치(100)가 메타 데이터를 호스트 장치(10)에 로드하는 것을 지원하는지를 가리키는 정보, 스토리지 장치(100)가 메타 데이터를 저장하기 위해 필요한 RAM (30)의 용량에 대한 정보 등을 포함할 수 있다.
스토리지 장치(100) 및 호스트 장치(HD)가 메타 데이터를 RAM (30)에 로드하는 것을 지원하는 경우, 호스트 장치(HD)는 RAM (30)의 공간 중 일부를 스토리지 장치(100)가 사용하도록 할당할 수 있다. 예를 들어, RAM (30)의 호스트 영역(HA, Host Area)은 호스트 장치에 의해 사용될 수 있다. RAM (30)의 호스트 메모리 버퍼 영역(HMBA, Host Memory Buffer Area)은 스토리지 장치(100)에 의해 사용될 수 있다.
프로세서(20)는 RAM (30)을 제어하도록 구성되는 메모리 컨트롤러(MC)를 포함한다. 프로세서(20)는 메모리 컨트롤러(MC)를 통해 RAM (30)의 호스트 영역(HA)을 사용할 수 있다. 스토리지 장치(100)는 프로세서(20)의 개입 없이 메모리 컨트롤러(MC)와 통신하며, 메모리 컨트롤러(MC)를 통해 RAM (30)의 호스트 메모리 버퍼 영역(HMBA)을 사용할 수 있다.
예시적으로, 메모리 컨트롤러(MC)는 프로세서(20)에 포함되지 않고, 프로세서(20)의 외부에 별도의 패키지로 구현될 수 있다.
스토리지 장치(100)가 메타 데이터를 RAM (30)에 로드하도록 구성되는 경우, 메타 데이터가 해킹의 위협에 쉽게 누출되는 단점이 있다. 예를 들어, 스토리지 장치(100)가 메타 데이터를 RAM (30)에 로드할 때에 스토리지 장치(100)와 호스트 장치(HD) 사이의 통신을 해킹함으로써, 스토리지 장치(100)의 메타 데이터가 유출될 수 있다. 또한, 스토리지 장치(100)가 메타 데이터를 RAM (30)에 로드한 후에 RAM (30)의 호스트 메모리 버퍼 영역(HMBA)을 해킹함으로써, 스토리지 장치(100)의 메타 데이터가 유출될 수 있다.
스토리지 장치(100)의 메타 데이터가 유출되면, 스토리지 장치(100)가 호스트 장치(HD)의 요청에 따른 쓰기, 읽기 및 소거를 수행하는 정책 및 배경 동작을 수행하는 정책이 유출된다. 따라서, 스토리지 장치(100)의 보안성이 저하되며, 스토리지 장치(100)가 해킹될 수 있다.
이와 같은 문제를 방지하기 위하여, 본 발명의 실시 예에 따른 스토리지 장치(100)는 암호화 회로(EC)를 포함한다. 스토리지 장치(100)는 암호화 회로(EC)를 이용하여 메타 데이터를 암호화하고, 암호화된 메타 데이터를 호스트 장치(HD)의 RAM (30)의 호스트 버퍼 메모리 영역(HMBA)에 로드하도록 구성된다. 스토리지 장치(100)는 RAM (30)의 호스트 메모리 버퍼 영역(HMBA)으로부터 암호화된 메타 데이터를 읽고, 암호화 회로(EC)를 이용하여 복호화를 수행함으로써, 메타 데이터를 획득하도록 구성된다. 스토리지 장치(100)의 외부에서 암호화된 메타 데이터가 관리되고 원본 메타 데이터는 관리되지 않으므로, 스토리지 장치(100)의 메타 데이터의 보안성이 향상되며, 스토리지 장치(100) 및 컴퓨팅 장치(10)의 보안성이 향상된다.
도 2는 본 발명의 실시 예에 따른 컴퓨팅 장치(10)의 동작 방법을 보여주는 순서도이다. 본 발명의 기술적 사상을 간결하게 설명하기 위하여, 프로세서(20), RAM (30) 및 스토리지 장치(100)의 동작들이 도 2에 도시된다.
도 1 및 도 2를 참조하면, S110 단계에서, 프로세서(20), RAM (30) 및 스토리지 장치(100)는 초기화를 수행한다.
S120 단계에서, 스토리지 장치(100)는 프로세서(20)로 호스트 메모리 버퍼 정보(HMBI)를 전송하고, 호스트 버퍼 메모리 영역(HMBA)의 할당을 요청한다.
S130 단계에서, 프로세서(20)는 호스트 메모리 버퍼 정보(HMBI)에 기반하여 RAM (30)의 저장 영역(memory area)의 일부를 호스트 메모리 버퍼 영역(HMBA)으로 할당할 수 있다.
S140 단계에서, 프로세서(20)는 호스트 메모리 버퍼 영역(HMBA)의 어드레스 범위를 스토리지 장치(100)로 전달할 수 있다. 예를 들어, 프로세서(20)는 호스트 메모리 버퍼 영역(HMBA)의 시작 어드레스와 끝 어드레스를 스토리지 장치(100)로 전달할 수 있다. 호스트 메모리 버퍼 영역(HMBA)이 불연속한 복수의 청크들(chunks)로 할당되는 경우, 프로세서(20)는 호스트 메모리 버퍼 영역(HMBA)의 복수의 청크들 각각의 시작 어드레스 및 끝 어드레스를 스토리지 장치(100)로 전달할 수 있다.
S150 단계에서, 스토리지 장치(100)는 메타 데이터를 암호화한다. 예를 들어, 스토리지 장치(100)는 내부의 불휘발성 메모리 장치(도 3 참조)로부터 메타 데이터를 읽고, 읽혀진 메타 데이터를 암호화할 수 있다.
S160 단계에서, 스토리지 장치(100)는 암호화된 메타 데이터를 RAM (30)에 로드할 수 있다.
S110 단계 내지 S160 단계는 컴퓨팅 장치(10)에 전원이 공급된 후에, 컴퓨팅 장치(10)의 리셋이 완료된 후에, 또는 컴퓨팅 장치(10)가 절전 모드로부터 복원된 때에 순차적으로 수행될 수 있다. 예를 들어, 스토리지 장치(100) 및 호스트 장치(HD)가 호스트 메모리 버퍼(HMB, Host Memory Buffer)를 지원하는 경우, 스토리지 장치(100)가 메타 데이터를 암호화하여 RAM (30)에 로드하는 것은 컴퓨팅 장치(10)의 초기와 절차에 포함되는 것으로 이해될 수 있다.
암호화된 메타 데이터가 호스트 장치(HD)의 RAM (30)에 로드된 후에, 스토리지 장치(100)는 RAM (30)에 저장된 메타 데이터를 실시간으로 참조하여 쓰기, 읽기, 소거 또는 배경 동작을 수행할 수 있다.
도 2에서, 스토리지 장치(100)가 프로세서(20)에 호스트 메모리 버퍼 정보(HMBI)를 전송하고, 호스트 메모리 버퍼 영역(HMBA)의 할당을 요청하는 것으로 설명되었다. 그러나, 본 발명의 기술적 사상은 한정되지 않는다. 예를 들어, 프로세서(20)는 스토리지 장치(100)와의 초기화(예를 들어, 트레이닝) 시에, 호스트 메모리 버퍼 정보(HMBI)를 스토리지 장치(100)로부터 수신할 수 있다. 프로세서(20)는 호스트 메모리 버퍼 영역(HMBA)을 할당할지를 판단하고, 판단 결과를 스토리지 장치(100)로 전달할 수 있다. 즉, 호스트 메모리 버퍼 영역(HMBA)은 스토리지 장치(100)의 요청에 의해 할당되지 않고, 프로세서(20)의 판단에 의해 할당되는 것으로 본 발명의 기술적 사상이 응용 및 변경될 수 있다.
예시적으로, 호스트 메모리 버퍼 영역(HMBA)은 NVMe (Non-Volatile Memory express)의 표준에 정해진 절차에 따라 할당될 수 있다. NVMe 표준에 따라 호스트 메모리 버퍼 영역(HMBA)을 할당하는 것은 NVMe 표준의 현재 버전뿐 아니라 이후로 발행되는 버전을 포함하여 본 발명의 레퍼런스로 포함된다.
도 3은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110) 및 컨트롤러(120)를 포함한다.
컨트롤러(120)는 호스트 장치(HD)의 요청에 따라 불휘발성 메모리 장치(110)의 쓰기, 읽기 및 소거를 제어할 수 있다. 컨트롤러(120)는 배경 동작과 연관된 내부의 스케줄에 따라 불휘발성 메모리 장치(110)의 쓰기, 읽기 및 소거를 제어할 수 있다.
컨트롤러(120)는 암호화 회로(EC)를 포함하고, 호스트 메모리 버퍼 정보(HMBI)를 저장하도록 구성된다. 예를 들어, 호스트 메모리 버퍼 정보(HMBI)는 컨트롤러(120) 내부의 불휘발성 저장소에 저장될 수 있다. 예를 들어, 불휘발성 저장소는 ROM (Read Only Memory), 레이저 퓨즈, 전기 퓨즈, 불휘발성 메모리 셀 등을 포함할 수 있다. 다른 예로서, 호스트 메모리 버퍼 정보(HMBI)는 불휘발성 메모리 장치(110)에 저장되며, 스토리지 장치(100)의 파워-온 시에 컨트롤러(120)에 의해 불휘발성 메모리 장치(110)로부터 읽힐 수 있다.
컨트롤러(120)는 호스트 장치(HD)로부터의 요청에 따라 쓰기, 읽기 또는 소거를 수행할 때에, 또는 내부 동작과 연관된 내부 스케줄에 따라 쓰기, 읽기 또는 소거를 수행할 때에, 호스트 장치(HD)의 RAM (30)의 암호화된 메타 데이터를 실시간으로 참조하도록 구성된다. 예를 들어, 암호화된 메타 데이터를 읽을 때에, 컨트롤러(120)는 암호화된 메타 데이터를 수신하고, 암호화 회로(EC)를 이용하여 복호화를 수행하고, 복호화된 메타 데이터를 이용하여 쓰기, 읽기 또는 소거를 수행하도록 구성된다. 또한, 암호화된 메타 데이터를 갱신할 때에, 컨트롤러(120)는 갱신된 메타 데이터를 암호화하고, 암호화된 메타 데이터를 호스트 장치(HD)의 RAM (30)에 로드하도록 구성된다. 즉, 암호화 회로(EC)의 암호화 또는 복호화 시간이 증가할수록, 스토리지 장치(100)의 쓰기, 읽기 및 소거 속도가 저하되며, 스토리지 장치(100) 및 컴퓨팅 장치(10)의 동작 속도가 저하될 수 있다.
예를 들어, 암호화 회로(EC)는 AES (Advanced Encryption Standard)에 기반하여 암호화 및 복호화를 수행하도록 구성될 수 있다. 다른 예로서, 스토리지 장치(100) 및 컴퓨팅 장치(10)의 동작 속도가 저하되는 것을 방지하기 위하여, 본 발명의 실시 예에 따른 암호화 회로(EC)는 AES 보다 짧은 암호화 또는 복호화 시간을 필요로 하며, AES와 유사한 레벨로 원본 데이터와 암호화된 데이터 사이의 연관성을 제거하는 암호화 및 복호화 방법을 제공하도록 구성된다.
도 4는 본 발명의 실시 예에 따른 암호화 회로(ECa)를 보여주는 블록도이다. 도 1, 도 3 및 도 4를 참조하면, 암호화 회로(ECa)는 재매핑부(RU), 사인 생성 및 체크부(SGCU), 제1 스크램블부(SCR1), 제2 스크램블부(SCR2), 그리고 랜덤수 생성부(RNGU)를 포함한다. 재매핑부(RU), 사인 생성 및 체크부(SGCU), 제1 스크램블부(SCR1), 제2 스크램블부(SCR2), 또는 랜덤수 생성부(RNGU)는 하드웨어 회로 또는 장치 또는 하드웨어 회로 또는 장치에서 구동되는 펌웨어 또는 소프트웨어로 구현될 수 있다.
재매핑부(RU)는 컨트롤러(120)가 생성하는 호스트 메모리 버퍼 영역(HMBA)의 어드레스를 변환하도록 구성된다. 예를 들어, 컴퓨팅 장치(10)의 초기화 시에, 컨트롤러(100)는 제1 어드레스 범위에 대응하는 저장 영역(memory area)을 호스트 메모리 버퍼 영역(HMBA)으로 요청할 수 있다. 컨트롤러(100)는 암호화된 메타 데이터를 호스트 메모리 버퍼 영역(HMBA)에 저장할 때에, 제2 어드레스 범위 내에서 어드레스를 선택할 수 있다. 제2 어드레스 범위는 제1 어드레스 범위보다 작을 수 있다. 재매핑부(RU)는 컨트롤러(100)가 선택하는 제2 어드레스 범위 내의 제2 어드레스를 제1 어드레스 범위 내의 제1 어드레스로 재매핑할 수 있다. 예를 들어, 재매핑부(RU)는 암호화된 메타 데이터를 호스트 메모리 버퍼 영역(HMBA)에 저장 또는 갱신할 때에 제1 어드레스와 제2 어드레스의 재매핑을 변경할 수 있다. 암호화된 메타 데이터를 호스트 메모리 버퍼 영역(HMBA)으로부터 읽을 때에, 재매핑부(RU)는 제1 어드레스와 제2 어드레스의 재매핑을 유지할 수 있다.
메타 데이터의 암호화 시에, 사인 생성 및 체크부(SGCU)는 사인(signature)을 생성하도록 구성된다. 생성된 사인은 메타 데이터와 함께 제1 스크램블부(SCR1)로 전달된다.
암호화된 메타 데이터의 복호화 시에, 사인 생성 및 체크부(SGCU)는 복호화된 메타 데이터로부터 사인(signature)을 생성하도록 구성된다. 사인 생성 및 체크부(SGCU)는 복호화된 사인 및 생성된 사인을 비교하여, 메타 데이터가 변조되었는지를 판단하도록 구성된다. 예를 들어, 복호화된 사인 및 생성된 사인이 일치하는 경우, 사인 생성 및 체크부(SGCU)는 RAM (30)으로부터 읽히고 복호화된 메타 데이터가 변조되지 않은 것으로 판별할 수 있다. 컨트롤러(120)는 복호화된 메타 데이터를 이용하여 불휘발성 메모리 장치(110)를 액세스할 수 있다. 복호화된 사인 및 생성된 사인이 일치하지 않는 경우, 컨트롤러(120)는 RAM (30)으로부터 읽히고 복호화된 메타 데이터가 변조된 것으로 판별할 수 있다. 컨트롤러(120)는 변조된 메타 데이터의 재전송을 호스트 장치(HD)에 요청하거나, 또는 변조된 메타 데이터를 폐기할 수 있다.
예시적으로, 사인 생성 및 체크부(SGCU)는 메타 데이터 또는 복호화된 메타 데이터로부터 CRC (Cyclic Redundancy Check) 패리티를 생성하고, CRC 패리티를 사인(signature)로 사용할 수 있다. 그러나, 본 발명의 기술적 사상은 CRC 패리티에 한정되지 않는다. 예를 들어, 사인 생성 및 체크부(SGCU)는 해시 기능(hash function), 에러 정정 인코딩(error correction encoding)과 같이 원본 데이터로부터 부가 데이터를 생성하는 다양한 알고리즘들 중 적어도 하나를 이용하여 사인(signature)을 생성하도록 응용 및 변경될 수 있다.
랜덤수 생성부(RNGU)는 난수(RN)를 생성하도록 구성된다. 예를 들어, 랜덤수 생성부(RNGU)는 진정난수(True Random Number) 또는 의사난수(Pseudo Random Number)를 생성할 수 있다. 예를 들어, 랜덤수 생성부(RNGU)는 컴퓨팅 장치(10)에 전원이 공급될 때에, 컴퓨팅 장치(10)의 리셋이 완료된 후에, 또는 컴퓨팅 장치(10)가 절전 모드로부터 복원될 때에 난수(RN)를 생성하도록 구성된다. 생성된 난수(RN)는 제1 스크램블부(SCR1)로 전달된다.
메타 데이터의 암호화 시에, 제1 스크램블부(SCR1)는 사인 생성 및 체크부(SGCU)로부터 메타 데이터 및 사인을 수신할 수 있다. 또한, 제1 스크램블부(SCR1)는 난수 생성부(RNGU)로부터 난수(RN)를 수신할 수 있다. 수신된 난수(RN)를 이용하여, 제1 스크램블부(SCR1)는 메타 데이터 및 사인에 대해 스크램블을 수행할 수 있다.
예를 들어, 제1 스크램블부(SCR1)는 액세스 대상인 RAM (30)의 호스트 메모리 버퍼 영역(HMBA)의 어드레스를 난수(RN)와 결합하여 시드(seed)를 생성할 수 있다. 예를 들어, 제1 스크램블부(SCR1)는 재매핑부(RU)의 재매핑 전의 어드레스 또는 재매핑 후의 어드레스를 난수(RN)와 결합하여 시드를 생성할 수 있다. 생성된 시드를 이용하여, 제1 스크램블부(SCR1)는 메타 데이터 및 사인을 스크램블할 수 있다. 예를 들어, 제1 스크램블부(SCR1)는 시드와 메타 데이터 및 사인에 대해 배타적 논리합(XOR)을 수행할 수 있다. 예를 들어, 제1 스크램블부(SCR1)는 메타 데이터 및 사인을 하나의 데이터로서 스크램블할 수 있다. 다른 예로서, 제1 스크램블부(SCR1)는 메타 데이터와 사인을 서로 다른 데이터로 식별하고, 메타 데이터와 사인 각각을 시드를 이용하여 스크램블할 수 있다. 스크램블된 메타 데이터는 제2 데이터(DAT2)로서 제2 스크램블부(SCR2)로 전달된다. 스크램블된 사인은 제2 사인(SIG2)으로서 제2 스크램블부(SCR2)로 전달된다.
메타 데이터의 복호화 시에, 제1 스크램블부(SCR1)는 제2 데이터(DAT2) 및 제2 사인(SIG2)을 제2 스크램블부(SCR2)로부터 수신한다. 또한, 제1 스크램블부(SCR1)는 난수 생성부(RNGU)로부터 난수(RN)를 수신할 수 있다. 수신된 난수(RN)를 이용하여, 제1 스크램블부(SCR1)는 제2 데이터(DAT2) 및 제2 사인(SIG2)에 대해 디스크램블(descramble)을 수행할 수 있다. 예를 들어, 제1 스크램블부(SCR1)는 난수(RN)와 어드레스를 결합하여 시드로 선택할 수 있다. 제1 스크램블부(SCR1)는 시드를 이용하여 제2 데이터(DAT2) 및 제2 사인(SIG2)을 디스크램블할 수 있다. 예를 들어, 제1 스크램블부(SCR1)는 시드와 메타 데이터 및 사인에 대해 배타적 논리합(XOR)을 수행할 수 있다. 디스크램블에 의해 복원된 제2 데이터(DAT2)는 복호화된 메타 데이터로서 사인 생성 및 체크부(SGCU)로 전달된다. 디스크램블된 제2 사인(SIG2)은 복호화된 사인으로서 사인 생성 및 체크부(SGCU)로 전달된다.
메타 데이터의 암호화 시에, 제2 스크램블부(SCR2)는 제1 스크램블부(SCR1)로부터 제2 데이터(DAT2) 및 제2 사인(SIG2)을 수신한다. 제2 스크램블부(SCR2)는 제2 사인(SIG2)을 시드로 사용하여, 제2 데이터(DAT2)를 스크램블할 수 있다. 스크램블된 제2 데이터 및 제2 사인(SIG2)은 암호화된 메타 데이터로서 RAM (30)의 호스트 메모리 버퍼 영역(HMBA)에 로드될 수 있다.
메타 데이터의 복호화 시에, 제2 스크램블부(SCR2)는 RAM (30)의 호스트 메모리 버퍼 영역(HMBA)으로부터 암호화된 메타 데이터를 수신할 수 있다. 암호화된 메타 데이터는 스크램블된 제2 데이터 및 제2 사인(SIG2)을 포함할 수 있다. 제2 스크램블부(SCR2)는 제2 사인(SIG2)을 시드로 사용하여 스크램블된 제2 데이터를 디스크램블할 수 있다. 디스크램블에 의해 복원된 제2 데이터(DAT2) 및 제2 사인(SIG2)은 제1 스크램블부(SCR1)로 전달된다.
도 5는 본 발명의 실시 예에 따른 스토리지 장치(100)가 도 4의 암호화 회로(ECa)에 기반하여 메타 데이터를 호스트 장치(HD)의 RAM (30)의 호스트 메모리 버퍼 영역(HMBI)에 저장하는 방법을 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 5를 참조하면, S210 단계에서, 컨트롤러(120)는 메타 데이터가 저장될 저장 영역(memory area) 또는 블록(block)의 어드레스를 선택할 수 있다. 예를 들어, 컨트롤러(120)는 호스트 메모리 버퍼 영역(HMBA)의 어드레스 범위 내에서 메타 데이터가 저장될 저장 영역(memory area) 또는 블록의 어드레스를 선택할 수 있다. 예를 들어, 컨트롤러(120)의 코어 회로(도 22 참조)는 제2 어드레스 범위의 내에서 어드레스를 선택할 수 있다.
S220 단계에서, 재매핑부(RU)는 선택된 어드레스를 재매핑할 수 있다. 예를 들어, 재매핑부(RU)는 제2 어드레스 범위 내에서 선택된 제2 어드레스를 제1 어드레스 범위 내의 제1 어드레스로 변환할 수 있다. 제1 어드레스 범위는 제2 어드레스 범위보다 클 수 있다. 예를 들어, 재매핑부(RU)는 제2 어드레스와 이전에 매핑된 제1 어드레스를 무시하고, 새로운 제1 어드레스를 재매핑할 수 있다.
예시적으로, 컨트롤러(120)는 제2 어드레스 범위의 저장 공간을 복수의 제2 저장 영역들로 분할하여 관리할 수 있다. 재매핑부(RU)는 제1 어드레스 범위의 저장 공간을 복수의 제1 저장 영역들로 분할하여 관리할 수 있다. 복수의 제2 저장 영역들 각각의 사이즈와 복수의 제1 저장 영역들 각각의 사이즈는 동일할 수 있다. 즉, 제1 어드레스 범위의 저장 공간은 제1 어드레스 범위의 저장 공간보다 클 수 있다.
컨트롤러(120)는 복수의 제2 저장 영역들 중 선택된 제2 저장 영역의 메타 데이터를 갱신할 수 있다. 선택된 제2 저장 영역의 메타 데이터가 갱신될 때에, 재매핑부(RU)는 선택된 제2 저장 영역을 새로운 제1 저장 영역과 연관할 수 있다.
예를 들어, 재매핑부(RU)는 미리 정해진 테이블에 따라, 미리 정해진 패턴에 따라, 또는 미리 정해진 함수에 따라 제2 어드레스 범위의 제2 어드레스를 제1 어드레스 범위의 제1 어드레스로 변환할 수 있다. 예를 들어, 제1 어드레스 범위의 제1 어드레스는 제2 어드레스 범위의 제2 어드레스와 동일한 포맷을 가지며, 동일한 어드레스 체계에 따를 수 있다. 다른 예로서, 제2 어드레스 범위의 제2 어드레스는 제1 어드레스 범위의 제1 어드레스 범위와 다른 포맷을 가지며, 다른 어드레스 체계에 따른 내부 어드레스 또는 가상 어드레스일 수 있다.
S230 단계에서, 사인 생성 및 체크부(SGCU)는 메타 데이터로부터 사인(signature)을 생성할 수 있다. 예를 들어, 사인 생성 및 체크부(SGCU)는 메타 데이터로부터 CRC 패리티를 생성하고, CRC 패리티를 사인으로 사용할 수 있다.
S240 단계에서, 제1 스크램블부(SCR1)는 랜덤수(RN) 및 어드레스를 이용하여 메타 데이터 및 사인을 스크램블하여, 제2 데이터(DAT2) 및 제2 사인(SIG2)을 생성할 수 있다. 예를 들어, 랜덤수(RN)는 진정난수 또는 의사난수일 수 있다. 예를 들어, 제1 스크램블부(SCR1)는 재매핑 이전에 제2 어드레스 범위에서 선택된 어드레스 또는 재매핑 이후에 제1 어드레스 범위에서 선택된 어드레스를 이용하여 스크램블을 수행할 수 있다.
S250 단계에서, 제2 스크램블부(SCR2)는 제2 사인(SIG2)을 이용하여 제2 데이터(DAT2)를 스크램블할 수 있다.
S260 단계에서, 컨트롤러(120)는 재매핑된 어드레스에 기반하여, 스크램블된 제2 데이터 및 제2 사인(SIG2)을 암호화된 메타 데이터로서 호스트 장치(HD)의 RAM (30)의 호스트 메모리 버퍼 영역(HMBA)에 저장할 수 있다.
도 6은 컨트롤러(120)가 메타 데이터를 RAM (30)에 저장하는 예를 보여준다. 도 1 및 도 3 내지 도 6을 참조하면, 프로세서(20)에 의해 호스트 메모리 버퍼 영역(HMBA)으로 할당된 제1 어드레스 범위는 제1 내지 제6 저장 영역들(MA1~MA6, memory area) 또는 블록들에 대응할 수 있다. 컨트롤러(120)의 코어 회로(도 22 참조)에 의해 식별되는 호스트 메모리 버퍼 영역(HMBA)의 제2 어드레스 범위는 제1 내지 제4 메모리 영역들(MA1'~MA4') 또는 블록들에 대응할 수 있다.
제2 어드레스 범위의 제1 내지 제4 저장 영역들(MA1'~MA4')에서, 컨트롤러(120)의 코어 회로는 동일한 메타 데이터를 동일한 위치에 기입 또는 갱신할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)의 제m (m은 양의 정수) 물리 어드레스 범위(예를 들어, 제1 메모리 블록의 물리 어드레스 범위, 도 23 참조)와 연관된 물리 어드레스 및 논리 어드레스의 매핑 정보는 제2 어드레스 범위의 제n (n은 양의 정수) 저장 영역(MAn')에 저장 또는 갱신될 수 있다. 다른 예로서, 호스트 장치(HD)가 스토리지 장치(100)에 할당한 제i (i는 양의 정수) 논리 어드레스 범위와 연관된 논리 어드레스 및 물리 어드레스의 매핑 정보는 제2 어드레스 범위의 제j (j는 양의 정수) 저장 영역(MAj')에 저장 또는 갱신될 수 있다.
동일한 어드레스(물리 어드레스 또는 논리 어드레스)와 연관된 메타 데이터가 동일한 위치에서 저장 및 갱신되면, 컨트롤러(120)가 불휘발성 메모리 장치(110)를 관리하는 정책을 추적 또는 유추하는 것이 용이하다. 따라서, 본 발명의 실시 예에 따른 컨트롤러(120)는 재매핑부(RU)를 이용하여 제2 어드레스 범위의 제2 어드레스를 제1 어드레스 범위의 제1 어드레스로 변환함으로써, 컨트롤러(120)의 관리 정책이 추적 또는 유추되는 것을 방지할 수 있다.
예시적으로, 컨트롤러(120)의 코어 회로가 제2 어드레스 범위의 제i (i는 양의 정수) 저장 영역(MAi')에 대응하는 메타 데이터를 갱신한 때에, 컨트롤러(120)는 제2 어드레스 범위의 제i 저장 영역(MAi')에 대응하는 갱신된 메타 데이터를 호스트 메모리 버퍼 영역(HMBA)에 업로드하는 동작을 수행할 수 있다. 컨트롤러(120)가 제2 어드레스 범위의 제i 저장 영역(MAi')에 대응하는 갱신된 메타 데이터를 호스트 메모리 버퍼 영역(HMBA)에 업로드할 때에, 재매핑부(RU)는 제2 어드레스 범위의 제i 저장 영역(MAi')에 대응하는 제1 어드레스 범위의 저장 영역을 제1 어드레스 범위에 속한 저장 영역들 중에서 교대로 선택할 수 있다. 예를 들어, '교대로'는 이전에 제2 어드레스 범위의 제i 저장 영역(MAi')과 연관된 제1 어드레스 범위의 저장 영역 및 메타 데이터의 갱신을 통해 제2 어드레스 범위의 제i 저장 영역(MAi')과 새로이 연관되는 제1 어드레스 범위의 저장 영역이 서로 다름을 의미한다.
상술된 구성에 따르면, 컨트롤러(120)의 코어 회로가 메타 데이터를 갱신할 때에, 호스트 메모리 버퍼 영역(HMBA)에서는 기존의 메타 데이터가 저장된 저장 영역이 아닌 다른 위치에 메타 데이터가 새롭게 기입되거나 갱신되는 것으로 나타난다. 따라서, 컨트롤러(120)가 메타 데이터를 관리하는 정책을 추적하는 것이 어려우며, 보안성이 향상된다.
상술된 재매핑 정책을 사용할 때에, 제2 어드레스 범위의 하나의 저장 영역의 메타 데이터가 갱신될 때에, 제1 어드레스 범위에서 갱신된 메타 데이터가 저장될 하나의 자유 저장 영역이 필요하다. 따라서, 컨트롤러(120)의 코어 회로에서 필요한 제2 어드레스 범위의 저장 영역들의 수는, 호스트 메모리 버퍼 영역(HMBA)에서 실제로 할당되는 제1 어드레스 범위의 저장 영역들의 수보다 작을 수 있다.
예시적으로, 제2 어드레스 범위의 제1 내지 제4 저장 영역들(MA1'~MA4')은 제1 어드레스 범위의 제1, 제5, 제2 및 제3 저장 영역들(MA1, MA5, MA2, MA3)로 각각 재매핑될 수 있다.
컨트롤러(120)는 제2 어드레스 범위의 제1 저장 영역(MA1')에 '00'이 반복되는 패턴을 포함하는 메타 데이터를 저장하고, 제2 저장 영역(MA2')에 '01'이 반복되는 패턴을 포함하는 메타 데이터를 저장하고, 제3 저장 영역(MA3')에 '02'이 반복되는 패턴을 포함하는 메타 데이터를 저장하고, 그리고 제4 저장 영역(MA4')에 '03'이 반복되는 패턴을 포함하는 메타 데이터를 저장하고자 할 수 있다. 컨트롤러(120)는 도 4의 암호화 회로(ECa)를 이용하여 메타 데이터를 암호화하고, 암호화된 메타 데이터를 제1 어드레스 범위의 저장 영역들에 저장할 수 있다. 예를 들어, 제2 어드레스 범위의 관점에서 제1 저장 영역(MA1')의 에 저장될 메타 데이터는 "01, 11, C2, 3F, EE, FF, 1D, 8C"의 데이터로 암호화되어 제1 어드레스 범위의 제1 저장 영역(MA1)에 저장될 수 있다. 제2 어드레스 범위의 관점에서 제2 저장 영역(MA2')에 저장될 메타 데이터는 "AA, 3B, 41, 28, 7A, EF, CC, D4"의 데이터로 암호화되어 제1 어드레스 범위의 제5 저장 영역(MA5)에 저장될 수 있다. 제2 어드레스 범위의 관점에서 제3 저장 영역(MA3')에 저장될 메타 데이터는 "97, FA, BA, 49, 5C, B4, 9D, 77"의 데이터로 암호화되어 제1 어드레스 범위의 제2 저장 영역(MA2)에 저장될 수 있다. 그리고 제2 어드레스 범위의 관점에서 제4 저장 영역(MA4')에 저장될 메타 데이터는 "6E, FA, B3, 7C, FC, BB, AF, 00"의 데이터로 암호화되어 제1 어드레스 범위의 제3 저장 영역(MA3)에 저장될 수 있다.
도 7은 도 4의 암호화 회로(ECa)를 이용하여 암호화를 수행할 때에 변동되는 시드들을 보여주는 테이블이다. 도 4 및 도 7을 참조하면, 제1 스크램블부(SCR1)는 랜덤수(RN)를 시드로 사용한다. 랜덤수(RN)는 스토리지 장치(100)에 전원이 공급될 때에, 예를 들어 스토리지 장치(100)가 부팅될 때에 새롭게 생성되며, 따라서 스토리지 장치(100)에 전원이 공급될 때에 변화할 수 있다. 예를 들어, 스토리지 장치(100)의 전원이 유지되어 호스트 메모리 버퍼 영역(HMBA)이 유지되는 경우, 랜덤수(RN)는 변화하지 않고 고정된다. 따라서, 랜덤수(RN)를 시드로 사용하여 스크램블된 데이터가 동일한 랜덤수(RN)를 시드로 사용하여 디스크램블된다. 스토리지 장치(100)의 전원이 차단된 후 공급되거나, 컴퓨팅 장치(10)가 절전 모드로부터 복원하여 호스트 메모리 버퍼 영역(HMBA)이 새로 할당되는 경우, 컨트롤러(120)는 랜덤수(RN)를 변경한다. 즉, 시드를 변경한다. 따라서, 호스트 메모리 버퍼 영역(HMBA)이 유지되는 동안 암호화 및 복호화가 정상적으로 수행된다. 또한, 호스트 메모리 버퍼 영역(HMBA)이 삭제된 후 다시 생성되는 때에 랜덤수(RN)가 변경되므로, 스토리지 장치(100)의 메타 데이터의 보안성이 향상된다.
제1 스크램블부(SCR1)는 어드레스를 시드의 일부로 사용한다. 재매핑된 어드레스는 컨트롤러(120)가 메타 데이터의 저장 또는 쓰기를 수행할 때에 변화한다. 따라서, 제1 스크램블부(SCR1)가 재매핑된 어드레스를 시드로 사용하는 경우, 메타 데이터의 저장 또는 쓰기를 수행할 때에 변화할 수 있다.
제2 스크램블부(SCR2)는 제2 사인을 시드로 사용한다. 제2 사인은 사인을 랜덤수(RN) 및 어드레스를 이용하여 스크램블하여 생성된다. 따라서, 제2 사인은 사인, 어드레스 또는 랜덤수(RN)가 변화할 때에 변화한다. 사인은 메타 데이터로부터 생성되므로, 메타 데이터가 변화할 때에 사인 또한 변화한다. 따라서, 제2 사인은 메타 데이터, 어드레스, 또는 랜덤수(RN)가 변화할 때에 변화한다.
스크램블은 소스 데이터의 각 비트와 시드의 각 비트의 배타적논리합(XOR)을 결과 데이터로 출력하는 단순한 구조를 갖는다. 따라서, 소스 데이터에서 특정한 위치들에서 비트들이 갱신되면, 결과 데이터의 동일한 위치에서 비트들의 갱신이 발생한다.
도 8a는 소스 데이터의 비트들이 갱신된 때에 결과 데이터에서 비트들이 갱신되는 예를 보여준다. 도 6과 비교하면, 제2 어드레스 범위의 제3 저장 영역(MA3')의 제2 갱신 위치(UL2)에서, '02'가 '03'으로 갱신될 수 있다. 갱신된 메타 데이터는 암호화되어 호스트 메모리 버퍼 영역(HMBA)에 저장될 수 있다. 갱신 시에, 암호화된 메타 데이터는 제1 어드레스 범위의 제4 저장 영역(MA4)으로 재매핑될 수 있다. 메타 데이터의 제2 갱신 위치(UL2)와 동일한 제1 갱신 위치(UL1)에서, 암호화된 메타 데이터의 갱신이 발생하는 것으로 도시된다. 예를 들어, 제1 갱신 위치(UL1)에서 암호화된 메타 데이터는 '9D'로부터 'FC'로 갱신될 수 있다.
도 6 및 도 8a를 참조하여 설명된 바와 같이, 암호화 회로(ECa)에 단순한 스크램블 구조가 적용되면, 메타 데이터의 갱신을 추적하는 것이 용이하며, 메타 데이터의 보안성의 저하된다. 도 4 및 도 7에 도시된 바와 같이, 본 발명의 실시 예에 따른 암호화 회로(ECa)는 메타 데이터, 어드레스 및 랜덤수(RN)가 변화할 때에 시드들을 변화시키며 둘 이상의 스크램블들을 수행한다. 따라서, 도 8b에 도시된 바와 같이, 메타 데이터가 갱신될 때에, 이전의 암호화된 메타 데이터 및 현재의 암호화된 메타 데이터 사이에서 패턴이 검출되지 않는 수준으로 암호화가 수행되며, 메타 데이터의 갱신이 추적되지 않는다. 예를 들어, 도 6 및 도 8b에 도시된 바와 같이, 메타 데이터가 "02, 02, 02, 02, 02, 02, 02, 02"로부터 "02, 02, 02, 02, 02, 02, 03, 02"로 갱신될 때에, 암호화된 메타 데이터는 "97, FA, BA, 49, 5C, B4, 9D, 77"로부터 "FB, 00, F1, D1, 7C, 9D, FF, BB"로 갱신될 수 있다. 따라서, 메타 데이터의 갱신이 추적되기 어려우며, 스토리지 장치(100) 및 컴퓨팅 장치(10)의 보안성이 향상된다.
또한, 본 발명의 실시 예에 따른 컨트롤러(120)는 메타 데이터가 갱신될 때에, 암호화된 메타 데이터를 기존의 암호화된 메타 데이터에 덮어쓰는 대신에 재매핑을 통해 새로운 저장 영역에 저장하도록 구성된다. 따라서, 컨트롤러(120)가 메타 데이터를 갱신하는 단위가 추적되지 않으며, 스토리지 장치(100) 및 컴퓨팅 장치(10)의 보안성이 향상된다.
도 9는 본 발명의 실시 예에 따른 스토리지 장치(100)가 도 4의 암호화 회로(ECa)에 기반하여 메타 데이터를 호스트 장치(HD)의 RAM (30)의 호스트 메모리 버퍼 영역(HMBA)으로부터 읽는 방법을 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 9를 참조하면, S310 단계에서, 컨트롤러(120)는 메타 데이터를 읽을 저장 영역(memory area)의 어드레스를 선택할 수 있다. 예를 들어, 컨트롤러(120)는 호스트 메모리 버퍼 영역(HMBA)의 어드레스 범위 내에서 메타 데이터를 읽을 저장 영역(memory area)의 어드레스를 선택할 수 있다. 예를 들어, 컨트롤러(120)이 코어 회로(도 22 참조)는 제2 어드레스 범위의 내에서 어드레스를 선택할 수 있다.
S320 단계에서, 재매핑부(RU)는 선택된 어드레스를 재매핑할 수 있다. 예를 들어, 재매핑부(RU)는 제2 어드레스 범위 내에서 선택된 제2 어드레스를 제1 어드레스 범위 내의 제1 어드레스로 변환할 수 있다. 제1 어드레스 범위는 제2 어드레스 범위보다 클 수 있다. 예를 들어, 재매핑부(RU)는 미리 정해진 테이블에 따라, 미리 정해진 패턴에 따라, 또는 미리 정해진 함수에 따라 제2 어드레스 범위의 제2 어드레스를 제1 어드레스 범위의 제1 어드레스로 변환할 수 있다. 예를 들어, 제1 어드레스 범위의 제1 어드레스는 제2 어드레스 범위의 제2 어드레스와 동일한 포맷을 가지며, 동일한 어드레스 체계에 따를 수 있다. 다른 예로서, 제2 어드레스 범위의 제2 어드레스는 제1 어드레스 범위의 제1 어드레스 범위와 다른 포맷을 가지며, 다른 어드레스 체계에 따른 내부 어드레스 또는 가상 어드레스일 수 있다.
S330 단계에서, 컨트롤러(120)는 재매핑된 어드레스에 기반하여, 호스트 메모리 버퍼 영역(HMBA)으로부터 암호화된 메타 데이터를 읽을 수 있다. 암호화된 메타 데이터는 스크램블된 제2 데이터 및 제2 사인(SIG2)을 포함할 수 있다.
S340 단계에서, 제2 스크램블부(SCR2)는 제2 사인(SIG2)을 시드로 이용하여 제2 스크램블된 제2 데이터를 디스크램블할 수 있다.
S350 단계에서, 제1 스크램블부(SCR1)는 어드레스 및 랜덤수(RN)를 시드로 사용하여, 제2 데이터(DAT2) 및 제2 사인(SIG2)을 디스크램블할 수 있다. 어드레스는 재매핑 이전의 제2 어드레스 범위의 제2 어드레스 또는 재매핑 이후의 제1 어드레스 범위의 제1 어드레스일 수 있다. 랜덤수(RN)는 진정난수 또는 의사난수일 수 있다. 디스크램블된 제2 데이터는 복원된 메타 데이터이고, 디스크램블된 제2 사인은 복원된 사인일 수 있다.
S360 단계에서, 사인 생성 및 체크부(SGCU)는 사인 체크를 수행한다. 예를 들어, 사인 생성 및 체크부(SGCU)는 복원된 메타 데이터로부터 사인을 생성할 수 있다. 사인 생성 및 체크부(SGCU)는 복원된 사인 및 생성된 사인을 비교할 수 있다. 이후에, S370 단계에서, 복원된 사인 및 생성된 사인이 일치하는지 판별된다.
복원된 사인 및 생성된 사인이 일치하면, S380 단계에서, 복원된 메타 데이터는 유효한 것으로 확정된다. 복원된 사인 및 생성된 사인이 일치하지 않으면, S390 단계에서, 복원된 메타 데이터가 무효한 것으로 확정된다. 예를 들어, 컨트롤러(120)는 암호화된 메타 데이터를 호스트 메모리 버퍼 영역(HMBA)으로부터 다시 읽거나, 또는 암호화된 메타 데이터를 호스트 메모리 버퍼 영역(HMBA)으로부터 폐기할 수 있다. 컨트롤러(120)는 복원된 메타 데이터가 무효임을 호스트 장치(HD)에 통지할 수 있다.
도 10 내지 도 12는 도 4의 암호화 회로(ECa)의 응용 예를 보여주는 블록도이다. 도 4의 암호화 회로(ECa)와 비교하면, 도 10의 암호화 회로(ECb)에 랜덤수 생성부(RNGU)가 제공되지 않는다. 도 4의 암호화 회로(ECa)와 비교하면, 도 11의 암호화 회로(ECc)에 제1 및 제2 스크램블부들(SCR1, SCR2) 대신에 하나의 스크램블부(SCR)가 제공된다. 도 4의 암호화 회로(ECa)와 비교하면, 도 12의 암호화 회로(ECd)에 랜덤수 생성부(RNGU)가 제공되지 않는다. 또한, 암호화 회로(ECd)에 제1 및 제2 스크램블부들(SCR1, SCR2) 대신에 하나의 스크램블부(SCR)가 제공된다.
도 13은 도 4 및 도 10 내지 도 12의 암호화 회로들(ECa~ECd)의 제1 스크램블부(SCR1) 또는 스크램블부(SCR)에서 사용되는 시드들의 예를 보여주는 테이블이다. 도 4 및 도 10 내지 도 13을 참조하면, 제1 스킴(S1)에 따라, 어드레스(예를 들어, 재매핑된 어드레스) 및 랜덤수(RN)가 시드로 사용될 수 있다. 예를 들어, 도 4의 제1 스크램블부(SCR1) 또는 도 11의 스크램블부(SCR)는 어드레스(예를 들어, 재매핑된 어드레스) 및 랜덤수(RN)를 시드로 사용하여 메타 데이터 및 사인을 스크램블할 수 있다. 도 4의 제1 스크램블부(SCR1) 또는 도 11의 스크램블부(SCR)는 어드레스(예를 들어, 재매핑된 어드레스) 및 랜덤수(RN)를 시드로 사용하여 제2 데이터(DAT2) 및 제2 사인(SIG2) 또는 호스트 버퍼 메모리 영역(HMBA)으로부터 읽힌 암호화된 메타 데이터를 디스크램블할 수 있다.
제2 스킴(S2)에 따라, 어드레스(예를 들어, 재매핑된 어드레스)가 시드로 사용될 수 있다. 예를 들어, 도 10의 제1 스크램블부(SCR1) 및 도 12의 스크램블부(SCR)는 어드레스(예를 들어, 재매핑된 어드레스)를 시드로 사용하여 메타 데이터 및 사인을 스크램블할 수 있다. 도 10의 제1 스크램블부(SCR1) 및 도 12의 스크램블부(SCR)는 어드레스(예를 들어, 재매핑된 어드레스)를 시드로 사용하여 제2 데이터(DAT2) 및 제2 사인(SIG2) 또는 호스트 버퍼 메모리 영역(HMBA)으로부터 읽힌 암호화된 메타 데이터를 디스크램블할 수 있다.
제3 스킴에 따라, 사인 및 랜덤수(RN)가 시드로 사용될 수 있다. 예를 들어, 도 4의 제1 스크램블부(SCR1) 또는 도 11의 스크램블부(SCR)는 사인 및 랜덤수를 시드로 사용하여 메타 데이터 및 사인을 스크램블할 수 있다. 도 4의 제1 스크램블부(SCR1) 또는 도 11의 스크램블부(SCR)는 사인 및 랜덤수(RN)를 시드로 사용하여 제2 데이터(DAT2) 및 제2 사인(SIG2) 또는 호스트 버퍼 메모리 영역(HMBA)으로부터 읽힌 암호화된 메타 데이터를 디스크램블할 수 있다.
제4 스킴(S4)에 따라, 사인이 시드로 사용될 수 있다. 예를 들어, 도 10의 제1 스크램블부(SCR1) 및 도 12의 스크램블부(SCR)는 사인을 시드로 사용하여 메타 데이터 및 사인을 스크램블할 수 있다. 도 10의 제1 스크램블부(SCR1) 및 도 12의 스크램블부(SCR)는 사인을 시드로 사용하여 제2 데이터(DAT2) 및 제2 사인(SIG2) 또는 호스트 버퍼 메모리 영역(HMBA)으로부터 읽힌 암호화된 메타 데이터를 디스크램블할 수 있다.
제5 스킴(S5)에 따라, 어드레스(예를 들어, 재매핑된 어드레스), 사인 및 랜덤수(RN)가 시드로 사용될 수 있다. 예를 들어, 도 4의 제1 스크램블부(SCR1) 또는 도 11의 스크램블부(SCR)는 어드레스(예를 들어, 재매핑된 어드레스), 사인 및 랜덤수를 시드로 사용하여 메타 데이터 및 사인을 스크램블할 수 있다. 도 4의 제1 스크램블부(SCR1) 또는 도 11의 스크램블부(SCR)는 어드레스(예를 들어, 재매핑된 어드레스), 사인 및 랜덤수(RN)를 시드로 사용하여 제2 데이터(DAT2) 및 제2 사인(SIG2) 또는 호스트 버퍼 메모리 영역(HMBA)으로부터 읽힌 암호화된 메타 데이터를 디스크램블할 수 있다.
제6 스킴(S6)에 따라, 어드레스(예를 들어, 재매핑된 어드레스) 및 사인이 시드로 사용될 수 있다. 예를 들어, 도 10의 제1 스크램블부(SCR1) 및 도 12의 스크램블부(SCR)는 어드레스(예를 들어, 재매핑된 어드레스) 및 사인을 시드로 사용하여 메타 데이터 및 사인을 스크램블할 수 있다. 도 10의 제1 스크램블부(SCR1) 및 도 12의 스크램블부(SCR)는 어드레스(예를 들어, 재매핑된 어드레스) 및 사인을 시드로 사용하여 제2 데이터(DAT2) 및 제2 사인(SIG2) 또는 호스트 버퍼 메모리 영역(HMBA)으로부터 읽힌 암호화된 메타 데이터를 디스크램블할 수 있다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치(100)가 쓰기를 수행하는 방법을 보여주는 순서도이다. 도 15는 컴퓨팅 장치(10)에서 스토리지 장치(100)의 쓰기가 수행되는 과정을 보여준다.
도 3, 도 14 및 도 15를 참조하면, 도 14의 S410 단계 및 도 15의 제1 시퀀스(S1)를 참조하면, 컨트롤러(120)는 호스트 데이터를 포함하는 쓰기 요청을 호스트 장치(HD)로부터 수신할 수 있다. 호스트 데이터는 호스트 장치(HD)가 스토리지 장치(100)에 기입하고자 하는 데이터일 수 있다. 호스트 데이터는 호스트 장치(HD)의 RAM (30)의 호스트 영역(HA)으로부터 컨트롤러(120)로 전달될 수 있다.
도 14의 S420 단계 및 도 15의 제2 시퀀스(S2)를 참조하면, 컨트롤러(120)는 호스트 장치(HD)의 RAM (30)의 호스트 메모리 버퍼 영역(HMBA)으로부터 암호화된 메타 데이터를 읽을 수 있다. 예를 들어, 컨트롤러(120)는 호스트 데이터와 연관된(또는 대응하는) 암호화된 메타 데이터를 호스트 메모리 버퍼 영역(HMBA)으로부터 읽을 수 있다.
S430 단계에서, 컨트롤러(120)는 암호화된 메타 데이터를 복호화할 수 있다. S440 단계에서, 컨트롤러(120)는 메타 데이터에 기반하여 호스트 데이터를 불휘발성 메모리 장치(110)에 기입할 수 있다. 호스트 데이터가 불휘발성 메모리 장치(110)에 기입됨에 따라, S450 단계에서, 컨트롤러(120)는 메타 데이터를 갱신할 수 있다. 예를 들어, 컨트롤러(120)는 호스트 데이터가 기입된 불휘발성 메모리 장치(110)의 물리 주소들 및 호스트 장치(HD)의 쓰기 요청과 연관된 논리 주소들 사이의 매핑 관계를 더 포함하도록 메타 데이터를 갱신할 수 있다. S460 단계에서, 컨트롤러(120)는 갱신된 메타 데이터를 암호화할 수 있다.
도 14의 S470 단계 및 도 15의 제3 시퀀스(S3)를 참조하면, 컨트롤러(120)는 암호화된 메타 데이터를 호스트 메모리 버퍼 영역(HMBA)에 저장할 수 있다. 예를 들어, 재매핑부(RU, 도 4 참조)에 의해, 암호화된 메타 데이터는 호스트 메모리 버퍼 영역(HMBA)의 자유 영역에 기입될 수 있다. 암호화된 메타 데이터와 연관된 이전 저장 영역은 해제(release)될 수 있다.
도 16은 본 발명의 응용 예에 따른 스토리지 장치(200)를 보여주는 블록도이다. 도 16을 참조하면, 스토리지 장치(200)는 불휘발성 메모리 장치(210) 및 컨트롤러(220)를 포함한다. 도 3의 스토리지 장치(100)와 비교하면, 도 16의 스토리지 장치(200)의 불휘발성 메모리 장치(210)는 메인 영역(MA) 및 버퍼 영역(BA)을 포함한다. 또한, 도 16의 스토리지 장치(200)의 컨트롤러(220)는 버퍼 메타 데이터(BMD)를 저장 및 관리하도록 구성된다.
메인 영역(MA)은 도 1 내지 도 15에서 불휘발성 메모리 장치(110)를 참조하여 설명된 것과 동일하게 동작할 수 있다. 예를 들어, 컨트롤러(220)는 메인 영역(MA)을 관리하기 위한 메타 데이터를 외부의 호스트 장치(HD)의 랜덤 액세스 메모리(30, 도 1 참조)의 호스트 메모리 버퍼 영역(HMBA)에 로드하고, 사용할 수 있다.
버퍼 영역(BA)은 불휘발성 메모리 장치(210)에 속하며, 메인 영역(MA)과 분리되어 관리되는 저장 공간일 수 있다. 예를 들어, 버퍼 영역(BA)은 컨트롤러(220)가 임시로 데이터를 저장하는 데에 사용하는 저장 공간일 수 있다. 메인 영역(MA)은 외부의 호스트 장치(MA)가 식별하고 액세스하는 공간일 수 있다. 버퍼 영역(BA)은 외부의 호스트 장치(MA)에 의해 식별되지 않으며, 컨트롤러(220)에 의해서만 액세스되는 영역일 수 있다. 메인 영역(MA)의 각 메모리 셀은 둘 또는 그보다 많은 수의 비트들을 저장하고, 버퍼 영역(BA)의 각 메모리 셀은 둘 또는 그보다 적은 비트들을 저장할 수 있다. 컨트롤러(220)는 버퍼 영역(BA)을 관리하기 위한 버퍼 메타 데이터(BMD)를 외부의 호스트 장치(HD)에 로드하지 않으며, 내부적으로 관리할 수 있다. 버퍼 메타 데이터(BMD)는 외부의 호스트 장치(HD)로부터 수신되는 논리 어드레스 및 버퍼 영역(BA)의 물리 어드레스 사이의 관계에 대한 정보를 포함할 수 있다.
예시적으로, 외부의 호스트 장치(HD)가 스토리지 장치(200)에 제1 타입의 쓰기를 요청할 때에, 스토리지 장치(200)는 도 14 및 도 15를 참조하여 설명된 것과 동일한 방법으로 불휘발성 메모리 장치(210)의 메인 영역(MA)에 대해 쓰기를 수행할 수 있다. 외부의 호스트 장치(HD)가 스토리지 장치(200)에 제2 타입의 쓰기를 요청할 때에, 스토리지 장치(200)는 도 17을 참조하여 후술되는 방법에 따라 불휘발성 메모리 장치(210)의 메인 영역(MA) 및 버퍼 영역(BA)에 대해 쓰기를 수행할 수 있다. 예를 들어, 쓰기 요청의 타입은 호스트 장치(HD)가 제공한 쓰기 요청의 종류, 호스트 장치(HD)가 쓰기 요청에 부여한 아규먼트(argument)의 종류, 또는 호스트 장치(HD)가 쓰기 요청을 통해 스토리지 장치(200)에 기입하고자 하는 데이터의 사이즈에 따라 결정될 수 있다. 예를 들어, 호스트 장치(HD)가 쓰기 요청한 데이터의 사이즈가 기준값보다 큰 지에 따라, 쓰기 요청의 타입이 결정될 수 있다. 예를 들어, 호스트 장치(HD)가 쓰기 요청하였고 아직 스토리지 장치(200)에서 처리되지 않은 데이터의 전체 사이즈가 기준값보다 큰 지에 따라, 쓰기 요청의 타입이 결정될 수 있다.
도 17은 제2 타입의 쓰기 요청에 따라 스토리지 장치(200)가 쓰기를 수행하는 방법을 보여주는 순서도이다. 도 16 및 도 17을 참조하면, S510 단계에서, 스토리지 장치(200)는 외부의 호스트 장치(HD)로부터 호스트 데이터를 포함하는 쓰기 요청을 수신할 수 있다. 쓰기 요청은 메인 영역(MA) 및 버퍼 영역(BA)에 대한 쓰기를 유발하는 제2 타입일 수 있다.
S520 단계에서, 컨트롤러(220)는 내부적으로 관리되는 버퍼 메타 데이터(BMD)에 기반하여, 호스트 데이터를 불휘발성 메모리 장치(210)의 버퍼 영역(BA)에 기입할 수 있다.
S530 단계에서, 컨트롤러(220)는 호스트 메모리 버퍼 영역(HMBA)으로부터 호스트 데이터에 대응하는 암호화된 메타 데이터를 읽을 수 있다. S540 단계에서, 컨트롤러(220)는 암호화된 메타 데이터를 복호화할 수 있다. S530 단계 및 S540 단계는 도 14의 S420 단계 및 S430 단계에 각각 대응할 수 있다.
S550 단계에서, 컨트롤러(220)는 메타 데이터에 기반하여 호스트 데이터를 불휘발성 메모리 장치(210)의 메인 영역(MA)에 기입할 수 있다.
S560 단계에서, 컨트롤러(210)는 메타 데이터를 갱신할 수 있다. S570 단계에서, 컨트롤러(220)는 메타 데이터를 암호화할 수 있다. S580 단계에서, 컨트롤러(220)는 암호화된 메타 데이터를 호스트 메머리 버퍼 영역(HMBA)에 저장할 수 있다. S560 단계 내지 S580 단계는 도 14의 S450 단계 내지 S470 단계애 각각 대응할 수 있다.
요약하면, 외부의 호스트 장치(HD)가 스토리지 장치(100 또는 200)에 제1 타입의 쓰기 요청을 전송하면, 스토리지 장치(100 또는 200)는 도 14에 도시된 바에 따라 불휘발성 메모리 장치(110) 또는 메인 영역(MA)에 호스트 데이터를 기입할 수 있다. 외부의 호스트 장치(HD)가 스토리지 장치(200)에 제2 타입의 쓰기 요청을 전송하면, 스토리지 장치(200)는 도 17에 도시된 바에 따라 버퍼 영역(BA)을 통해 메인 영역(MA)에 호스트 데이터를 기입할 수 있다. 버퍼 영역(BA)에 호스트 데이터를 기입할 때에, 호스트 메모리 버퍼 영역(HMBA)에 로드된 암호화된 메타 데이터는 액세스되지 않을 수 있다.
도 18은 본 발명의 실시 예에 따른 스토리지 장치(100)가 읽기를 수행하는 방법을 보여주는 순서도이다. 도 19는 컴퓨팅 장치(10)에서 스토리지 장치(100)의 읽기가 수행되는 과정을 보여준다.
도 3, 도 18 및 도 19를 참조하면, S610 단계에서, 컨트롤러(120)는 읽기 요청을 호스트 장치(HD)로부터 수신할 수 있다.
도 18의 S620 단계 및 도 19의 제1 시퀀스(S1)를 참조하면, 컨트롤러(120)는 호스트 장치(HD)의 RAM (30)의 호스트 메모리 버퍼 영역(HMBA)으로부터 암호화된 메타 데이터를 읽을 수 있다. 예를 들어, 컨트롤러(120)는 읽기 요청과 연관된(또는 대응하는) 암호화된 메타 데이터를 호스트 메모리 버퍼 영역(HMBA)으로부터 읽을 수 있다.
S630 단계에서, 컨트롤러(120)는 암호화된 메타 데이터를 복호화할 수 있다. S640 단계에서, 컨트롤러(120)는 메타 데이터에 기반하여 불휘발성 메모리 장치(110)로부터 호스트 데이터를 읽을 수 있다. 호스트 데이터는 호스트 장치(HD)에 의해 읽기 요청된 데이터일 수 있다.
도 18의 S650 단계 및 도 19의 제2 시퀀스(S2)를 참조하면, 컨트롤러(120)는 읽혀진 호스트 데이터를 호스트 장치(HD)로 출력할 수 있다. 예를 들어, 컨트롤러(120)는 호스트 데이터를 호스트 장치(HD)의 RAM (30)의 호스트 영역(HA)에 저장할 수 있다.
도 20은 본 발명의 실시 예에 따른 스토리지 장치(100)가 메타 데이터를 불휘발성 메모리 장치(110)에 플러시하는 예를 보여주는 순서도이다. 도 1, 도 3 또는 도 16 및 도 20을 참조하면, S710 단계에서, 컨트롤러(120 또는 220)는 파워 오프 또는 슬립 정보를 호스트 장치(HD)로부터 수신할 수 있다. 파워 오프 정보는 컴퓨팅 장치(10)가 파워 오프 됨을 가리키는 정보일 수 있다. 슬립 정보는 컴퓨팅 장치(10)가 절전 모드로 진입함을 알리는 정보일 수 있다.
S720 단계에서, 컨트롤러(120 또는 220)는 호스트 장치(HD)의 RAM (30)의 호스트 메모리 버퍼 영역(HMBA)으로부터 암호화된 메타 데이터를 읽을 수 있다. S730 단계에서, 컨트롤러(120 또는 220)는 메타 데이터를 불휘발성 메모리 장치(110) 또는 메인 영역(MA)에 기입(예를 들어, 플러시)할 수 있다. 예시적으로, 컨트롤러(120 또는 220)는 호스트 장치(HD)의 RAM (30)의 호스트 메모리 버퍼 영역(HMBA)이 해제(release)될 때에, 호스트 메모리 버퍼 영역(HMBA)에 저장된 암호화된 데이터를 불휘발성 메모리 장치(110) 또는 메인 영역(MA)에 플러시할 수 있다.
다른 예로서, 스토리지 장치(100 또는 200)는 특정한 조건이 만족된 때에 호스트 메모리 버퍼 영역(HMBA)의 암호화된 메타 데이터를 불휘발성 메모리 장치(110) 또는 메인 영역(MA)에 플러시할 수 있다. 예를 들어, 스토리지 장치(100 또는 200)는 주기적으로, 전압이 불안정한 때에, 주변 온도가 임계값보다 높은 때에, 또는 RAM (30)의 안정성이 저하된 때에, 호스트 메모리 버퍼 영역(HMBA)의 암호화된 메타 데이터를 불휘발성 메모리 장치(110) 또는 메인 영역(MA)에 플러시할 수 있다.
컴퓨팅 장치(10)에 전원이 공급되거나 컴퓨팅 장치(10)가 절전 모드로부터 복원하여 RAM (30)에 호스트 메모리 버퍼 영역(HMBA)이 생성된 후에, 스토리지 장치(100 또는 200) 및 컴퓨팅 장치(10)는 도 5 및 도 9에 도시된 바에 따라 메타 데이터를 호스트 메모리 버퍼 영역(HMBA)에서 관리하며, 도 14 또는 도 16 및 도 18에 도시된 바에 따라 스토리지 장치(100 또는 200)에 대한 쓰기 요청 및 읽기 요청을 처리할 수 있다.
도 21은 도 16의 스토리지 장치(200)가 슬립 정보에 따라 메타 데이터를 관리하는 방법을 보여주는 순서도이다. 도 1, 도 16 및 도 21을 참조하면, S810 단계에서, 컨트롤러(220)는 호스트 장치(HD)로부터 슬립 정보를 수신할 수 있다. S820 단계에서, 컨트롤러(220)는 RAM (30)의 호스트 메모리 버퍼 영역(HMBA)으로부터 암호화된 메타 데이터를 읽을 수 있다. S830 단계에서, 컨트롤러(220)는 암호화된 메타 데이터를 복호화하지 않고 불휘발성 메모리 장치(210)의 버퍼 영역(BA)에 기입할 수 있다.
S840 단계에서, 컨트롤러(220)는 호스트 장치(HD)로부터 웨이크 정보를 수신할 수 있다. 웨이크 정보는 스토리지 장치(200) 또는 컴퓨팅 장치(10)가 슬립 모드로부터 정상 모드로 복원됨을 가리킬 수 있다. S850 단계에서, 컨트롤러(220)는 불휘발성 메모리 장치(210)의 버퍼 영역(BA)으로부터 암호화된 메타 데이터를 읽을 수 있다. S860 단계에서, 컨트롤러(220)는 암호화된 메타 데이터를 RAM (30)의 호스트 메모리 버퍼 영역(HMBA)에 저장할 수 있다.
상술된 바와 같이, 스토리지 장치(200) 또는 컴퓨팅 장치(10)가 절전 모드로 진입할 때에, 스토리지 장치(200)는 호스트 메모리 버퍼 영역(HMBA)에 저장된 암호화된 메타 데이터를 별도의 처리 과정 없이 버퍼 영역(BA)에 기입한다. 이후에, 호스트 메모리 버퍼 영역(HMBA)이 해제(release)되고, 스토리지 장치(200) 또는 컴퓨팅 장치(10)가 절전 모드로 진입할 수 있다. 컨트롤러(220)가 암호화된 메타 데이터를 복호화하는 과정이 생략되므로, 스토리지 장치(200) 또는 컴퓨팅 장치(10)가 절전 모드로 진입하는 속도가 향상될 수 있다.
마찬가지로, 스토리지 장치(200) 또는 컴퓨팅 장치(10)가 정상 모드로 복원할 때에, 호스트 메모리 버퍼 영역(HMBA)이 할당된다. 스토리지 장치(200)는 버퍼 영역(BA)에 저장된 암호화된 메타 데이터를 호스트 메모리 버퍼 영역(HMBA)에 저장할 수 있다. 따라서, 호스트 메모리 버퍼 영역(HMBA)에 저장된 암호화된 메타 데이터의 연속성이 절전 모드가 발생하여도 유지된다.
다시 도 3을 참조하면, 불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)로부터 커맨드 및 어드레스를 수신할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)와 데이터를 교환할 수 있다.
불휘발성 메모리 장치(110)는 제어 채널을 통해 컨트롤러(120)와 제어 신호를 교환할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)의 복수의 불휘발성 메모리 칩들 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리 장치(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리 장치(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리 장치(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110)를 제어하도록 구성된다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)가 쓰기, 읽기 또는 소거를 수행하도록 입출력 채널 및 제어 채널을 통해 불휘발성 메모리 장치(110)를 제어할 수 있다.
컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)와 통신하는 포맷과 다른 포맷에 따라 외부의 호스트 장치와 통신할 수 있다. 컨트롤러(120)가 불휘발성 메모리 장치(110)와 통신하는 데이터의 단위는 외부의 호스트 장치와 통신하는 데이터의 단위와 다를 수 있다.
불휘발성 메모리 장치(110)는 복수의 불휘발성 메모리 칩들을 포함할 수 있다. 예시적으로, 컨트롤러(120) 및 불휘발성 메모리 칩들은 채널 및 웨이(way)에 기반하여 서로 연결될 수 있다. 하나의 채널은 하나의 데이터 채널 및 하나의 제어 채널을 포함할 수 있다. 하나의 데이터 채널은 8개의 데이터 라인들을 포함할 수 있다. 하나의 제어 채널은 상술된 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 그리고 레디 및 비지 신호(R/nB)를 전송하는 제어 라인들을 포함할 수 있다.
하나의 채널에 연결된 불휘발성 메모리 칩들은 웨이를 형성할 수 있다. 하나의 채널에 n개의 불휘발성 메모리 칩들이 연결되면, n-웨이(n-way)를 형성할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들은 데이터 라인들, 그리고 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 그리고 쓰기 방지 신호(/WP)를 전송하는 제어 라인들을 공유할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들 각각은 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 전송하는 전용의 제어 라인들을 통해 컨트롤러(120)와 통신할 수 있다.
컨트롤러(120)는 하나의 채널에 연결된 n-웨이의 불휘발성 메모리 칩들을 교대로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널들에 연결된 불휘발성 메모리 칩들을 독립적으로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널에 연결된 불휘발성 메모리 칩들을 교대로 또는 동시에 액세스할 수 있다.
예시적으로, 불휘발성 메모리 칩들은 와이드IO (Wide IO) 형태로 컨트롤러(120)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 불휘발성 메모리 칩들이 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 불휘발성 메모리 칩들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.
스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.
예시적으로, 스토리지 장치(100)는 컨트롤러(120)에 의해 제어되는 컨트롤러 RAM(미도시)를 더 포함할 수 있다. 컨트롤러(120)는 컨트롤러 RAM을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 컨트롤러 RAM에 저장할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리 장치(110)로부터 읽고, 컨트롤러 RAM에 로딩하여 구동할 수 있다. RAM은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.
도 21은 본 발명의 실시 예에 따른 컨트롤러(120)를 보여주는 블록도이다. 도 3 및 도 21를 참조하면, 컨트롤러(120)는 버스(121), 코어 회로(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 메모리 인터페이스(127), 그리고 암호화 회로(EC)를 포함한다.
버스(121)는 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
코어 회로(122)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 코어 회로(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신하고, 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)와 통신할 수 있다. 코어 회로(122)는 RAM (123)을 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 장치(100)를 제어할 수 있다.
RAM (123)은 코어 회로(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 코어 회로(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 코어 회로(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩된 데이터는 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)로 전달될 수 있다. 에러 정정 블록(124)은 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 코어 회로(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
호스트 인터페이스(125)는 암호화 회로(EC)를 포함할 수 있다. 암호화 회로(EC)는 도 4 및 도 10 내지 도 12를 참조하여 설명된 암호화 회로들(ECa~ECd) 중 적어도 하나를 포함할 수 있다.
메모리 인터페이스(127)는 코어 회로(122)의 제어에 따라, 불휘발성 메모리 장치(110)와 통신하도록 구성된다. 도 1을 참조하여 설명된 바와 같이, 메모리 인터페이스(127)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 불휘발성 메모리 장치(110)와 통신할 수 있다. 메모리 인터페이스(127)는 제어 채널을 통해 제어 신호를 불휘발성 메모리 장치(110)와 통신할 수 있다.
예시적으로, 코어 회로(122)는 코드들을 이용하여 컨트롤러(120)를 제어할 수 있다. 코어 회로(122)는 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 코어 회로(122)는 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 코드들을 로드할 수 있다.
예시적으로, 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 코어 회로(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
도 23은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 도 3 및 도 23을 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 패스-페일 체크 회로(PFC), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 복수의 워드 라인들(WL) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 복수의 비트 라인들(BL) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
예시적으로, 각 메모리 블록은 복수의 물리 페이지들을 포함하며, 각 물리 페이지는 복수의 메모리 셀들을 포함할 수 있다. 각 물리 페이지는 프로그램 동작의 단위일 수 있다. 각 물리 페이지의 메모리 셀들은 동시에 프로그램될 수 있다. 각 물리 페이지는 복수의 논리 페이지들을 포함할 수 있다. 각 물리 페이지의 메모리 셀들 각각에 프로그램되는 비트들은 각각 논리 페이지들을 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 첫 번째 비트들은 첫 번째 논리 페이지를 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 K-번째 비트들(K는 양의 정수)은 K-번째 논리 페이지를 형성할 수 있다.
행 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 행 디코더 회로(113)는 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 동작 시에, 행 디코더 회로(113)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압을 인가할 수 있다. 읽기 동작 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압을 인가할 수 있다. 소거 동작 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
프로그램 동작 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 동작 또는 검증 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
패스-페일 체크 회로(PFC)는 검증 읽기 후에, 페이지 버퍼 회로(115)로부터 센싱 결과를 수신할 수 있다. 수신된 센싱 결과에 기반하여, 패스-페일 체크 회로(PFC)는 패스 또는 페일을 판별할 수 있다. 예를 들어, 프로그램 검증 읽기 시에, 페이지 버퍼 회로(115)는 턴-온 되는 온-셀들의 수를 카운트할 수 있다. 온-셀들의 수가 문턱값 이상이면, 패스-페일 체크 회로(PFC)는 페일을 판별할 수 있다. 온-셀들의 수가 문턱값보다 작으면, 패스-페일 체크 회로(PFC)는 패스를 판별할 수 있다. 예를 들어, 소거 검증 읽기 시에, 페이지 버퍼 회로(115)는 턴-오프 되는 오프-셀들의 수를 카운트할 수 있다. 오프 셀들의 수가 문턱값 이상이면, 패스-페일 체크 회로(PFC)는 페일을 판별할 수 있다. 온-셀들의 수가 문턱값보다 작으면, 패스-페일 체크 회로(PFC)는 패스를 판별할 수 있다. 패스 또는 페일의 판별 결과는 제어 로직 회로(119)로 전달된다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(120)로 출력하고, 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다.
제어 로직 회로(119)는 컨트롤러(120)로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(119)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스를 행 디코더 회로(113)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(117)로 라우팅할 수 있다. 제어 로직 회로(119)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다.
예시적으로, 읽기 동작 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러(120)로 출력될 수 있다. 프로그램 동작 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.
도 24는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 24를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인(GSL1)에 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인(GSL2)에 공통으로 연결된다. 즉, 서로 다른 행의 셀 스트링들은 서로 다른 접지 선택 라인들에 연결된다.
예시적으로, 동일한 행의 서로 다른 높이의 접지 선택 트랜지스터들이 서로 다른 접지 선택 라인들에 연결되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 서로 다른 행의 동일한 높이의 접지 선택 트랜지스터들에 연결되는 접지 선택 트랜지스터들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 접지 선택 트랜지스터들에 연결되는 접지 선택 라인들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
메모리 블록(BLKa)은 기판으로부터 동일한 높이에 위치한 메모리 셀들이 워드 라인을 공유하는 것으로 특징될 수 있다. 서로 다른 메모리 블록들에서, 워드 라인들은 공유되지 않는 것으로 특징될 수 있다. 예를 들어, 제1 메모리 블록의 제1 높이의 메모리 셀은 제1 메모리 블록의 제1 높이의 다른 메모리 셀과 워드 라인을 공유할 수 있다. 제1 메모리 블록의 제1 높이의 메모리 셀은 제2 메모리 블록의 제1 높이의 메모리 셀과 워드 라인을 공유하지 않을 수 있다. 서브 블록은 메모리 블록(BLKa)들의 일부로 특징될 수 있다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 셀들(MC) 각각에 둘 이상의 비트들이 기입될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 비트들은 논리 페이지들을 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 첫 번째 비트는 첫 번째 논리 페이지를 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 N 번째 비트는 N 번째 논리 페이지를 형성한다. 논리 페이지는 데이터 액세스의 단위일 수 있다. 하나의 물리 페이지에서 읽기가 수행될 때에, 논리 페이지의 단위로 데이터가 액세스될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
도 24에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 24에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
상술된 바와 같이, 메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들(또는 셀 스트링들)을 포함한다. 적어도 하나의 메모리 셀(MC)은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10; 컴퓨팅 장치 20; 프로세서
MC; 메모리 컨트롤러 30; 랜덤 액세스 메모리
HA; 호스트 영역 HMBA; 호스트 메모리 버퍼 영역
40; 모뎀 50; 사용자 인터페이스
100, 200; 스토리지 장치 111; 메모리 셀 어레이
113; 행 디코더 회로 115; 페이지 버퍼 회로
PFC; 패스-페일 체크 회로 117; 데이터 입출력 회로
119; 제어 로직 회로 110, 210; 불휘발성 메모리 장치
120, 220; 컨트롤러 HMBI; 호스트 메모리 버퍼 정보
EC; 암호화 회로 RU; 재매핑부
RNGU; 랜덤수 생성부 SGCU; 사인 생성 및 체크부
SCR; 스크램블부

Claims (20)

  1. 불휘발성 메모리 장치; 그리고
    메타 데이터에 기반하여 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
    상기 컨트롤러는 용량을 가리키는 정보를 외부의 호스트 장치로 전송하고, 상기 용량에 대응하는 상기 외부의 호스트 장치의 랜덤 액세스 메모리의 어드레스 범위를 수신하고, 상기 메타 데이터를 암호화하고 상기 암호화된 메타데이터를 상기 외부의 호스트 장치의 상기 랜덤 액세스 메모리의 상기 어드레스 범위에 로드하도록 구성되는 스토리지 장치.
  2. 제1 항에 있어서,
    상기 컨트롤러는 상기 메타 데이터를 시드를 이용하여 스크램블함으로써 상기 메타 데이터를 암호화하도록 구성되는 스토리지 장치.
  3. 제1 항에 있어서,
    상기 컨트롤러는 상기 메타 데이터를 블록 단위로 관리하도록 구성되고,
    상기 컨트롤러는 각 블록의 일부 비트가 변경된 때에 각 블록의 비트들이 모두 변경되도록 각 블록을 암호화하도록 구성되는 스토리지 장치.
  4. 제1 항에 있어서,
    상기 컨트롤러는 상기 메타 데이터를 블록 단위로 관리하도록 구성되고,
    상기 컨트롤러는 각 블록을 상기 랜덤 액세스 메모리에 할당된 블록들에 교대로 기입하도록 구성되는 스토리지 장치.
  5. 제4 항에 있어서,
    상기 컨트롤러는 상기 메타 데이터의 각 블록을 갱신할 때에, 상기 암호화된 메타 데이터의 각 블록이 저장되는 상기 랜덤 액세스 메모리의 블록을 변경하도록 구성되는 스토리지 장치.
  6. 제1 항에 있어서,
    상기 컨트롤러는 상기 메타 데이터로부터 서명(signature)을 생성하고, 그리고 상기 서명을 암호화하도록 구성되고,
    상기 암호화된 서명은 상기 암호화된 메타 데이터와 함께 상기 랜덤 액세스 메모리에 저장되는 스토리지 장치.
  7. 제6 항에 있어서,
    상기 컨트롤러는 상기 랜덤 액세스 메모리로부터 상기 암호화된 데이터 및 상기 암호화된 서명을 읽고, 상기 암호화된 메타 데이터 및 상기 암호화된 서명을 복호화하고, 그리고 상기 복호화된 메타 데이터로부터 제2 서명을 생성하도록 구성되고,
    상기 제2 서명 및 상기 복호화된 서명이 일치하지 않으면, 상기 컨트롤러는 상기 복호화된 메타 데이터가 무효임을 상기 외부의 호스트 장치에 통지하도록 구성되는 스토리지 장치.
  8. 제1 항에 있어서,
    상기 컨트롤러가 상기 랜덤 액세스 메모리에 로드하는 상기 암호화된 메타 데이터의 용량은, 상기 랜덤 액세스 메모리에서 상기 암호화된 메타 데이터를 저장하도록 할당된 용량보다 작은 스토리지 장치.
  9. 제1 항에 있어서,
    상기 컨트롤러는 랜덤수를 이용하여 상기 메타 데이터를 암호화하도록 구성되고, 상기 랜덤수는 상기 스토리지 장치가 부팅될 때에 갱신되는 스토리지 장치.
  10. 제1 항에 있어서,
    상기 컨트롤러는 상기 랜덤 액세스 메모리에 로드된 상기 암호화된 메타 데이터를 이용하여 상기 불휘발성 메모리 장치를 제어하도록 구성되는 스토리지 장치.
  11. 제1 항에 있어서,
    제1 타입의 쓰기 요청에 따라, 상기 컨트롤러는 상기 랜덤 액세스 메모리로부터 제1 쓰기 데이터를 수신하고, 상기 랜덤 액세스 메모리로부터 상기 암호화된 메타 데이터 중에서 상기 쓰기 데이터와 연관된 암호화된 제1 부분 메타 데이터를 읽고, 상기 암호화된 제1 부분 메타 데이터를 복호화하고, 그리고 상기 복호화된 제1 부분 메타 데이터에 기반하여 상기 제1 쓰기 데이터를 상기 불휘발성 메모리 장치에 기입하도록 구성되는 스토리지 장치.
  12. 제11 항에 있어서,
    제2 타입의 쓰기 요청에 따라, 상기 컨트롤러는 상기 랜덤 액세스 메모리로부터 제2 쓰기 데이터를 수신하고, 상기 제2 쓰기 데이터를 상기 불휘발성 메모리 장치의 버퍼 영역에 기입하고, 상기 랜덤 액세스 메모리로부터 상기 암호화된 메타 데이터 중에서 상기 제2 쓰기 데이터와 연관된 암호화된 제2 부분 메타 데이터를 읽고, 상기 암호화된 제2 부분 메타 데이터를 복호화하고, 상기 불휘발성 메모리 장치의 상기 버퍼 영역으로부터 상기 제2 쓰기 데이터를 읽고, 그리고 상기 복호화된 제2 부분 메타 데이터에 기반하여 상기 제2 쓰기 데이터를 상기 불휘발성 메모리 장치의 메인 영역에 기입하도록 구성되는 스토리지 장치.
  13. 제12 항에 있어서,
    상기 컨트롤러는 상기 메타 데이터에 기반하여 상기 불휘발성 메모리 장치의 상기 메인 영역을 제어하도록 구성되고, 그리고 내부적으로 관리되는 제2 메타 데이터에 기반하여 상기 불휘발성 메모리 장치의 상기 버퍼 영역을 관리하도록 구성되는 스토리지 장치.
  14. 제11 항에 있어서,
    상기 컨트롤러는 상기 제1 부분 메타 데이터를 갱신하여 제2 부분 메타 데이터를 생성하고, 상기 제2 부분 메타 데이터를 암호화하고, 그리고 상기 암호화된 제2 부분 메타 데이터를 상기 랜덤 액세스 메모리에 저장하도록 구성되는 스토리지 장치.
  15. 제1 항에 있어서,
    상기 컨트롤러는 상기 외부의 호스트 장치로부터 읽기 요청을 수신하고, 상기 랜덤 액세스 메모리로부터 상기 암호화된 메타 데이터 중에서 상기 읽기 요청과 연관된 암호화된 부분 메타 데이터를 읽고, 상기 암호화된 부분 메타 데이터를 복호화하고, 상기 복호화된 부분 메타 데이터에 기반하여 상기 불휘발성 메모리 장치로부터 데이터를 읽고, 그리고 상기 읽혀진 데이터를 상기 랜덤 액세스 메모리에 기입하도록 구성되는 스토리지 장치.
  16. 제1 항에 있어서,
    상기 컨트롤러는 상기 외부의 호스트 장치로부터 파워 오프 또는 슬립 정보를 수신하고, 상기 랜덤 액세스 메모리로부터 상기 암호화된 메타 데이터를 읽고, 상기 암호화된 메타 데이터를 복호화하고, 상기 복호화된 메타 데이터를 상기 불휘발성 메모리 장치에 기입하도록 구성되는 스토리지 장치.
  17. 제1 항에 있어서,
    상기 컨트롤러는 상기 외부의 호스트 장치로부터 슬립 정보를 수신하고, 상기 랜덤 액세스 메모리로부터 상기 암호화된 메타 데이터를 읽고, 상기 암호화된 메타 데이터를 상기 불휘발성 메모리 장치에 기입하도록 구성되는 스토리지 장치.
  18. 제17 항에 있어서,
    상기 컨트롤러는 상기 외부의 호스트 장치로부터 웨이크 정보를 수신하고, 상기 불휘발성 메모리장치로부터 상기 암호화된 메타 데이터를 읽고, 상기 암호화된 메타 데이터를 상기 랜덤 액세스 메모리에 로드하도록 구성되는 스토리지 장치.
  19. 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치; 그리고
    메타 데이터에 기반하여 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
    상기 컨트롤러는 블록들의 단위로 상기 메타 데이터를 관리하고, 상기 불휘발성 메모리 장치로부터 상기 메타 데이터를 읽고, 상기 메타 데이터의 각 블록의 적어도 하나의 비트가 갱신되는 때에 상기 메타 데이터의 각 블록의 적어도 하나보다 많은 비트들이 변경되도록 상기 메타 데이터를 암호화하여 암호화된 메타 데이터를 생성하고, 그리고 상기 암호화된 메타데이터를 외부의 호스트 장치의 랜덤 액세스 메모리에 로드하도록 구성되는 스토리지 장치.
  20. 스토리지 장치에 있어서:
    메모리 및 프로세서를 포함하고,
    상기 메모리는 상기 프로세서에 의해 실행된 때에, 상기 스토리지 장치와 연관된 데이터에 대해 상기 프로세서가 동작을 수행하도록 구성되는 컴퓨터로 독출되는 코드를 포함하고,
    상기 프로세서가 상기 동작을 수행하는 것은:
    메타 데이터를 갱신하는 것에 응답하여, 상기 메타 데이터를 암호화하고 그리고 상기 암호화된 메타데이터를 호스트 장치의 호스트 버퍼 메모리 영역에 로드하고,
    상기 암호화된 메타데이터를 상기 호스트 장치의 상기 호스트 버퍼 메모리 영역으로부터 읽고,
    상기 암호화된 메타데이터를 복호화하여 복호화된 메타데이터를 생성하고,
    상기 호스트 장치로부터 수신되는 논리 어드레스들을 상기 복호화된 메타데이터에 기반하여 상기 스토리지 장치의 물리 어드레스들에 매핑하고, 그리고
    상기 물리 어드레스에 기반하여 상기 데이터에 대해 상기 동작을 수행하는 것을 포함하고,
    상기 암호화된 메타데이터를 로드할 때, 상기 프로세서는 상기 메타 데이터의 갱신에 응답하여 상기 암호화된 메타데이터가 로드되는 상기 호스트 버퍼 메모리의 위치를 변경하는 스토리지 장치.
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