KR20170034984A - 더미 웨이퍼, 박막 형성 방법 및 반도체 소자의 제조 방법 - Google Patents

더미 웨이퍼, 박막 형성 방법 및 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 더미 웨이퍼, 박막 형성 방법, 및 반도체 소자의 제조 방법에 관한 것으로, 서로 대향하는 제1 면 제2 면을 갖는 절연성 기판 및 상기 제1면으로부터 상기 제2 면을 향하여 상기 절연성 기판의 적어도 일부를 관통하는 복수 개의 개구부들을 포함하고, 상기 제1 및 제2 면들과, 상기 복수 개의 개구부들 각각의 내면에는 돌기들이 형성된 더미 웨이퍼가 제공된다.

Description

더미 웨이퍼, 박막 형성 방법 및 반도체 소자의 제조 방법{Dummy wafer, a method of forming thin film and a method of a semiconductor device}
본 발명은 더미 웨이퍼, 박막 형성 방법 및 반도체 소자의 제조 방법에 관한 것으로, 상세하게는 패턴 구조를 포함하는 더미 웨이퍼, 이를 이용한 박막 형성 방법, 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 필름 형성 공정, 사진 공정, 식각 공정, 산화 공정, 확산 공정, 절단 공정 등 매우 다양한 여러 가지의 공정을 웨이퍼에 수행함으로써 제조된다. 이러한 반도체 소자를 제조하는 장비 중에서, 웨이퍼의 표면에 산화막, 질화막, 및 폴리 실리콘막 등 다양한 형태의 막을 형성하는 막 형성 장비가 널리 사용되고 있다.
이러한 막 형성 장비는 일반적으로, 다수개의 웨이퍼를 적재시킬 수 있는 보트와, 이러한 보트에 적재된 웨이퍼를 가공하기 위해 가공 환경을 조성하는 챔버 등을 구비하여 이루어진다. 특히, 이러한 막 형성 장비에서 가공 환경의 제어가 어려운 보트의 상부와 하부에 적재되어 웨이퍼를 보호하는 동시에 일정한 가공 환경을 조성해 주는 것이 더미 웨이퍼이다.
한편, 최근 기판의 대구경화와 함께 생산성의 재고 및 낮은 소비전력을 얻기 위해 소자의 디자인 룰은 축소되고, 이에 따라 반도체 장치의 집적도가 증가하는 추세이다. 이러한 반도체 장치의 고집적화 경향에 따라 단위 셀이 차지하는 영역이 축소되고 패턴의 선폭이 감소하고 있다. 그에 따라 박막의 두께는 점점 작아지고 있으며, 박막의 두께 균일성(uniformity)의 향상이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 표면적을 용이하게 증대시키면서도 그 제조 비용 및 유지/관리 비용이 저렴하여 양산 공정에 적용할 수 있는 더미 웨이퍼를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 두께 균일성이 향상된 박막 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 더미 웨이퍼는 서로 대향하는 제1 면 제2 면을 갖는 절연성 기판; 및 상기 제1 면으로부터 상기 제2 면을 향하여 상기 절연성 기판의 적어도 일부를 관통하는 복수 개의 개구부들을 포함하고, 상기 제1 및 제2 면들과, 상기 복수 개의 개구부들 각각의 내면에는 돌기들이 형성된다.
일 실시예에 따르면, 상기 돌기들은 아일랜드 형태로 불규칙적으로 배치될 수 있다.
일 실시예에 따르면, 상기 복수 개의 개구부들은 홀 형태를 가질 수 있다.
일 실시예에 따르면, 상기 복수 개의 개구부들은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되어 복수 개의 행과 열을 이룰 수 있다.
일 실시예에 따르면, 상기 제2 방향으로 열을 이루는 제1 열의 개구부들과 이에 인접한 제2 열의 개구부들은 상기 제2 방향을 따라 지그재그 형태로 배열될 수 있다.
일 실시예에 따르면, 상기 복수 개의 개구부들의 직경은 0.3 내지 1mm 일 수 있다.
일 실시예에 따르면, 상기 복수 개의 개구부들은 상기 제1 면과 상기 제2 면을 연결하는 오픈 홀 형태일 수 있다.
일 실시예에 따르면, 상기 복수 개의 개구부들은 트렌치 형태를 가질 수 있다.
일 실시예에 따르면, 상기 복수 개의 개구부들은 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향을 따라 배치될 수 있다.
일 실시예에 따르면, 상기 복수 개의 개구부들은, 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는 제1 개구부들; 및 상기 제2 방향으로 연장되고, 상기 제1 방향을 따라 배치되는 제2 개구부들을 포함하되, 상기 제1 개구부들과 상기 제2 개구부들은 서로 교차할 수 있다.
일 실시예에 따르면, 상기 복수 개의 개구부들의 폭은 0.3 내지 5mm이고, 상기 복수 개의 개구부들의 깊이는 0.3 mm 이상이고, 상기 절연성 기판의 두께의 1/2 이하일 수 있다.
일 실시예에 따르면, 상기 절연성 기판의 상기 두께는 1 내지 5 mm일 수 있다.
일 실시예에 따르면, 상기 절연성 기판은 석영을 포함할 수 있다.
본 발명에 따른 박막 형성 방법은 공정이 수행되는 공간을 제공하며, 공정 수행시 가열 부재에 의해 공정 온도로 가열되는 공정 챔버 내에 웨이퍼들을 로딩시키는 것; 및 상기 공정 챔버 내에 공정 가스를 공급하여 상기 웨이퍼들 상에 박막을 형성하는 것을 포함하되, 상기 웨이퍼들은 선행 공정이 수행된 적어도 하나의 제품 웨이퍼, 및 복수 개의 더미 웨이퍼들을 포함하되, 상기 복수 개의 더미 웨이퍼들의 각각은, 서로 대향하는 제1 면 제2 면을 갖는 절연성 기판; 및 상기 제1면으로부터 상기 제2 면을 향하여 상기 절연성 기판의 적어도 일부를 관통하는 복수 개의 개구부들을 포함하되, 상기 제1 및 제2 면들과, 상기 복수 개의 개구부들 각각의 내면에는 돌기들이 형성되고, 상기 적어도 하나의 제품 웨이퍼 및 상기 복수 개의 더미 웨이퍼들은 공정 수행 시 상기 공정 챔버 내에 위치하는 보트 내에 적층되도록 배치될 수 있다.
일 실시예에 따르면, 상기 복수 개의 더미 웨이퍼들 중 일부는 상기 보트의 상부에 배치되고, 다른 일부는 상기 보트의 하부에 배치되되, 상기 적어도 하나의 제품 웨이퍼는 상기 보트의 상기 상부와 상기 하부 사이에 배치수 있다.
일 실시예에 따르면, 상기 공정 가스는 상기 보트를 따라 상하 방향으로 수직하게 연장되는 분사 노즐로부터 분사될 수 있다.
일 실시예에 따르면, 상기 박막 형성 공정의 수행 후, 미반응 공정 가스 또는 부산물 가스는 상기 공정 챔버의 일측에 형성된 배기 포트를 통해 배기되되, 상기 배기 포트는 상기 보트의 상기 하부와 인접할 수 있다.
일 실시예에 따르면, 일 단면의 관점에서, 상기 돌기들은 돌기 산들 및 돌기 골들을 포함하되, 상기 돌기 산들의 높이 또는 서로 인접한 상기 돌기 산들 사이의 간격은 불규칙할 수 있다.
일 실시예에 따르면, 상기 복수 개의 개구부들은 홀 형태를 가질 수 있다.
일 실시예에 따르면, 상기 복수 개의 개구부들은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되어 복수 개의 행과 열을 이룰 수 있다.
일 실시예에 따르면, 상기 복수 개의 개구부들의 직경은 0.3 내지 1mm 일 수 있다.
일 실시예에 따르면, 상기 복수 개의 개구부들은 상기 제1 면과 상기 제2 면을 연결하는 오픈 홀 형태일 수 있다.
일 실시예에 따르면, 상기 복수 개의 개구부들은 트렌치 형태를 가질 수 있다.
일 실시예에 따르면, 상기 복수 개의 개구부들은 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향을 따라 배치될 수 있다.
일 실시예에 따르면, 상기 복수 개의 개구부들은, 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는 제1 개구부들; 및 상기 제2 방향으로 연장되고, 상기 제1 방향을 따라 배치되는 제2 개구부들을 포함하되, 상기 제1 개구부들과 상기 제2 개구부들은 서로 교차할 수 있다.
일 실시예에 따르면, 상기 복수 개의 개구부들의 폭은 0.3 내지 5mm이고, 상기 복수 개의 개구부들의 깊이는 0.3 mm 이상이고, 상기 절연성 기판의 두께의 1/2 이하일 수 있다.
일 실시예에 따르면, 상기 절연성 기판의 상기 두께는 1 내지 5 mm일 수 있다.
일 실시예에 따르면, 상기 절연성 기판의 두께는 상기 제품 웨이퍼를 구성하는 반도체 기판의 두께보다 클 수 있다.
일 실시예에 따르면, 상기 절연성 기판은 상기 보트와 동일한 물질로 형성될 수 있다.
상기 절연성 기판은 석영을 포함할 수 있다.
본 발명에 따른 더미 웨이퍼는 반도체 기판 상에 교대로 그리고 반복적으로 적층된 희생막들 및 절연막들을 포함하는 박막 구조체를 형성하는 것; 상기 박막 구조체를 관통하여 상기 반도체 기판을 노출하는 채널 홀을 형성하는 것; 및 상기 채널 홀의 내벽 상에 수직 절연막 및 반도체막을 순차적으로 형성하는 것을 포함하되, 상기 수직 절연막 및 반도체막 중 적어도 하나는 상기의 박막 형성 방법을 이용하여 형성될 수 있다.
일 실시예에 따르면, 상기 수직 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 알루미늄 산화막 중 적어도 하나를 포함하고, 상기 반도체막은 실리콘막을 포함할 수 있다.
본 발명의 실시예들에 따른 더미 웨이퍼들이 절연성 물질을 포함하는 기판으로 형성됨에 따라, 표면적의 증대를 위한 패터닝이 용이한 더미 웨이퍼들을 저렴한 비용으로 제조할 수 있다. 또한, 더미 웨이퍼들의 재사용을 위한 세정 공정을 박막 형성 장비를 이용하여 수행할 수 있어, 더미 웨이퍼들의 세정 비용이 절감될 수 있다. 결과적으로, 그의 제조 비용 및 유지/관리 비용이 절감되어 양산 공정에 적용할 수 있는 더미 웨이퍼들이 제공될 수 있다.
더하여, 더미 웨이퍼들을 이용하여 형성된 제품 웨이퍼들의 박막의 두께 균일성이 향상될 수 있다. 이에 따라, 더미 웨이퍼들을 이용하여 형성된 반도체 소자의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 더미 웨이퍼를 이용하는 퍼니스형 반도체 설비의 일부를 나타내는 개략적인 단면도이다.
도 2는 도 1의 공정 챔버 내에서의 공급 가스 및 배기 가스의 흐름을 나타내는 개략도이다.
도 3은 웨이퍼들 상에 형성된 박막의 두께 산포를 나타내는 그래프이다.
도 4는 본 발명의 실시예들에 따른 더미 웨이퍼를 설명하기 위한 개략적인 사시도이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 더미 웨이퍼와 제품 웨이퍼의 두께를 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시예들에 따른 더미 웨이퍼의 일 예를 설명하기 위한 도면으로, 도 4의 패턴 영역의 일부(A)를 확대한 사시도이다.
도 7a 및 도 7b는 도 6의 A-A'선에 대응하는 단면도들이다. 도 7c는 도 7b의 B 부분의 확대도이다.
도 7d는 도 6의 평면도이다.
도 8 본 발명의 실시예들에 따른 더미 웨이퍼의 다른 예를 설명하기 위한 도면으로, 도 4의 패턴 영역의 일부(A)를 확대한 사시도이다.
도 9a 및 도 9b는 도 8의 A-A'선에 대응하는 단면도들이다.
도 10은 본 발명의 실시예들에 따른 더미 웨이퍼의 다른 예를 설명하기 위한 도면으로, 도 4의 패턴 영역의 일부(A)를 확대한 사시도이다.
도 11a 및 도 11b는 도 10의 A-A'선에 대응하는 단면도들이다.
도 11c는 도 10에 대응하는 평면도이다.
도 12는 본 발명의 실시예들에 따른 더미 웨이퍼들(DW)을 이용한 기판 처리 방법을 설명하기 위한 순서도이다.
도 13 내지 도 17은 본 발명의 실시예들에 따른 더미 웨이퍼들을 이용한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 더미 웨이퍼를 이용하는 퍼니스형 반도체 설비의 일부를 나타내는 개략적인 단면도이다. 도 2는 도 1의 공정 챔버 내에서의 공급 가스 및 배기 가스의 흐름을 나타내는 개략도이다. 도 3은 웨이퍼들 상에 형성된 박막의 두께 산포를 나타내는 그래프이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예들에 따른 더미 웨이퍼를 이용하여 기판 처리 공정을 수행하는 퍼니스형 반도체 설비(1)가 제공된다. 퍼니스형 반도체 설비(1)는 기판 처리 공정을 웨이퍼(W)와 같은 기판 상에 수행할 수 있다. 기판 처리 공정은 저압 화학 기상 증착 공정, 산화 공정 또는 열처리 공정일 수 있다. 예컨대, 퍼니스형 반도체 설비(1)는 반도체 소자의 제조 공정 중 모스 트랜지스터의 게이트 유전막을 형성하는데 이용될 수 있다. 다른 예로, 퍼니스형 반도체 설비(1)는 모스 트랜지스터의 게이트 전극에 불순물을 주입시키기 위한 열처리 공정에 이용될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 퍼니스형 반도체 설비(1)는 박막 형성 및/또는 열처리를 위한 다양한 공정에 적용될 수 있다.
퍼니스형 반도체 설비(1)는 공정 챔버(50), 로드락 챔버(미도시) 및 보트(40)를 포함할 수 있다. 공정 챔버(50)는 웨이퍼들(W)에 대해 반도체 제조 공정(예를 들어, 저압 화학 기상 증착 공정)을 수행하는 공간을 제공할 수 있다. 보트(40)는 공정 수행시 웨이퍼들(W)을 지지할 수 있다. 로드락 챔버(미도시)는 공정 챔버(50)의 아래에 배치될 수 있다. 보트(40)가 로드락 챔버에 위치된 상태에서, 웨이퍼들(W)은 이송로봇(미도시)에 의해 보트(40)로 로딩되고, 보트(40)로부터 언로딩될 수 있다. 이송로봇은 로드락 챔버의 외부에 위치되며, 로드락 챔버의 일측벽에는 이송로봇의 아암이 유출입되는 개구(미도시)가 형성될 수 있다. 개구는 도어(미도시)에 의해 개폐된다. 보트(40)는 승강 부재(미도시)에 의해 공정 챔버(50)와 로드락 챔버 사이를 상하로 수직 이동할 수 있다. 로드락 챔버와 공정 챔버(50) 사이에는 보트(40)가 이동되는 통로를 개폐하는 개폐 부재(80)가 설치될 수 있다. 보트(40)에 웨이퍼들(W)의 적재가 완료되면, 보트(40)는 로드락 챔버로부터 공정 챔버(50)로 이동될 수 있다.
보트(40)는 상부판(41), 하부판(42), 및 수직 지지대들(43)을 포함할 수 있다. 상부판(41)과 하부판(42)은 원판 형상을 가지며, 상하로 서로 대향 되도록 배치될 수 있다. 상부판(41)과 하부판(42) 사이에는 복수 개의 수직 지지대들(43)이 결합될 수 있다. 일 예로, 수직 지지대(415)는 3 내지 4개가 제공되며, 각각의 수직 지지대(415)는 상하 방향으로 길게 제공된 로드 형상을 가질 수 있다. 각각의 수직 지지대(415)에는 웨이퍼(W)의 가장자리 일부가 놓이는 슬롯들(미도시)이 설치될 수 있다. 보트(40)는 주로 석영 재질로 이루어질 수 있다. 보트(40)는 보트 지지부(44)에 의해 지지되며, 보트 지지부(44) 내에는 방열판들(45)이 수평방향으로 삽입될 수 있다. 방열판들(45)은 석영을 재질로 하며, 공정 가스가 보트(40)의 주변으로 고르게 퍼져 균일하게 공급되도록 하고, 공정 챔버(50) 내에서 열이 하부로 전달되어 열손실이 발생하는 것을 방지할 수 있다. 보트 지지부(44)의 아래에는 보트(40)를 상하로 이동하고 이를 회전시키는 보트 구동부(미도시)가 결합될 수 있다.
보트(40)에는 다수의 웨이퍼들(W)이 적재될 수 있다. 다수의 웨이퍼들(W)은, 도 2 에 도시된 바와 같이, 제품 웨이퍼들(PW) 및 더미 웨이퍼들(DW)을 포함할 수 있다. 더미 웨이퍼들(DW)은 보트(40)의 상부 및 하부에 적재될 수 있으며, 제품 웨이퍼들(PW)은 더미 웨이퍼들(DW) 사이에 적재될 수 있다. 공정 챔버(50) 내에 보트(40)가 위치되는 경우에 있어서, 보트(40)의 하부가 차지하는 공정 챔버(50)의 일 영역은 제1 더미 영역(DR1)으로 지칭되고, 보트(40)의 상부가 차지하는 공정 챔버(50)의 다른 영역은 제2 더미 영역(DR2)으로 지칭될 수 있다. 그리고, 보트(40)의 중간부가 차지하는 공정 챔버(50)의 또 다른 영역은 제품 영역(PR)으로 지칭될 수 있다.
공정 챔버(50)는 공정 튜브(process tube)(10), 플랜지(flange)(20), 및 가열 부재(heating member)(30)를 포함할 수 있다. 일 실시예에 있어서, 공정 튜브(10)는 내부 튜브(inner tube, 12)와, 내부 튜브(12)를 감싸는 외부 튜브(outer tube, 14)를 포함할 수 있다. 내부 및 외부 튜브들(12, 14)은 석영으로 이루어져 있으며, 외부 튜브(14) 내부에 소정 거리 이격되어 내부 튜브(12)가 구비될 수 있다. 외부 튜브(14)는 하부가 개방된 실린더 형상을 가지며, 개방된 하부는 플랜지(20)의 상부와 연통될 수 있다. 내부 튜브(12)는 하부가 개방된 실린더 형상을 가지며, 내부에 보트(40)를 수용할 수 있다. 공정 진행시 보트(40)는 내부 튜브(12) 내의 공간에 위치된다. 상술한 제1 및 제2 더미 영역들(DR1, DR2)과 제폼 영역(PR)은 내부 튜브(12) 내의 공간에 해당할 수 있다.
플랜지(20)는 로드락 챔버의 상부면에 배치될 수 있다. 플랜지(20)의 중앙에는 통공이 형성되며, 하부는 개방된다. 플랜지(20) 하부에 개폐 부재(80)가 구비될 수 있다. 개폐 부재(80)를 이용하여 플랜지(20)의 하부를 폐쇄함으로써 외부 공기의 유입이 차단되어 공정 튜브(10)가 밀폐될 수 있다. 밀폐된 공간에서 반도체 제조 공정 즉, 저압 화학 기상 증착 공정이 수행될 수 있다. 플랜지(20)의 상단부에는 외부 튜브(14)를 지지하는 지지부(22)가 배치되며, 내측벽에는 내부 튜브(12)를 지지하는 원반형의 받침대(24)가 안쪽으로 돌출될 수 있다.
플랜지(20)의 일측에는 공정 가스 공급관(64)과 연결된 공정 가스 주입포트(62)가 제공될 수 있다. 공정 가스 탱크(미도시)로부터 공급되는 공정 가스는 공정 가스 공급관(64) 및 공정 가스 주입 포트(62)를 통해 공정 챔버(50) 내로 공급될 수 있다. 공정 챔버(50) 내로 공급되는 공정 가스는 분사 노즐(70)을 통해 내부 튜브(12)의 내측으로 유입되어 보트(40)에 로딩된 웨이퍼들(W) 상으로 분사될 수 있다. 분사 노즐(70)은 공정 가스 공급관(64)과 연결되는 수평부(72), 및 수평부(72)로부터 수직 방향으로 연장되어 내부 튜브(12)의 내측으로 삽입되는 수직부(74)를 포함할 수 있다. 수직부(74)는 내부 튜브(12) 내에 위치된 보트(40)의 최상단에 적재된 더미 웨이퍼(DW)와 인접한 위치 또는 이보다 높은 위치까지 수직 방향으로 연장될 수 있다. 수직부(74)에는 그 길이방향을 따라 복수 개의 분사구들(미도시)이 형성될 수 있다. 공정 가스는 복수 개의 분사구들을 통해 웨이퍼들(PW, DW) 상으로 분사될 수 있다. 공정 가스 주입포트(62)는 제품 웨이퍼들(PW) 상에 증착하고자 하는 막의 종류에 따라 복수 개로 제공될 수 있다.
플랜지(20)의 타측에는 배기 포트(66)가 제공될 수 있다. 배기 포트(66)에는 공정 진행시 저압분위기를 형성하고, 배기 가스(일 예로, 미반응 공정 가스 및 부산물 가스)를 배기하기 위한 배기관(68)이 연결될 수 있다. 배기 포트(66)는 제1 더미 영역(DR1)(즉, 내부 튜브(12) 내에 위치하는 보트(40)의 하부)에 인접하게 설치될 수 있다. 플랜지(20)의 타측에 인접한 내부 튜브(12)의 측벽에는 절개부들(16)이 형성될 수 있다. 일 예로, 절개부들(16)은 슬롯 또는 홀 형태로 제공될 수 있다. 내부 튜브(12) 내의 미반응 공정 가스 및 부산물 가스는 절개부들(16)을 통해 배기 포트(66)로 배기될 수 있다.
공정 튜브(10)의 측벽 외측에는 공정 진행시 공정 튜브(10) 내부를 공정온도로 가열하는 가열 부재(30)가 설치될 수 있다. 가열 부재(30)는 외부 튜브(14)와 이격되어 외부 튜브(14)를 감싸도록 배치될 수 있다. 가열 부재(30)는 일 예로, 공정 튜브(10)를 감싸는 열선을 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
공정 챔버(50)내에 공정 가스들이 주입되어 웨이퍼들(PW, DW)의 표면에 박막이 형성될 수 있다. 이 때, 보트(40)에 적재된 웨이퍼들(PW, DW)의 위치에 따라 웨이퍼들(PW, DW)에 형성되는 박막의 두께에 편차가 있을 수 있다. 일 예로, 도 3에 도시된 바와 같이, 더미 웨이퍼들(DW) 및 더미 웨이퍼들(DW)에 인접한 제품 웨이퍼들(PW)의 두께가 목표 두께(Target) 대비 상향될 수 있다. 이는 상술한 퍼니스형 반도체 설비의 구조적인 문제에 기인한 것일 수 있다. 상세하게, 제1 더미 영역(DR1)으로 공급되는 공정 가스의 분압은 다른 영역들의 그것보다 상대적으로 높을 수 있다. 이는 공정 가스가 수직으로 연장되는 분사 노즐(70)을 따라 이동(도 2의 공정 가스의 이동 경로(81) 참조)함에 따라, 이동 중 공정 가스의 일부가 분해될 수 있기 때문이다. 이에 따라, 보트(40)의 하부에 적재되는 더미 웨이퍼들(DW) 및 이에 인접한 제품 웨이퍼들(PW)의 두께가 상향될 수 있다. 한편, 제2 더미 영역(DR2)으로 공급되는 공정 가스는 공정 챔버(50) 내에 머무르는 시간이 상대적으로 길 수 있다. 이는 배기 포트(66)가 공정 챔버(50)의 하부, 제1 더미 영역(DR1)에 인접하게 형성됨에 따라 제2 더미 영역(DR2)으로 공급되는 공정 가스의 펌핑 속도가 상대적으로 낮을 수 있기 때문이다(도 2의 배기 가스의 이동 경로(82) 참조). 이에 따라, 보트(40)의 상부로 공급되는 공정 가스의 분압이 다른 영역들의 그것보다 낮음에도 불구하고, 보트(40)의 상부에 적재되는 더미 웨이퍼들(DW) 및 이에 인접한 제품 웨이퍼들(PW)의 두께가 상향될 수 있다.
이러한 이유로, 보트(40)의 상부 및 하부에는 제품 웨이퍼들(PW) 대신 더미 웨이퍼들(DW)이 적재된다. 그럼에도 불구하고, 더미 웨이퍼들(DW)에 인접한 제품 웨이퍼들(PW)의 두께는 상향될 수 있다. 이는 더미 웨이퍼(DW)와 제품 웨이퍼(PW) 간의 표면적 차이에 따른 공정 가스의 소모량의 차이로 인해 공정 챔버(50) 내의 압력 변화가 발생하여 가스 흐름에 영향을 주기 때문이다. 예를 들면, 더미 영역들(DR1, DR2) 내의 공정 가스의 압력이 상대적으로 더 높아져, 더미 영역들(DR1, DR2)의 공정 가스가 인접한 제품 영역(PR)으로 이동되어 제품 웨이퍼들(PW) 상에 증착될 수 있다. 특히, 더미 웨이퍼(DW)와 제품 웨이퍼(PW) 간에 표면적의 차이가 있는 경우, 예를 들면, 더미 웨이퍼(DW)가 NPW(non patterned wafer)인 경우, 상술한 박막의 두께의 편차는 더 심화될 수 있다. 따라서, 더미 웨이퍼들(DW)은 제품 웨이퍼들(PW)과 동일하거나 그에 비슷한 표면적을 갖도록 패턴 더미 웨이퍼(patterned dummy wafer)로 제공될 필요가 있다. 일반적으로 더미 웨이퍼(DW)는 실리콘 기반의 기판을 패터닝하거나, 실리콘 기반의 기판 상에 제품 웨이퍼(PW)와 동일 유사한 패턴 구조를 형성하여 사용된다. 이러한 경우 표면적의 증대를 위한 패터닝이 어렵고 및 고비용 문제로 인해 양산 공정에 적용하기 어려움이 있다.
본 발명은 저렴한 비용으로 제조 가능하면서도 표면적의 증대를 위한 패터닝 및 재사용을 위한 세정 공정이 용이한 더미 웨이퍼(DW)를 제공하기 위한 것일 수 있다. 이하, 도면을 참조하여, 본 발명의 실시예들에 따른 다양한 패턴 구조들을 포함하는 더미 웨이퍼(DW)에 대해 설명한다.
도 4는 본 발명의 실시예들에 따른 더미 웨이퍼를 설명하기 위한 개략적인 사시도이다. 도 5a 및 도 5b는 본 발명의 실시예들에 따른 더미 웨이퍼와 제품 웨이퍼의 두께를 설명하기 위한 단면도들이다. 도 6은 본 발명의 실시예들에 따른 더미 웨이퍼의 일 예를 설명하기 위한 도면으로, 도 4의 패턴 영역의 일부(A)를 확대한 사시도이다. 도 7a 및 도 7b는 도 6의 A-A'선에 대응하는 단면도들이다. 도 7c는 도 7b의 B 부분의 확대도이다. 도 7d는 도 6에 대응하는 평면도이다.
먼저 도 4, 도 5a, 도 5b, 도 6 및 도 7a를 참조하면, 패턴 영역(PA)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 패턴 영역(PA)이 제공되는 상면(101a)과 이에 대향하는 하면(101b)을 가질 수 있다. 본 발명의 개념에 따르면, 기판(100)은 제품 웨이퍼(PW)의 기판(200)과 다른 물질을 포함할 수 있다. 즉, 제품 웨이퍼(PW)의 기판(200)은 반도체 기판이거나 반도체 근거 구조(semiconductor based structure)인 반면, 더미 웨이퍼(DW)의 기판(100)은 절연성 기판일 수 있다. 일 예로, 더미 웨이퍼(DW)의 기판(100)은 석영으로 이루어질 수 있다. 이하, 제품 웨이퍼(PW)의 기판(200)은 반도체 기판(200)으로 지칭하고, 더미 웨이퍼(DW)의 기판(100)은 절연성 기판(100)으로 지칭한다.
패턴 영역(PA)에는 동일한 패턴 구조들이 제공될 수 있다. 패턴 구조들은 절연성 기판(100)의 적어도 일부를 관통하는 복수 개의 개구부들(110)을 포함할 수 있다. 절연성 기판(100)이 석영과 같은 절연 물질로 이루어짐에 따라, 절연성 기판(100)을 패터닝하는 것이 실리콘 기반의 반도체 기판(200)을 패터닝 하는 것보다 용이할 수 있다. 일 예로, 개구부들(110)은 절연성 기판(100) 상에 레이저 드릴링 공정을 수행하여 형성될 수 있다. 그러나, 본 발명의 실시예들이 한정되지 않는다. 개구부들(110)은 패턴 영역(PA)의 전반에 걸쳐 형성될 수 있으며, 개구부들(110)의 형태, 크기 및/또는 개수는 요구되는 더미 웨이퍼(DW)의 표면적에 따라 다양하게 구현될 수 있다. 이에 대해서는 뒤에서 상세히 설명한다. 도 4에 도시된 바와 같이, 절연성 기판(100)은 300㎜의 직경을 갖는 원판 형태를 가질 수 있으나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
한편, 도 5a 및 도 5b에 도시된 바와 같이, 절연성 기판(100)의 제1 두께(t1)는 반도체 기판(200)의 제2 두께(t2)보다 클 수 있다. 제1 두께(t1)는 절연성 기판(100)의 상면(101a)과 하면(101b) 사이의 거리로 정의되고, 제2 두께(t2)는 반도체 기판(200)의 상면(201a) 및 하면(201b) 사이의 거리로 정의될 수 있다. 일 예로, 제1 두께(t1)는 1 내지 5mm의 두께를 가질 수 있고, 제2 두께(t2)는 약 0.8 mm의 두께를 가질 수 있다. 절연성 기판(100)이 두껍게 형성됨에 따라, 패턴 구조들(즉, 개구부들(110))을 더 크게 형성시킬 수 있어 절연성 기판(100)의 표면적이 더욱 증대될 수 있다.
도 6 및 도 7a에 도시된 바와 같이, 패턴 영역(PA)의 패턴 구조들, 즉 개구부들(110)은 절연성 기판(100)의 적어도 일부를 관통하는 홀의 형태를 가질 수 있다. 본 실시예에서, 개구부들(110)은 그의 하면이 닫힌 낫-오픈 홀(not-opend hole)일 수 있다. 이에 따라, 개구부들(110)은 폭(W)과 깊이(D)를 가질 수 있다. 개구부들(110)의 폭(W)은 절연성 기판(100)의 측벽에 의해 정의되는 개구부들(110)의 직경으로 정의될 수 있다. 그리고, 개구부들(110)의 깊이(D)는 절연성 기판(100)의 상면(101a)과 개구부들(110)의 바닥면 사이의 거리로 정의될 수 있다. 일 실시예에 따르면, 개구부들(110)의 폭(W)은 0.3 mm 내지 1mm 일 수 있다. 개구부들(110)의 폭(W)이 0.3 mm 보다 작은 경우, 개구부들(110)은 적은 횟수의 더미 웨이퍼(DW)의 사용으로도 절연성 기판(100) 상에 형성되는 박막에 의해 전부 매립될 수 있다. 이에 따라, 더미 웨이퍼(DW)는 개구부들(110) 내에 매립된 박막을 제거하는 세정 공정을 거친 후에 재사용될 수 있다. 즉, 개구부들(110)의 폭(W)이 0.3 mm 보다 작은 경우, 더미 웨이퍼(DW)의 사용 주기가 짧아질 될 수 있다. 더하여, 개구부들(110)의 폭(W)이 작음에 따라, 더미 웨이퍼(DW)의 재사용을 위한 세정 공정의 수행 시, 개구부들(110) 내의 박막의 제거가 용이하지 않을 수 있다. 이는 더미 웨이퍼(DW)의 재사용 효율을 떨어뜨릴 수 있다. 또한, 더미 웨이퍼(DW)의 세정 공정 후에도 개구부들(110) 내 잔존하는 박막은 파티클의 소소가 될 수 있다. 한편, 개구부들(110)의 폭(W)이 1 mm 보다 큰 경우, 개구부들(110)의 형성이 용이하지 않을 수 있고, 그 형성 비용이 증가될 수 있다. 개구부들(110)의 깊이는(D) 필요에 따라 다양하게 구현될 수 있으나, 절연성 기판(100)의 제1 두께(t1)보다는 작다.
개구부들(110)은 절연성 기판(100)에 이차원적으로 배열될 수 있다. 일 실시예에 있어서, 개구부들(110)은 제1 방향(D1)으로 서로 이격되어 형성될 수 있고, 제1 방향(D1)을 따라 배열되어 열을 이룰 수 있다. 더하여, 개구부들(110)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격되어 형성될 수 있고, 제2 방향(D2)을 따라 배열되어 행을 이룰 수 있다. 다른 실시예에 따르면, 도 7d에 도시된 바와 같이, 개구부들(110)은 제1 방향을 따라 지그재그 형태로 배열될 수 잇다. 즉, 제1 열을 이루는 개구부들(110)과 이에 인접하여 제2 열을 이루는 개구부들(110)은 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다.
일 실시예에 있어서, 개구부들(110)은 절연성 기판(100) 상에 레이저 드릴링 공정을 수행하여 형성될 수 있다. 그러나, 본 발명의 실시예들이 한정되지 않는다. 개구부들(110)은 패턴 영역(PA)의 전반에 걸쳐 형성될 수 있으며, 개구부들(110)의 개수 및/또는 이들 사이의 이격 거리는 요구되는 절연성 기판(100)의 표면적에 따라 다양하게 구현될 수 있다.
한편, 절연성 기판(100)의 표면적을 더욱 증대시키기 위해, 개구부들(110)이 형성된 절연성 기판(100) 상에 표면 처리 공정이 수행될 수 있다. 일 실시예에 따르면, 표면 처리 공정을 수행하는 것은 샌드 블라스트(sandblasting) 가공 및 식각 공정을 순차적으로 수행하는 것을 포함할 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 식각 공정은 일 예로, HF를 에천트로 이용하는 습식 식각 공정을 포함할 수 있다. 표면 처리 공정에 의해 절연성 기판(100)이 랜덤하게 리세스될 수 있다. 그 결과, 도 7b에 도시된 바와 같이, 절연성 기판(100)의 표면에 돌기들(113)이 형성될 수 있다. 돌기들(113)은 절연성 기판(100)의 상면(101a) 및 하면(101b)과, 개구부들(100) 각각의 내면에 형성될 수 있다. 더하여, 돌기들(113)은 절연성 기판(100)의 측면에도 형성될 수 있다. 돌기들(113)은 아일랜드 형태로 랜덤하게 배열될 수 있고, 불규칙한 크기나 형상을 가질 수 있다. 상세하게, 도 7c를 참조하면, 일 단면의 관점에서, 절연성 기판(100)의 표면은 돌기 산들(115) 및 돌기 골들(117)을 가질 수 있고, 돌기 산들(115)의 높이 및/또는 돌기 산들(115) 사이의 간격은 불규칙할 수 있다. 일 예로, 도 7c에 도시된 바와 같이, 돌기들(113) 중 일부는 다른 돌기들(113) 보다 개구부(110)의 중심을 향하여 더 돌출될 수 있다. 상술한 바와 같이, 절연성 기판(100)의 표면에 돌기들(113)이 형성됨에 따라, 절연성 기판(100)의 표면 거칠기는 증대될 수 있다. 일 예로, 절연성 기판(100)의 표면 거칠기(Ra)는 0.5 내지 10um일 수 있다. 결과적으로, 도 7b의 절연성 기판(100)은 도 7a의 절연성 기판(100)보다 약 10 내지 20% 증가된 표면적을 가질 수 있다.
도 8 본 발명의 실시예들에 따른 더미 웨이퍼의 다른 예를 설명하기 위한 도면으로, 도 4의 패턴 영역의 일부(A)를 확대한 사시도이다. 도 9a 및 도 9b는 도 8의 A-A'선에 대응하는 단면도들이다. 설명의 간소화를 위해, 중복되는 구성의 상세한 설명은 생략한다.
도 8 및 도 9a를 참조하면, 복수의 개구부들(110)은 절연성 기판(100)의 상면(101a) 및 하면(101b)를 연결하는 오픈 홀(opend hole)일 수 있다. 즉, 개구부들(110)은 절연성 기판(100)의 전부를 수직 관통할 수 있다. 이에 따라, 개구부들(110)의 깊이(D)는 절연성 기판(100)의 제1 두께(t1)와 동일할 수 있다. 개구부들(110)의 폭(W)은 도 7b에서 설명한 바와 동일할 수 있다. 개구부들(110)이 오픈 홀 형태로 형성됨에 따라, 공정 수행시 공급 가스가 개구부들(110)을 관통하여 상하로 이동될 수 있다. 이에 따라, 더미 웨이퍼들(DW) 상의 공정 가스의 흐름이 원할해져 공정 가스의 압력 불균형에 따른 영향이 최소화될 수 있다. 결과적으로, 더미 웨이퍼들(DW)에 인접한 제품 웨이퍼들(PW)에 형성되는 박막의 두께가 상향되는 것이 완화될 수 있다. 더하여, 개구부들(110)이 오픈 홀 형태로 형성됨에 따라, 더미 웨이퍼(DW)의 재사용을 위한 세정 진행 시, 세정 가스가 개구부들(110) 내로 더 용이하게 침투할 수 있다. 그 결과, 개구부들(110) 내의 박막의 제거가 도 7b의 실시예에 비하여 더 용이할 수 있다.
한편, 도 9b에 도시된 바와 같이, 절연성 기판(100)의 표면적을 더욱 증대시키기 위해, 절연성 기판(100)의 표면에 돌기들(113)이 형성될 수 있다. 즉, 절연성 기판(100)의 상면(101a) 및 하면(101b), 그리고 개구부들(110) 각각의 내면에 돌기들(113)이 형성될 수 있다. 돌기들(113)의 배열, 형상, 및 크기는 도 7b 및 도 7c를 참조하여 설명한 바와 동일, 유사할 수 있다.
도 10은 본 발명의 실시예들에 따른 더미 웨이퍼의 다른 예를 설명하기 위한 도면으로, 도 4의 패턴 영역의 일부(A)를 확대한 사시도이다. 도 11a 및 도 11b는 도 10의 A-A'선에 대응하는 단면도들이다. 도 11c는 도 10에 대응하는 평면도이다. 설명의 간소화를 위해, 중복되는 구성의 상세한 설명은 생략한다.
도 10b 및 도 11a를 참조하면, 복수의 개구부들(110)은 제1 방향(D1)으로 연장되는 라인 형태의 트렌치일 수 있다. 개구부들(110)은 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 서로 이격될 수 있다. 개구부들(110)은 폭(W)과 깊이(D)를 가질 수 있다. 개구부들(110)의 폭(W)은 개구부들(110)을 정의하는 절연성 기판(100)의 양 측벽들 사이의 거리로 정의될 수 있다. 그리고, 개구부들(110)의 깊이(D)는 절연성 기판(100)의 상면(101a)과 개구부들(110)의 바닥면 사이의 거리로 정의될 수 있다. 일 예로, 개구부들(110)의 폭(W)은 0.3 내지 5mm일 수 있다. 또한, 개구부들(110)의 깊이(D)는 0.3 내지 2.5mm일 수 있다. 개구부들(110)의 깊이(D)의 최대값은 절연성 기판(100)의 제1 두께(t1)의 1/2 이하인 것이 바람직할 수 있다. 상술한 개구부들(110)의 폭(W) 및 깊이(D)는, 도 7b를 참조하여 설명한 바와 같이, 더미 웨이퍼(DW)의 표면적의 증대, 사용 주기, 및 재사용의 효율성을 고려하여 설계된 것일 수 있다. 이에 더하여, 개구부들(110)의 폭(W) 및 깊이(D)는 더미 웨이퍼(DW)의 휨(warpage) 발생을 고려하여 설계된 것일 수 있다. 본 예에서, 개구부들(110)이 일 방향으로 연장되는 트렌치 형태로 형성됨에 따라, 그의 폭(W)이 5mm 보다 크거나, 깊이(D)가 더미 웨이퍼(DW)의 제1 두께(t1)의 1/2보다 큰 경우, 더미 웨이퍼(DW)는 휨(warpage)에 취약할 수 있다.
한편, 도 11b에 도시된 바와 같이, 절연성 기판(100)의 표면적을 더욱 증대시키기 위해, 절연성 기판(100)의 표면에 돌기들(113)이 형성될 수 있다. 즉, 절연성 기판(100)의 상면(101a) 및 하면(101b), 그리고 개구부들(110) 각각의 내면에 돌기들(113)이 형성될 수 있다. 돌기들(113)의 배열, 형상, 및 크기는 도 7b 및 도 7c를 참조하여 설명한 바와 동일, 유사할 수 있다.
다른 실시예에 따르면, 개구부들(110)은, 평면적 관점에서, 격자 구조를 형성할 수 있다. 예컨대, 도 11c에 도시된 바와 같이, 개구부들(110)은 제1 방향(D1)으로 연장되는 트렌치 형태의 제1 개구부들(110a)과, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 트렌치 형태의 제2 개구부들(110b)을 포함할 수 있다. 제1 개구부들(110a)과 제2 개구부들(110b)은 서로 교차할 수 있다. 제1 개구부들(110a)은 제2 방향(D2)을 따라 배치될 있고, 제2 개구부들(110b)은 제1 방향(D1)을 따라 배치될 수 있다. 개구부들(110)이 격자 구조를 형성함에 따라, 일 방향으로만 연장되는 개구부들(110)이 형성된 경우에 비해 더미 웨이퍼(DW)의 휨(warpage) 현상이 개선될 수 있다.
이하, 상술한 더미 웨이퍼들(DW)을 이용한 기판 처리 방법에 대해 설명한다.
도 12는 본 발명의 실시예들에 따른 더미 웨이퍼들(DW)을 이용한 기판 처리 방법을 설명하기 위한 순서도이다. 본 예에서, 더미 웨이퍼들(DW)을 이용한 기판 처리 방법은 도 1의 퍼니스형 반도체 설비(1)에서 수행되는 것으로 설명할 것이나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
도 1, 도 2 및 도 12를 참조하면, 더미 웨이퍼들(DW)을 이용한 기판 처리 방법은 제품 웨이퍼(PW)를 퍼니스형 반도체 설비(1)에 로딩시키는 것(S10), 더미 웨이퍼(DW)를 퍼니스형 반도체 설비(1)에 로딩시키는 것(S20), 및 기판 처리 공정을 수행하는 것(S30)을 포함할 수 있다.
상세하게, 제품 웨이퍼(PW)는 소정의 반도체 제조 공정이 수행된 웨이퍼일 수 있다. 더미 웨이퍼(DW)는 상술한 개구부들(110)을 포함하는 절연성 기판(100)일 수 있다. 일 예로, 더미 웨이퍼(DW)는 적어도 제품 웨이퍼(PW)의 표면적의 80%의 표면적을 가질 수 있다. 제품 웨이퍼(PW) 및 더미 웨이퍼(DW)는 보트(40)에 적재될 수 있다. 즉, 더미 웨이퍼(DW)는 복수 개로 제공되어 보트(40)의 상부 및 하부에 적재될 수 있으며, 제품 웨이퍼(PW)는 더미 웨이퍼들(DW) 사이에 적재될 수 있다. 제품 웨이퍼(PW)는 복수 개로 제공될 수 있다. 웨이퍼들(PW, DW)이 적재된 보트(40)는 공정 챔버(50)의 내부 튜브(12) 내로 이동할 수 있다. 이 후, 플랜지(20) 하부에 마련된 개폐 부재(80)가 플랜지(20)의 하부를 폐쇄하여, 공정 챔버(50)의 내부가 밀폐될 수 있다. 이로써, 단계 10 및 단계 20이 완성된다.
이어서, 웨이퍼들(PW, DW) 상에 기판 처리 공정이 수행될 수 있다(S30). 기판 처리 공정은 일 예로, 박막 형성을 위한 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD)일 수 있다. 구체적으로, 공정 챔버(50)내에 박막 형성을 위한 공정 가스가 공급될 수 있다. 공정 가스는 분사 노즐(70)을 통해 내부 튜브(12)의 내측으로 유입되어 웨이퍼들(PW, DW) 상으로 분사될 수 있다. 분사된 공정 가스는 웨이퍼들(PW, DW)의 표면에 결합되어 박막으로 형성될 수 있다. 본 발명의 실시예들에 따르면, 더미 웨이퍼들(DW)이 제품 웨이퍼들(PW)과 동일하거나 그에 비슷한 표면적을 갖는 패턴 구조들(즉, 개구부들(110))을 포함함으로써, 보트(40)에 적재되는 제품 웨이퍼들(PW)의 수직적 위치에 따른 박막의 두께의 편차가 완화될 수 있다. 즉, 제품 웨이퍼들(PW)의 두께 균일성이 향상될 수 있다. 더하여, 더미 웨이퍼들(DW)이 보트(40) 및/또는 공정 튜브(10)를 이루는 물질과 동일한 석영으로 형성됨에 따라, 공정 수행시 공정 챔버(50) 내의 분위기를 안정적으로 유지할 수 있다. 본 예에서, 기판 처리 공정이 박막을 형성하는 저압 화학 기상 증착 공정으로 설명되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 본 발명의 실시예들에 따른 더미 웨이퍼들(DW)을 이용하는 기판 처리 공정은 산화 공정 또는 열처리 공정을 포함할 수 있다.
한편, 본 발명의 실시예들에 따르면, 더미 웨이퍼(DW)의 재사용을 위한 세정 공정은, 별도의 세정 설비를 이용하지 않고 퍼니스형 반도체 설비(1)를 이용하여 수행될 수 있다. 상세하게, 퍼니스형 반도체 설비(1)에서 박막 형성 공정이 수행되면, 박막 형성 공정에 의해 생성되는 반응 생성물 또는 반응 부생성물이 웨이퍼들(PW, DW) 상에 뿐만 아니라 공정 챔버(50)의 내부 표면(예를 들어, 내부 튜브(12)의 내벽 및 외벽, 외부 튜브(14)의 내벽, 및 플랜지(20)의 내벽 등)에도 퇴적(부착)되어 부착물이 형성될 수 있다. 박막 형성 공정이 복수 회 수행되면, 공정 챔버(50)의 내부 표면에 형성되는 부착물의 증대와 함께, 부착물이 박리되어 파티클이 발생될 수 있다. 따라서, 박막 형성 공정을 소정 횟수 수행한 후, 공정 챔버(50)의 내부 표면에 부착된 부착물을 제거하기 위한 챔버 세정 공정이 수행될 수 있다. 본 발명의 실시예들에 따른 더미 웨이퍼(DW)가 보트(40) 및/또는 공정 튜브(10)를 이루는 물질과 동일한 석영으로 형성됨에 따라, 더미 웨이퍼(DW)의 세정 공정은 상술한 챔버 세정 공정의 수행 시 더미 웨이퍼(DW)를 공정 챔버(50)에 로딩시킴으로써 수행될 수 있다. 챔버 세정 공정을 위해 공정 챔버(50) 내에 주입된 세정 가스는 더미 웨이퍼(DW) 상에 형성된 박막들도 제거할 수 있다. 결론적으로, 더미 웨이퍼(DW)의 재사용을 위한 세정 공정을 퍼니스형 반도체 설비(1)의 챔버 세정 공정 수행과 인 시튜로 수행함에 따라, 더미 웨이퍼(DW)의 세정 공정의 비용(즉, 유지/관리 비용)을 절감할 수 있을 뿐만 아니라 다른 세정 설비들의 가동율을 높힘으로써 반도체 제조 공장(Fab)의 생산성이 향상될 수 있다.
이하, 본 발명의 실시예들에 따른 더미 웨이퍼들을 이용한 반도체 소자의 제조 방법에 대해 설명한다.
도 13 내지 도 17은 본 발명의 실시예들에 따른 더미 웨이퍼들을 이용한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13을 참조하면, 박막 구조체(TS)가 반도체 기판(200) 상에 형성될 수 있다. 박막 구조체(TS)는 교대로 그리고 반복적으로 적층된 희생막들(HL) 및 절연막들(ILD)을 포함할 수 있다. 희생막들(HL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 실시예에 따르면, 희생막들(HL) 및 절연막들(ILD)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다. 일 실시예에 있어서, 희생막들(HL)은 동일한 두께를 가지도록 형성될 수 있다. 그러나, 다른 실시예에 따르면, 희생막들(HL) 중 최하부 및 최상부의 희생막들(HL)은 그것들 사이에 위치한 희생막들(HL)에 비해 두껍게 형성될 수 있다. 절연막들(ILD)은 동일한 두께를 가지거나, 절연막들(ILD) 중 일부(일 예로, 최상부의 절연막)는 두께가 다를 수도 있다.
일 실시예에 따르면, 희생막들(HL) 및 절연막들(ILD)은 절연 물질로 형성되되, 서로 다른 식각 선택성을 가질 수 있다. 예를 들어, 희생막들(HL)은 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 절연막들(ILD)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 희생막들(HL)과 다른 물질일 수 있다. 일 예로, 희생막들(HL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다. 한편, 다른 실시예에 따르면, 희생막들(HL)은 도전 물질로 형성되고, 절연막들(ILD)은 절연 물질로 형성될 수도 있다. 이에 더하여, 반도체 기판(200)과 박막 구조체(TS) 사이에 하부 절연막(105)이 형성될 수 있다. 일례로, 하부 절연막(105)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 이와 달리, 하부 절연막(105)은 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다. 하부 절연막(105)은 그 위에 형성되는 희생막들(HL) 및 절연막들(ILD)보다 얇은 두께를 가질 수 있다. 일 실시예에 따르면, 하부 절연막(105)은 본 발명의 실시예들에 따른 더미 웨이퍼들(DW)을 이용한 기판 처리 공정을 수행하여 형성된 것일 수 있다.
이어서, 박막 구조체(TS)을 관통하여 반도체 기판(200)을 노출하는 복수의 채널 홀들(CH)이 형성될 수 있다. 채널 홀들(CH)은, 평면적 관점에서, 2차원적으로 배열될 수 있다. 즉, 복수 개의 채널 홀들(CH)은 제1 방향(D1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 배열되어 복수의 행과 열을 이룰 수 있다. 채널 홀들(CH)은 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 일 실시예에 따르면, 채널 홀들(CH)은 박막 구조체(TS) 상에 마스크 패턴들(미도시)을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하여 형성될 수 있다. 식각 공정 동안, 반도체 기판(200)의 상면이 과식각될 수 있다. 이에 따라, 반도체 기판(200)의 상면이 리세스될 수 있다.
도 15를 참조하면, 채널 홀들(CH) 내에 제1 반도체 패턴들(240) 및 제2 반도체 패턴들을(245) 포함하는 채널 구조체들(CS)이 형성될 수 있다.
구체적으로, 먼저, 채널 홀들(CH) 내에 수직 절연체들(230) 및 제1 반도체 패턴들(240)이 형성될 수 있다. 일 실시예에 따르면, 수직 절연체들(230) 및 제1 반도체 패턴들(240)은 채널 홀들(CH)의 내벽을 덮는 수직 절연막 및 제1 반도체막을 차례로 형성한 후, 반도체 기판(200)이 노출될 때까지 제1 반도체막 및 수직 절연막을 이방성 식각하여 형성될 수 있다. 이러한 수직 절연체들(230) 및 제1 반도체 패턴들(240)은 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 일 실시예에 있어서, 수직 절연막은 복수의 박막들로 형성될 수 있으며, 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다.
수직 절연막은, 플래시 메모리 장치의 메모리 요소로서 사용되는 전하 저장막을 포함할 수 있다. 일례로, 전하 저장막은 트랩 절연막 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 이와 달리, 수직 절연막은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
일 실시예에 따르면, 도시되지는 않았으나, 수직 절연막은 차례로 적층된 블로킹 절연막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 블로킹 절연막은 채널 홀들(CH)에 의해 노출된 희생막들(HL) 및 절연막들(ILD)의 측벽들과 반도체 기판(200)의 상면을 덮을 수 있다. 블로킹 절연막은 일례로, 실리콘 산화막 및/또는 알루미늄 산화막으로 형성될 수 있다. 전하 저장막은 트랩 절연막, 또는 도전성 나노 돗들을 포함하는 절연막을 포함할 수 있다. 일례로, 전하 저장막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막은 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일례로, 터널 절연막은 실리콘 산화막일 수 있다.
제1 반도체막은 수직 절연막 상에 형성될 수 있다. 일 실시예에 따르면, 제1 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다. 한편, 제1 반도체막 및 수직 절연막을 이방성 식각하는 동안 과식각(over-etch)의 결과로서, 반도체 기판(200)의 상면이 리세스될 수도 있다.
이어서, 채널 홀들(CH) 내에 제2 반도체 패턴들(245) 및 충전 절연 패턴들(250)이 형성될 수 있다. 일 실시예에 따르면, 제2 반도체 패턴들(245) 및 충전 절연 패턴들(250)은 채널 홀들(CH) 내에 제2 반도체막 및 충전 절연막을 차례로 형성한 후, 박막 구조체(TS)의 상면이 노출될 때까지 제2 반도체막 및 충전 절연막을 평탄화하여 형성될 수 있다. 제2 반도체막은 채널 홀들(CH)을 완전히 매립하지 않는 두께로, 채널 홀들(CH) 내에 콘포멀하게 형성될 수 있다. 이러한 제2 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)을 포함할 수 있다. 충전 절연막은 채널 홀들(CH)의 내부를 완전히 채우도록 형성될 수 있다. 일 예로, 충전 절연막은 에스오지(SOG) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 수직 절연막과 제1 및 제2 반도체막들은 본 발명의 실시예들에 따른 더미 웨이퍼들(DW)을 이용한 기판 처리 공정을 수행하여 형성된 것일 수 있다. 이 때, 더미 웨이퍼들(DW)의 패턴 구조들은 채널 홀들(CH)과 유사한 홀의 형태를 갖는 복수의 개구부들(110)을 포함할 수 있다. 이에 따라, 채널 홀들(CH)이 형성된 반도체 기판(200)의 표면적과 유사한 표면적을 갖는 더미 웨이퍼들(DW)은 형성하는 것이 용이할 수 있다.
다음으로, 제1 반도체 패턴들(240) 및 제2 반도체 패턴들(245)에 접속되는 도전 패드들(260)이 형성될 수 있다. 도전 패드들(260)은 제1 반도체 패턴들(240) 및 제2 반도체 패턴들(245)의 상부 영역을 리세스한 후, 리세스된 영역 내에 도전 물질을 채워서 형성될 수 있다. 또한, 도전 패드들(260)은 이들의 아래에 위치하는 제1 반도체 패턴들(240) 및 제2 반도체 패턴들(245)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다. 한편, 도시된 바와 달리, 도전 패드들은 후술할 소자 분리 패턴(290, 도 17 참조)의 형성 후에, 형성될 수도 있다.
도 16을 참조하면, 박막 구조체(TS)을 패터닝하여 반도체 기판(200)을 노출시키는 소자 분리 트렌치들(T)이 형성될 수 있다. 소자 분리 트렌치들(T)은 채널 홀들(CH)의 일 측에 형성될 수 있다.
소자 분리 트렌치들(T)은, 박막 구조체(TS) 상에 마스크 패턴들(미도시)을 형성한 후, 이를 식각 마스크로 하는 식각 공정을 수행하여 형성될 수 있다. 이러한 소자 분리 트렌치들(T)은 희생막들(HL) 및 절연막들(ILD)의 측벽들을 노출시키도록 형성될 수 있다. 평면적 관점에서, 소자 분리 트렌치들(T)은 제1 방향(D1)으로 연장된 라인 형태 일 수 있으며, 수직적 깊이에 있어서, 소자 분리 트렌치들(T)은 반도체 기판(200)의 상면을 노출시키도록 형성될 수 있다. 또한, 소자 분리 트렌치들(T)은 이방성 식각 공정에 의해 반도체 기판(200)으로부터의 거리에 따라 다른 폭을 가질 수 있다.
도 17을 참조하면, 희생막들(HL)이 게이트 전극들(EL)로 교체될 수 있다. 즉, 소자 분리 트렌치들(T)에 의하여 노출된 희생막들(HL)이 선택적으로 제거되어 형성된 리세스 영역들 내에 게이트 전극들(EL)이 형성될 수 있다. 리세스 영역들은 소자 분리 트렌치들(T)로부터 수평적으로 연장되어 형성되는 갭 영역으로 정의될 수 있다. 이러한 리세스 영역들은, 절연막들(ILD) 사이에 형성되어 수직 절연체들(230)의 측벽을 노출시킬 수 있다. 일 실시예에 있어서, 게이트 전극들(EL)의 형성 전에, 리세스 영역들의 일부를 채우는 수평 절연체들(270)이 형성될 수 있다. 수평 절연체들(270)은 리세스 영역들의 내벽을 덮도록 형성될 수 있다.
일 실시예에 따르면, 수평 절연체들(270) 및 게이트 전극들(EL)을 형성하는 것은, 리세스 영역들을 차례로 채우는 수평막 및 게이트막(예를 들어, 금속막)을 차례로 형성한 후, 소자 분리 트렌치들(T) 내에서 수평막 및 게이트막을 제거하는 것을 포함할 수 있다. 수평 절연체들(270)은, 수직 절연체들(230)과 유사하게, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 수평 절연체들(270)은 전하트랩형 비휘발성 메모리 트랜지스터의 블로킹 유전막을 포함할 수 있다. 일 실시예에 따르면, 수평막은 본 발명의 실시예들에 따른 더미 웨이퍼들(DW)을 이용한 기판 처리 공정을 수행하여 형성된 것일 수 있다. 이 때, 더미 웨이퍼들(DW)의 패턴 구조들은 소자 분리 트렌치들(T)고 유사한 트렌치의 형태를 갖는 복수의 개구부들(110)을 포함할 수 있다. 이에 따라, 소자 분리 트렌치들(T)이 형성된 반도체 기판(200)의 표면적과 유사한 표면적을 갖는 더미 웨이퍼들(DW)을 형성하는 것이 용이할 수 있다.
게이트 전극들(EL)이 형성된 후, 반도체 기판(200)에 공통 소스 영역들(280)이 형성될 수 있다. 공통 소스 영역들(280)은 이온 주입 공정을 통해 형성될 수 있고, 소자 분리 트렌치들(T)에 의해 노출된 반도체 기판(200) 내에 형성될 수 있다. 이 후, 공통 소스 영역들(280) 상에 소자 분리 트렌치들(T)을 채우는 소자 분리 패턴(290)이 형성될 수 있다. 소자 분리 패턴(290)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중의 적어도 하나로 형성될 수 있다.
이어서, 도전 패드들(260)에 접속되는 콘택 플러그들(BLCP) 및 콘택 플러그들(BLCP)에 연결되는 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 콘택 플러그들(BLCP)을 통해 제1 반도체 패턴들(240) 및 제2 반도체 패턴들(245)에 전기적으로 연결될 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따른 더미 웨이퍼들을 이용하는 박막 형성 방법을 통하여 형성된 반도체 소자의 박막들은, 그 두께의 균일성이 향상될 수 있다. 이에 따라, 반도체 소자의 신뢰성이 향상될 수 있다. 본 실시예에서, 본 발명의 실시예들에 따른 더미 웨이퍼들을 이용한 반도체 소자의 제조 방법을 3차원 비휘발성 메모리 소자를 예로 들어 설명하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 본 발명의 실시예들에 따른 더미 웨이퍼들은 DRMA과 같은 다른 반도체 메모리 소자뿐만 아니라, 로직 소자와 같은 비메모리 소자의 제조 방법에도 이용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 서로 대향하는 제1 면 제2 면을 갖는 절연성 기판; 및
    상기 제1 면으로부터 상기 제2 면을 향하여 상기 절연성 기판의 적어도 일부를 관통하는 복수 개의 개구부들을 포함하고,
    상기 제1 및 제2 면들과, 상기 복수 개의 개구부들 각각의 내면에는 돌기들이 형성된 더미 웨이퍼.
  2. 제 1 항에 있어서,
    상기 돌기들은 아일랜드 형태로 불규칙적으로 배치되는 더미 웨이퍼.
  3. 제 1 항에 있어서,
    상기 복수 개의 개구부들은 홀 형태를 갖는 더미 웨이퍼.
  4. 제 3 항에 있어서,
    상기 복수 개의 개구부들은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되어 복수 개의 행과 열을 이루는 더미 웨이퍼.
  5. 제 4 항에 있어서,
    상기 제2 방향으로 열을 이루는 제1 열의 개구부들과 이에 인접한 제2 열의 개구부들은 상기 제2 방향을 따라 지그재그 형태로 배열되는 더미 웨이퍼.
  6. 제 3 항에 있어서,
    상기 복수 개의 개구부들의 직경은 0.3 내지 1mm 인 더미 웨이퍼.
  7. 제 3 항에 있어서,
    상기 복수 개의 개구부들은 상기 제1 면과 상기 제2 면을 연결하는 오픈 홀 형태인 더미 웨이퍼.
  8. 제 1 항에 있어서,
    상기 복수 개의 개구부들은 트렌치 형태를 갖는 더미 웨이퍼.
  9. 제 8 항에 있어서,
    상기 복수 개의 개구부들은 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는 더미 웨이퍼.
  10. 제 8 항에 있어서,
    상기 복수 개의 개구부들은,
    제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는 제1 개구부들; 및
    상기 제2 방향으로 연장되고, 상기 제1 방향을 따라 배치되는 제2 개구부들을 포함하되,
    상기 제1 개구부들과 상기 제2 개구부들은 서로 교차하는 더이 웨이퍼.
  11. 제 8 항에 있어서,
    상기 복수 개의 개구부들의 폭은 0.3 내지 5mm이고,
    상기 복수 개의 개구부들의 깊이는 0.3 mm 이상이고, 상기 절연성 기판의 두께의 1/2 이하인 더미 웨이퍼.
  12. 제 11 항에 있어서,
    상기 절연성 기판의 상기 두께는 1 내지 5 mm 인 더미 웨이퍼.
  13. 제 1 항에 있어서,
    상기 절연성 기판은 석영을 포함하는 더미 웨이퍼.
  14. 공정이 수행되는 공간을 제공하며, 공정 수행시 가열 부재에 의해 공정 온도로 가열되는 공정 챔버 내에 웨이퍼들을 로딩시키는 것; 및
    상기 공정 챔버 내에 공정 가스를 공급하여 상기 웨이퍼들 상에 박막을 형성하는 것을 포함하되,
    상기 웨이퍼들은 선행 공정이 수행된 적어도 하나의 제품 웨이퍼, 및 복수 개의 더미 웨이퍼들을 포함하되, 상기 복수 개의 더미 웨이퍼들의 각각은,
    서로 대향하는 제1 면 제2 면을 갖는 절연성 기판; 및
    상기 제1면으로부터 상기 제2 면을 향하여 상기 절연성 기판의 적어도 일부를 관통하는 복수 개의 개구부들을 포함하되,
    상기 제1 및 제2 면들과, 상기 복수 개의 개구부들 각각의 내면에는 돌기들이 형성되고,
    상기 적어도 하나의 제품 웨이퍼 및 상기 복수 개의 더미 웨이퍼들은 공정 수행 시 상기 공정 챔버 내에 위치하는 보트 내에 적층되도록 배치되는 박막 형성 방법.
  15. 제 14 항에 있어서,
    상기 복수 개의 더미 웨이퍼들 중 일부는 상기 보트의 상부에 배치되고, 다른 일부는 상기 보트의 하부에 배치되되,
    상기 적어도 하나의 제품 웨이퍼는 상기 보트의 상기 상부와 상기 하부 사이에 배치되는 박막 형성 방법.
  16. 제 15 항에 있어서,
    상기 공정 가스는 상기 보트를 따라 상하 방향으로 수직하게 연장되는 분사 노즐로부터 분사되는 박막 형성 방법.
  17. 제 16 항에 있어서,
    상기 박막 형성 공정의 수행 후, 미반응 공정 가스 또는 부산물 가스는 상기 공정 챔버의 일측에 형성된 배기 포트를 통해 배기되되, 상기 배기 포트는 상기 보트의 상기 하부와 인접한 박막 형성 방법.
  18. 제 14 항에 있어서,
    일 단면의 관점에서, 상기 돌기들은 돌기 산들 및 돌기 골들을 포함하되,
    상기 돌기 산들의 높이 또는 서로 인접한 상기 돌기 산들 사이의 간격은 불규칙한 박막 형성 방법.
  19. 제 14 항에 있어서,
    상기 복수 개의 개구부들은 홀 형태를 갖는 박막 형성 방법.
  20. 제 14 항에 있어서,
    상기 복수 개의 개구부들은 트렌치 형태를 갖는 박막 형성 방법.
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