KR20060038304A - 더미 웨이퍼를 사용한 증착 보트 - Google Patents

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Abstract

본 발명은 더미 웨이퍼를 사용한 증착 보트에 관한 것으로서, 특히 보트의 상판 부재 및 하판 부재 사이의 로드에 일정 간격을 갖는 슬롯마다 다수개의 웨이퍼가 적재되어 있고, 다수개의 웨이퍼가 적재된 슬롯 사이의 임의의 슬롯마다 웨이퍼의 중앙 부분이 비어 있으며 가장 자리만 있는 더미 웨이퍼가 적재되어 있다. 따라서 본 발명은 증착 보트에 추가 적재된 더미 웨이퍼의 중앙 빈 공간을 통해서 제조 공정용 웨이퍼의 중앙에 증착 가스의 공급이 쉬어지기 때문에 웨이퍼 중앙으로 공급되는 박막 증착 가스의 속도를 향상시켜 웨이퍼 전체에 균일한 박막 두께를 확보할 수 있다.
증착 보트, 균일한 박막 두께, 더미 웨이퍼

Description

더미 웨이퍼를 사용한 증착 보트{Deposition boat by using dummy wafer}
도 1은 종래 기술에 의한 반도체 소자의 박막 증착용 보트를 나타낸 도면,
도 2는 본 발명에 따른 더미 웨이퍼를 사용한 반도체 소자의 박막 증착용 보트를 나타낸 도면.
-- 도면의 주요 부분에 대한 부호의 설명 --
110 : 보트의 상판 부재 120 : 보트의 하판 부재
130 : 로드 140 : 슬롯
150 : 제조 공정용 웨이퍼 160 : 더미 웨이퍼
본 발명은 반도체 소자의 증착 공정 시 웨이퍼가 탑재된 보트에 관한 것으로서, 특히 반도체 소자의 증착을 위한 웨이퍼 표면의 균일도를 향상시킬 수 있는 더미 웨이퍼를 사용한 증착 보트에 관한 것이다.
일반적으로 반도체 소자는 웨이퍼 위에 폴리 실리콘, 산화막, 금속 등의 여러 박막을 증착하고 사진 및 식각 공정으로 이를 패터닝하며 웨이퍼에 이온 주입 등의 제조 공정에 의해서 형성된다. 그런데, 증착 공정은 웨이퍼상에 화학기상증착 공정을 이용하거나 스퍼터링 등의 물리기상증착 공정으로 일정 두께의 박막을 형성하는 공정인데, 주로 수평 또는 수직의 증착로 내부에 다수의 웨이퍼가 적재된 보트가 로딩되어 증착 공정이 진행된다.
도 1은 종래 기술에 의한 반도체 소자의 박막 증착용 보트를 나타낸 도면이다.
도 1을 참조하면, 반도체 소자의 박막 증착 공정을 위하여 다수개의 웨이퍼(50)를 적재한 보트는 상판 및 하판 부재(10, 20) 사이에 다수개의 로드(load)(30)가 개재되어 있으며 이 로드(30)에는 일정 간격을 갖으며 웨이퍼(50) 가장자리가 끼워지는 다수개의 슬롯(slot)(40)이 형성되어 있다.
이와 같은 증착 보트는 슬롯(40)마다 웨이퍼(50)가 적재될 경우 증착로의 가스 주입량, 압력 등의 공정 조건에 의해 박막 증착 속도가 달라져 웨이퍼(50)에서 박막 균일도 차이가 발생한다. 즉, 웨이퍼(50) 가장자리부터 소모되는 증착 가스가 웨이퍼(50) 중앙으로 가면서 그 농도가 줄어들기 때문에 웨이퍼(50) 가장 자리에 증착되는 박막 두께는 두껍고 웨이퍼 중앙의 박막 두께는 얇아져 전체 박막의 두께가 불균일하게 증착되는 문제점이 있었다.
반도체 소자의 제조 공정시 웨이퍼에 증착되는 박막의 두께가 불균일할 경우 반도체 소자의 특성을 저하시키게 된다. 예를 들어, 게이트 전극의 스페이서 물질 로 사용되는 TEOS 박막의 경우 웨이퍼 전체의 균일도가 다르게 증착될 경우 PMOS 트랜지스터의 문턱 전압이 현저한 차이를 보이는 등 반도체 소자의 특성 저하에 큰 영향을 미친다.
따라서, 상술한 바와 같이 증착로에 사용되는 다수개의 웨이퍼를 적재한 보트를 로딩하여 웨이퍼에 박막을 증착하는 종래 제조 공정은 균일한 박막을 증착하기 어려웠다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 증착로에 로딩되는 보트의 슬롯 중간마다 웨이퍼 중앙 부분이 비어 있으며 가장 자리만 있는 도너츠 형태의 더미 웨이퍼를 추가 함으로써 박막 증착 공정시 제조 공정용 웨이퍼 중심으로 증착 가스의 공급을 향상시켜 균일한 박막 두께를 확보할 수 있는 더미 웨이퍼를 사용한 증착 보트를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 박막 증착용 보트에 있어서, 보트의 상판 부재 및 하판 부재 사이의 로드에 일정 간격을 갖는 슬롯마다 다수개의 웨이퍼가 적재되어 있고, 다수개의 웨이퍼가 적재된 슬롯 사이의 임의의 슬롯마다 웨이퍼의 중앙 부분이 비어 있으며 가장 자리만 있는 더미 웨이퍼가 적재되어 있는 것을 특징으로 한다.
본 발명에 따르면, 반도체 소자의 박막 증착로에 로딩되는 증착용 보트의 슬롯에 적재된 웨이퍼 사이의 슬롯마다 웨이퍼 중앙 부분이 비어 있으며 가장 자리만 있는 도너츠 형태의 더미 웨이퍼를 추가 적재함으로써 추가 적재된 더미 웨이퍼의 중앙 빈 공간을 통해서 제조 공정용 웨이퍼의 중앙에 증착 가스의 공급이 쉬어지기 때문에 웨이퍼 중앙으로 공급되는 박막 증착 가스의 속도를 향상시켜 웨이퍼 전체에 균일한 박막 두께를 확보할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 더미 웨이퍼를 사용한 반도체 소자의 박막 증착용 보트를 나타낸 도면이다.
도 2를 참조하면, 반도체 소자의 박막 증착 공정을 위하여 증착로에 로딩되며 다수개의 웨이퍼(150) 및 더미 웨이퍼(160)를 적재한 보트는 상판 및 하판 부재(110, 120) 사이에 다수개의 로드(130)가 개재되어 있으며 이 로드(130)에는 일정 간격, 예를 들어 5㎜∼6.5㎜을 갖으며 웨이퍼(150) 및 더미 웨이퍼(160) 가장자리가 끼워지는 다수개의 슬롯(140)이 형성되어 있다.
그리고 본 발명이 적용된 보트에는 다수개의 슬롯(140)마다 박막 증착을 위한 제조 공정용 웨이퍼(150)가 적재되는데, 이들 웨이퍼(150)가 적재된 슬롯(140) 사이의 임의의 슬롯마다 상기 웨이퍼(150) 대신에 더미 웨이퍼(160)가 적재된다. 예를 들어, 다수개의 슬롯(140)에 웨이퍼(150)와 더미 웨이퍼(160)가 교대로 적재 될 수 있거나, 다수개의 웨이퍼(150) 사이의 중간마다 더미 웨이퍼(160)가 적재될 수도 있다. 이때 제조 공정용 웨이퍼(150)는 실리콘(Si) 기판으로 이루어지며 더미 웨이퍼(160)는 SiC 기판으로 이루어진다.
또한 본 발명의 보트에 적재된 더미 웨이퍼(160)는 웨이퍼의 중앙 부분(170)이 비어 있으며 가장 자리만 웨이퍼가 있는 도너츠 형태의 구조로 이루어진다. 이때, 더미 웨이퍼(160)에서 웨이퍼 중앙이 비어 있는 부분(170)은 원형, 또는 다각형(예컨대 사각형, 오각형 등) 형태를 갖는다. 그리고 더미 웨이퍼(160)에서 웨이퍼 중앙이 비어 있는 부분(170)의 지름은 50㎜∼150㎜이다.
상기와 같이 제조 공정용 웨이퍼(150) 및 더미 웨이퍼(160)를 적재한 증착용 보트를 증착로에 로딩한 후에 반도체 소자의 박막으로서, TEOS 증착 공정을 진행하게 된다. 이때, 증착로에 TEOS 박막 두께가 90Å∼3000Å정도 되도록 TEOS 또는 TEOS/O2 가스를 설정된 가스 주입량으로 공급하고, 공정 압력을 300Torr∼1000Torr로 하며 그 공정 온도를 650℃∼700℃로 증착 공정을 진행한다.
이에 따라, 본 발명에 따른 증착 보트의 슬릿(140)에 적재된 제조 공정용 웨이퍼(150) 및 더미 웨이퍼(160)에 TEOS 또는 TEOS/O2의 증착 가스에 의해 TEOS 박막이 증착된다. 그런데, 제조 공정용 웨이퍼(150) 및 더미 웨이퍼(160)의 가장자리 뿐만 아니라 상기 웨이퍼(150)의 중앙 부분에도 더미 웨이퍼(160)의 중앙이 비어 있는 부분(170)에 의해 TEOS 또는 TEOS/O2의 증착 가스가 충분히 공급되기 때문에 제조 공정용 웨이퍼(150) 전체 표면에 TEOS 박막을 균일하게 증착할 수 있다. 즉, 종래에는 슬롯에 적재된 웨이퍼 가장자리부터 소모되는 증착 가스가 웨이퍼 중 앙으로 가면서 그 농도가 줄어들기 때문에 웨이퍼 가장 자리와 중앙 부분에 증착되는 박막 두께가 불균일하게 되었으나, 본 발명에서는 제조 공정용 웨이퍼 사이에 있는 더미 웨이퍼에 의해 웨이퍼 가장자리뿐만 아니라 웨이퍼 중앙 부분에도 증착 가스가 충분히 공급되기 때문에 웨이퍼 중앙으로 공급되는 박막 증착 가스의 속도를 향상시켜 웨이퍼 전체에 균일하게 박막을 증착할 수 있다.
한편, 본 발명은 박막을 TEOS로 예를 들어 설명하였지만, 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
상술한 바와 같이, 본 발명은 반도체 소자의 박막 증착로에 로딩되는 증착용 보트의 슬롯에 적재된 웨이퍼 사이의 슬롯마다 웨이퍼 중앙 부분이 비어 있으며 가장 자리만 있는 도너츠 형태의 더미 웨이퍼를 추가 적재함으로써 추가 적재된 더미 웨이퍼의 중앙 빈 공간을 통해서 제조 공정용 웨이퍼의 중앙에 증착 가스의 공급이 쉬어지기 때문에 웨이퍼 중앙으로 공급되는 박막 증착 가스의 속도를 향상시켜 웨이퍼 전체에 균일한 박막 두께를 확보할 수 있는 효과가 있다.

Claims (5)

  1. 반도체 소자의 박막 증착용 보트에 있어서,
    상기 보트의 상판 부재 및 하판 부재 사이의 로드에 일정 간격을 갖는 슬롯마다 다수개의 웨이퍼가 적재되어 있고,
    상기 다수개의 웨이퍼가 적재된 슬롯 사이의 임의의 슬롯마다 웨이퍼의 중앙 부분이 비어 있으며 가장 자리만 있는 더미 웨이퍼가 적재되어 있는 것을 특징으로 하는 더미 웨이퍼를 사용한 증착 보트.
  2. 제1항에 있어서,
    상기 더미 웨이퍼는 상기 웨이퍼 중앙이 비어 있는 부분이 원형, 또는 다각형인 것을 특징으로 하는 더미 웨이퍼를 사용한 증착 보트.
  3. 제2항에 있어서,
    상기 웨이퍼 중앙이 비어 있는 부분의 지름은 50㎜∼150㎜인 것을 특징으로 하는 더미 웨이퍼를 사용한 증착 보트.
  4. 제1항에 있어서,
    상기 박막은 TEOS이며 그 증착 두께는 90Å∼3000Å인 것을 특징으로 하는 더미 웨이퍼를 사용한 증착 보트.
  5. 제4항에 있어서, 상기 박막의 증착 공정은 TEOS 또는 TEOS/O2 가스를 공급하며 공정 압력을 300Torr∼1000Torr로 하며 그 공정 온도를 650℃∼700℃로 하는 것을 특징으로 하는 더미 웨이퍼를 사용한 증착 보트.
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