KR100713933B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents

플래쉬 메모리 소자의 제조방법 Download PDF

Info

Publication number
KR100713933B1
KR100713933B1 KR1020060028526A KR20060028526A KR100713933B1 KR 100713933 B1 KR100713933 B1 KR 100713933B1 KR 1020060028526 A KR1020060028526 A KR 1020060028526A KR 20060028526 A KR20060028526 A KR 20060028526A KR 100713933 B1 KR100713933 B1 KR 100713933B1
Authority
KR
South Korea
Prior art keywords
insulating film
film
interlayer insulating
substrate
forming
Prior art date
Application number
KR1020060028526A
Other languages
English (en)
Inventor
안상태
신동선
송석표
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060028526A priority Critical patent/KR100713933B1/ko
Application granted granted Critical
Publication of KR100713933B1 publication Critical patent/KR100713933B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 플래쉬 메모리 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 콘택 형성 영역이 정의되며, 상기 콘택 형성 영역 양측에 터널 산화막, 플로팅 게이트, ONO막, 콘트롤 게이트 및 하드마스크막의 적층막으로 이루어진 수 개의 다중 게이트가 형성된 반도체기판을 제공하는 단계와, 상기 다중 게이트를 포함한 기판 전면 상에 식각방지막을 형성하는 단계와, 상기 다중 게이트들 사이 영역을 매립하도록 식각방지막이 형성된 기판 전면 상에 층간절연막을 형성하는 단계와, 상기 기판의 콘택 형성 영역 부분에 형성된 층간절연막을 선택적으로 제거하는 단계 및 상기 층간절연막이 제거되어 노출된 기판의 콘택 형성 영역을 포함한 층간절연막 상에 스페이서 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

플래쉬 메모리 소자의 제조방법{Method of manufacturing flash memory device}
도 1a는 종래의 다중 게이트가 형성된 낸드 플래쉬 메모리 소자의 단면도.
도 1b 및 도 1c는 종래의 문제점을 나타낸 도면.
도 2a 및 도 2b는 종래의 문제점을 나타낸 도면.
도 3a 및 도 3b는 종래의 문제점을 나타낸 도면.
도 4a 내지 도 4d는 본 발명의 실시예에 플래쉬 메모리 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10: 반도체기판 20: 터널 산화막
30: 플로팅 게이트 40: ONO막
50: 콘트롤 게이트 60: 하드마스크막
70: 다중 게이트 80: 식각방지막
90: 층간절연막 100: 스페이서 절연막
본 발명은 플래쉬(flash) 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는, 낸드(NAND) 플래쉬 메모리 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 도 1a에서와 같이, 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)가 적층 구조로 배치된 다중 게이트 구조를 갖는 낸드 플래쉬에서 셀은 16개 또는 32개 또는 64개... 단위로 직렬 연결되어 있으며, 상기 셀(cell)의 데이타를 제어하기 위하여 스트링(string) 양단에 각각 셀렉트 트랜지스터(select transistor; 1-1&1-4)가 병렬 연결되어 있고, 그 외곽 접합(junction; 1-2&1-5)은 각각 셀 소오스 라인(cell source line; 1-5)와 비트라인 콘택(bite line contact; 1-2)을 통하여 병렬 연결되어 있다.
여기서, 상기 비트라인에 연결된 셀렉트 트랜지스터를 드레인(drain) 셀렉트 트랜지스터라 하여 DSL(Drain Select Line; 1-1)에 게이트가 병렬 연결되어 있고, 소오스(source) 라인에 연결된 셀렉트 트랜지스터를 소오스 셀렉트 트랜지스터라 하여 SSL(Source Select Line; 1-4)에 게이트가 병렬 연결되어 있다.
도 1a에서 알 수 있듯이, 낸드 플래쉬 소자에서는 셀간 콘택이 없기에 셀 게이트간 스페이서(spacer)가 좁고 셀간 직렬 구조이므로 주변 셀의 상태(state)가 바뀌면 플로팅 게이트 캐패시턴스(floating gate capacitance)에 인해 해당 셀의 문턱전압(Vt) 변화가 일어난다.
이러한, 주변 캐패시턴스(capacitance)에 의해 플로팅 게이트(전하 저장 장소,floating gate)가 영향을 받는 정도를 커플링 비율(coupling ratio)로 표현하는데, 이처럼, 상기 커플링 비율이 증가할수록 문턱전압의 분포가 넓어지는 문제가 발생하며, 기록(program) 전압에 지수적으로 기록 속도가 연관되는 플래쉬 메모리의 동작 원리상 기록이 오래 걸리거나, 또는, 기록이 잘 되지 않는 문제점을 가지게 된다.
한편, 상기 캐패시턴스(capacitance) 성분은 셀 게이트간의 스페이서에 형성되는 층간절연막과 콘택이 형성되는 지역의 게이트 측벽, 즉, DSL 및 SSL가 형성되는 게이트 측벽의 층간절연막 성분에 따라 영향을 받는데, 도 1b에 나타낸 바와 같이, 셀 게이트간의 스페이서에 실리콘질화막으로 사용한 경우, 셀의 게이트 바이어스(bias[Vpass]) 증가에 따른 프로그램 문턱전압의 증가가 실리콘산화막 보다 큰것을 알 수 있다.
또한, 도 1c에 나타낸 바와 같이, 셀 게이트간의 스페이서에 실리콘질화막으로 사용한 경우, 캐패시티브 커플링(capacitive coupling) 중 상호 간섭 비율(interference coupling ratio)의 크기가 실리콘산화막 보다 큰것을 알 수 있다.
상기와 같은 문제점을 해결하기 위해, 셀 게이트간의 스페이서에 산화막으로 사용할 경우 콘택이 형성되는 주변 회도로 지역이나 셀 지역의 DSL 및 SSL가 형성되는 게이트 측벽에도 산화막이 형성되는데, 이는 콘택 식각시 식각 선택비가 없기 때문에 게이트와 콘택 사이에 오정렬(misaligned)이 발생하는 원인이 되어, 결과적으로 누설전류가 발생하게 된다.
도 2a는 종래의 공정에 따른 셀 게이트간의 스페이서에 산화막으로 형성된 모습이며, 도 2b는 종래의 공정에 따른 비트라인 콘택이 형성되는 게이트 측벽에 산화막이 형성된 모습이다.
한편, 도 3a는 종래의 공정에 따른 셀 게이트간의 스페이서에 질화막으로 형성된 모습이며, 도 3b는 종래의 공정에 따른 비트라인 콘택이 형성되는 게이트 측벽에 질화막이 형성된 모습이다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 간섭 커플링 비율을 감소시키며, 콘택의 오정렬에 기인한 누설전류를 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 콘택 형성 영역이 정의되며, 상기 콘택 형성 영역 양측에 터널 산화막, 플로팅 게이트, ONO막, 콘트롤 게이트 및 하드마스크막의 적층막으로 이루어진 수 개의 다중 게이트가 형성된 반도체기판을 제공하는 단계; 상기 다중 게이트를 포함한 기판 전면 상에 식각방지막을 형성하는 단계; 상기 다중 게이트들 사이 영역을 매립하도록 식각방지막이 형성된 기판 전면 상에 층간절연막을 형성하는 단계; 상기 기판의 콘택 형성 영역 부분에 형성된 층간절연막을 선택적으로 제거하는 단계; 및 상기 층간절연막이 제거되어 노출된 기판의 콘택 형성 영역을 포함한 층간절연막 상에 스페이서 절연막을 형성하는 단계;를 포함하는 플래쉬 메모리 소자의 제조방법을 제공한다.
여기서, 상기 수 개의 다중 게이트가 형성된 반도체기판을 제공하는 단계 후, 그리고, 상기 다중 게이트를 포함한 기판 전면 상에 식각방지막을 형성하는 단계 전, 상기 다중 게이트가 형성된 기판 전면 상에 열산화막을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 열산화막은 퍼니스에서 600∼1000℃ 온도로 수행하거나 또는 급속 열처리로 수행하는 것을 특징으로 한다.
상기 수 개의 다중 게이트가 형성된 반도체기판을 제공하는 단계 후, 그리고, 상기 다중 게이트를 포함한 기판 전면 상에 식각방지막을 형성하는 단계 전, 상기 다중 게이트가 형성된 기판 전면 상에 라이너 산화막을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 라이너 산화막은 ALD 방식 또는 LPCVD 방식으로 수행하는 것을 특징으로 한다.
상기 식각방지막은 질화막, 카바이드막 및 보론 질화막으로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성하는 것을 특징으로 한다.
상기 식각방지막은 30∼300Å 두께로 형성하는 것을 특징으로 한다.
상기 다중 게이트들 사이 영역을 매립하도록 식각방지막이 형성된 기판 전면 상에 층간절연막을 형성하는 단계는, 상기 다중 게이트들 사이 영역을 매립하도록 식각방지막이 형성된 기판 전면 상에 층간절연막을 증착하는 단계; 및 상기 층간절연막을 CMP하는 단계;로 구성되는 것을 특징으로 한다.
상기 층간절연막을 증착하는 단계는 SOD막 또는 LPCVD 방식에 따라 유동성 절연막으로 2000∼7000Å 두께로 수행하는 것을 특징으로 한다.
상기 유동성 절연막은 산화막인 것을 특징으로 한다.
상기 층간절연막을 CMP하는 단계는, 상기 하드마스크막이 노출될 때까지 수 행하는 것을 특징으로 한다.
상기 층간절연막을 CMP하는 단계는, 상기 층간절연막이 하드마스크막의 표면으로부터 400∼600Å 두께만큼 잔류되도록 수행하는 것을 특징으로 한다.
상기 다중 게이트들 사이 영역을 매립하도록 식각방지막이 형성된 기판 전면 상에 층간절연막을 증착하는 단계 후, 그리고, 상기 층간절연막을 CMP하는 단계 전, 상기 층간절연막에 열처리를 수행하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 열처리는 150∼650℃ 온도에서 25∼35초 동안 수행하는 것을 특징으로 한다.
상기 층간절연막은 SOD막으로 300∼3000Å 두께로 형성하는 것을 특징으로 한다.
상기 층간절연막은 LPCVD 방식에 따라 유동성 절연막으로 형성하는 것을 특징으로 한다.
상기 유동성 절연막은 산화막인 것을 특징으로 한다.
상기 유동성 절연막은 SiHx(CH3)y[x+y=4]의 소오스 가스와 H2O2의 반응 가스를 사용하여 형성하는 것을 특징으로 한다.
상기 층간절연막은 퍼니스에서 500∼1000℃의 온도로 실란, DCS 및 TEOS 가스로 구성된 그룹으로부터 선택되는 어느 하나의 가스와 N20, O2 및 O3 가스로 구성된 그룹으로부터 선택되는 어느 하나의 가스가 혼합된 가스를 사용하여 300∼3000Å 두께로 형성하는 것을 특징으로 한다.
상기 다중 게이트들 사이 영역을 매립하도록 식각방지막이 형성된 기판 전면 상에 층간절연막을 형성하는 단계 후, 그리고, 상기 기판의 콘택 형성 영역 부분에 형성된 층간절연막을 선택적으로 제거하는 단계 전, 상기 층간절연막에 열처리를 수행하는 단계;를 포함하는 것을 특징으로 한다.
상기 열처리는 150∼650℃ 온도에서 25∼35초 동안 수행하는 것을 특징으로 한다.
상기 층간절연막을 선택적으로 제거하는 단계는 순수와 HF 또는 BOE 용액의 비율이 5:1∼200:1인 혼합용액을 사용하여 습식식각으로 수행하는 것을 특징으로 한다.
상기 층간절연막을 선택적으로 제거하는 단계는 플루오린(F)원소가 들어간 화합물을 사용하여 플라즈마 방식으로 수행하는 것을 특징으로 한다.
상기 스페이서 절연막을 형성하는 단계는, 상기 층간절연막이 제거되어 노출된 기판의 콘택 형성 영역을 포함한 층간절연막 상에 스페이서 층간절연막 증착하는 단계 및 상기 스페이서 절연막이 기판의 콘택 형성 영역 양측에 형성된 다중 게이트 양측벽에 잔류되도록 식각하는 단계;로 구성되는 것을 특징으로 한다.
상기 스페이서 절연막은 질화막, 카바이드막 및 보론 질화막으로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 셀 게이트간의 스페이서에 산화막을 증착하고, 콘택이 형성되는 지역의 게이트 측벽에는 질화막을 증착한다.
이렇게 하면, 상기 셀 게이트간의 스페이서에는 산화막이 증착되어 이웃하는 게이트간의 상호간섭이 최소화가 되어 문턱전압이 증가하는 문제점을 해결할 수 있으며, 상기 기판 콘택이 형성되는 지역의 게이트 측벽은 질화막이 증착되어 후속 콘택플러그 형성시 게이트와의 오정렬이 발생하는 것을 방지할 수 있게되어, 소자의 누설전류를 최소화 할 수 있다.
자세하게, 도 4a 내지 도 4d는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 공정별 평면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 콘택 형성 영역이 정의되며, 상기 콘택 형성 영역 양측에 터널 산화막(20), 플로팅 게이트(floating gate; 30), ONO(Oxide Nitride Oxide)막(40), 콘트롤 게이트(control gate; 50) 및 하드마스크막(60)의 적층막으로 이루어진 수 개의 다중 게이트(70)가 형성된 반도체기판을 제공한다. 여기서, 상기 하드마스크막(60)은 단층 또는 여러층을 증착한다.
그런다음, 상기 다중 게이트(70)를 포함한 기판 전면을 퍼니스(furnace)에서 600∼1000℃ 온도로, 또는 급속 열처리(RTP, Rapid Thermal Process)로 수행하여 상기 다중 게이트를 포함한 기판 전면 상에 열산화막(thermal oxide; 미도시)을 형성한다.
한편, 상기 열산화막 대신에 ALD(Atomic Layer Deposition) 방식 또는 LPCVD (Low Pressure Chemical Vapor Deposition)방식으로 상기 다중 게이트를 포함한 기판 전면 상에 라이너(liner)산화막(미도시)을 형성한다.
다음으로, 상기 다중 게이트(70)를 포함한 기판 전면 상에 후속 식각 정지막 역할을 수행하는 식각방지막(80)을 30∼300Å 두께로 증착한다. 여기서, 상기 식각방지막은 질화막 또는 카바이드(carbide)막 또는 보론(boron) 질화막으로 증착한다.
도 4b를 참조하면, 상기 다중 게이트(80)들 사이 영역을 매립하도록 식각방지막(80)이 증착된 기판 전면 상에 층간절연막을 형성한다. 여기서, 상기 층간절연막(90)은 SOD막 또는 LPCVD 방식에 따라 산화막인 유동성 절연막으로 2000∼7000Å 두께로 증착한다. 여기서, 상기 기판 콘택 형성 영역 부분(B부분)은 상기 다중 게이트들 사이 영역(A부분) 보다 넓은 영역을 갖고 있으므로, 상기 층간절연막은 완전 매립되지 않는다.
그런다음, 후속 CMP(Chemical Mechanical Polishing) 공정시 균일하게 층간절연막을 제거하기 위해 상기 층간절연막(90)에 150∼650℃ 온도에서 25∼35초 동안 열처리를 수행한다.
다음으로, 상기 다중 게이트(70)의 상부막인 하드마스크막(60)이 노출될 때까지 상기 층간절연막(90)을 CMP하거나, 또는, 상기 층간절연막(90)이 하드마스크막(60)의 표면으로부터 400∼600Å 두께만큼 잔류되도록 CMP한다.
여기서, 본 발명은 상기 다중 게이트(70)들 사이 영역을, 즉, 셀 게이트간의 스페이서(A부분)에 SOD막 또는 유동성 절연막으로 매립함으로서, 이웃하는 게이트 들간의 상호 간섭(interference coupling ratio)을 최소화 할 수 있어 문턱전압의 증가를 방지할 수 있다. 따라서, 프로그램 스피드(program speed)가 증가하게 된다.
한편, 도시하지는 않았으나, 상기 층간절연막(90)을 CMP하지 않고 후속 공정을 진행해도 무관하다. 상기 층간절연막(90)을 CMP하지 않고 후속 공정을 진행하는 경우에는, 상기에 전술한 공정 조건과는 조금 다르다.
먼저, 상기 다중 게이트(70)들 사이 영역을 매립하도록 상기 층간절연막(90)을 형성한다. 여기서, 층간절연막(90)은 SOD막으로 300∼3000Å 두께로 증착하거나, 또는, SiHx(CH3)y[x+y=4]의 소오스 가스와 H2O2의 반응 가스를 사용하여 LPCVD 방식에 따라 유동성 절연막으로 증착한다. 또는, 상기 층간절연막(90)은 퍼니스에서 500∼1000℃의 온도로 실란 또는 DCS 또는 TEOS 가스 중에서 어느 하나의 가스와 N20 또는 O2 또는 O3 가스 중에서 어느 하나의 가스를 혼합하여 300∼3000Å 두께로 증착한다.
그런다음, 상기 층간절연막(90)에 150∼650℃ 온도에서 25∼35초 동안 열처리를 수행한다.
도 4c를 참조하면, 상기 층간절연막(90)이 형성된 기판 전면 상에 상기 기판의 콘택 형성 영역을 노출시키는 감광막패턴(미도시)을 형성한 후, 이를 식각마스크로 이용하여 순수와 HF 또는 BOE 용액의 비율이 5:1∼200:1인 혼합용액을 사용하거나, 또는 플루오린(F)원소가 들어간 화합물을 사용하여 플라즈마 방식으로 노출된 기판의 콘택 형성 영역 부분에 형성된 층간절연막을 선택적으로 제거한다.
여기서, 본 발명은 상기 기판의 콘택 형성 영역에 형성된 층간절연막 부분을 제거함으로서, 후속 콘택 형성 영역 부분에 콘택플러그 형성시 정렬 상태의 콘택플러그를 형성할 수 있는 잇점을 가져다 준다.
도 4d를 참조하면, 상기 층간절연막이 제거되어 노출된 기판의 콘택 형성 영역을 포함한 층간절연막(90) 상에 스페이서 절연막(100)을 두껍게 증착한다. 여기서, 상기 스페이서 절연막(100)은 질화막 또는 카바이드막 또는 보론 질화막으로 증착한다. 그런다음, 상기 스페이서 절연막(100)이 기판의 콘택 형성 영역 양측에 형성된 다중 게이트(70) 양측벽에 잔류되도록 식각한다. 이때, 상기 기판의 콘택 형성 영역 표면에 형성된 식각방지막도 제거된다.
여기서, 본 발명은 기판의 콘택 형성 영역 양측에 형성된 다중 게이트(70) 측벽에 질화막 재질의 스페이서 절연막(100)을 증착함으로서, 후속 기판의 콘택 형성 영역에 콘택플러그 형성시 게이트(70)와의 오정렬을 방지할 수 있어, 소자의 누설전류를 최소화할 수 있다. 아울러, 상기 질화막 재질의 스페이서 절연막(100)을 두껍게 증착함에 따라 콘택간의 간격이 줄어들게 되어 소자의 집적도가 향상하게 된다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 진행한 후, 이어서, 상기 스페이서 절연막이 형성된 기판의 콘택 형성 영역 내에 도전막을 매립하여 콘택플러그를 형성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 셀 게이트간의 스페이서에 SOD막 또는 산화막 재질의 유동성 절연막으로 매립함으로서, 이웃하는 게이트들간의 상호 간섭(interference coupling ratio)을 최소화 할 수 있어 문턱전압의 증가를 방지할 수 있다. 따라서, 프로그램 스피드(program speed)가 증가하게 된다.
또한, 본 발명은 콘택 형성 영역에서의 게이트 측벽에 질화막 재질의 층간절연막을 증착함으로서, 콘택플러그 형성시 오정렬을 방지할 수 있어, 소자의 누설전류를 최소화시킬 수 있다. 아울러, 상기 질화막 재질의 층간절연막을 두껍게 증착함에 따라 콘택간의 간격이 줄어들게 되어 소자의 집적도가 향상하게 된다.

Claims (25)

  1. 콘택 형성 영역이 정의되며, 상기 콘택 형성 영역 양측에 터널 산화막, 플로팅 게이트, ONO막, 콘트롤 게이트 및 하드마스크막의 적층막으로 이루어진 수 개의 다중 게이트가 형성된 반도체기판을 제공하는 단계;
    상기 다중 게이트를 포함한 기판 전면 상에 식각방지막을 형성하는 단계;
    상기 다중 게이트들 사이 영역을 매립하도록 식각방지막이 형성된 기판 전면 상에 층간절연막을 형성하는 단계;
    상기 기판의 콘택 형성 영역 부분에 형성된 층간절연막을 선택적으로 제거하는 단계; 및
    상기 층간절연막이 제거되어 노출된 기판의 콘택 형성 영역을 포함한 층간절연막 상에 스페이서 층간절연막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 수 개의 다중 게이트가 형성된 반도체기판을 제공하는 단계 후, 그리고, 상기 다중 게이트를 포함한 기판 전면 상에 식각방지막을 형성하는 단계 전,
    상기 다중 게이트가 형성된 기판 전면 상에 열산화막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 열산화막은 퍼니스에서 600∼1000℃ 온도로 수행하거나 또는 급속 열처리로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 수 개의 다중 게이트가 형성된 반도체기판을 제공하는 단계 후, 그리고, 상기 다중 게이트를 포함한 기판 전면 상에 식각방지막을 형성하는 단계 전,
    상기 다중 게이트가 형성된 기판 전면 상에 라이너 산화막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 라이너 산화막은 ALD 방식 또는 LPCVD 방식으로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 식각방지막은 질화막, 카바이드막 및 보론 질화막으로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 식각방지막은 30∼300Å 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 다중 게이트들 사이 영역을 매립하도록 식각방지막이 형성된 기판 전면 상에 층간절연막을 형성하는 단계는,
    상기 다중 게이트들 사이 영역을 매립하도록 식각방지막이 형성된 기판 전면 상에 층간절연막을 증착하는 단계; 및
    상기 층간절연막을 CMP하는 단계;로 구성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 층간절연막을 증착하는 단계는 SOD막 또는 LPCVD 방식에 따라 유동성 절연막으로 2000∼7000Å 두께로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 유동성 절연막은 산화막인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 층간절연막을 CMP하는 단계는, 상기 하드마스크막이 노출될 때까지 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  12. 제 8 항에 있어서,
    상기 층간절연막을 CMP하는 단계는, 상기 층간절연막이 하드마스크막의 표면으로부터 400∼600Å 두께만큼 잔류되도록 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  13. 제 8 항에 있어서,
    상기 다중 게이트들 사이 영역을 매립하도록 식각방지막이 형성된 기판 전면 상에 층간절연막을 증착하는 단계 후, 그리고, 상기 층간절연막을 CMP하는 단계 전,
    상기 층간절연막에 열처리를 수행하는 단계;를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 열처리는 150∼650℃ 온도에서 25∼35초 동안 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  15. 제 1 항에 있어서,
    상기 층간절연막은 SOD막으로 300∼3000Å 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  16. 제 1 항에 있어서,
    상기 층간절연막은 LPCVD 방식에 따라 유동성 절연막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 유동성 절연막은 산화막인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  18. 제 16 항에 있어서,
    상기 유동성 절연막은 SiHx(CH3)y[x+y=4]의 소오스 가스와 H2O2의 반응 가스를 사용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  19. 제 1 항에 있어서,
    상기 층간절연막은 퍼니스에서 500∼1000℃의 온도로 실란, DCS 및 TEOS 가스로 구성된 그룹으로부터 선택되는 어느 하나의 가스와 N20, O2 및 O3 가스로 구성된 그룹으로부터 선택되는 어느 하나의 가스가 혼합된 가스를 사용하여 300∼ 3000Å 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  20. 제 1 항에 있어서,
    상기 다중 게이트들 사이 영역을 매립하도록 식각방지막이 형성된 기판 전면 상에 층간절연막을 형성하는 단계 후, 그리고, 상기 기판의 콘택 형성 영역 부분에 형성된 층간절연막을 선택적으로 제거하는 단계 전,
    상기 층간절연막에 열처리를 수행하는 단계;를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 열처리는 150∼650℃ 온도에서 25∼35초 동안 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  22. 제 1 항에 있어서,
    상기 층간절연막을 선택적으로 제거하는 단계는 순수와 HF 또는 BOE 용액의 비율이 5:1∼200:1인 혼합용액을 사용하여 습식식각으로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  23. 제 1 항에 있어서,
    상기 층간절연막을 선택적으로 제거하는 단계는 플루오린(F)원소가 들어간 화합물을 사용하여 플라즈마 방식으로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  24. 제 1 항에 있어서,
    상기 스페이서 절연막을 형성하는 단계는,
    상기 층간절연막이 제거되어 노출된 기판의 콘택 형성 영역을 포함한 층간절연막 상에 스페이서 층간절연막 증착하는 단계; 및
    상기 스페이서 절연막이 기판의 콘택 형성 영역 양측에 형성된 다중 게이트 양측벽에 잔류되도록 식각하는 단계;로 구성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  25. 제 1 항 또는 제 24 항에 있어서,
    상기 스페이서 절연막은 질화막, 카바이드막 및 보론 질화막으로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
KR1020060028526A 2006-03-29 2006-03-29 플래쉬 메모리 소자의 제조방법 KR100713933B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060028526A KR100713933B1 (ko) 2006-03-29 2006-03-29 플래쉬 메모리 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060028526A KR100713933B1 (ko) 2006-03-29 2006-03-29 플래쉬 메모리 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR100713933B1 true KR100713933B1 (ko) 2007-05-07

Family

ID=38269524

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060028526A KR100713933B1 (ko) 2006-03-29 2006-03-29 플래쉬 메모리 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100713933B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218211A (ja) * 1991-12-13 1993-08-27 Nec Corp セルフアライン・コンタクト孔の形成方法
KR20010060537A (ko) * 1999-12-27 2001-07-07 박종섭 플래쉬 메모리 소자의 제조방법
JP2004186319A (ja) * 2002-12-02 2004-07-02 Renesas Technology Corp 半導体装置
KR20040072962A (ko) * 2003-02-11 2004-08-19 삼성전자주식회사 자기정렬 콘택홀을 갖는 반도체 장치및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218211A (ja) * 1991-12-13 1993-08-27 Nec Corp セルフアライン・コンタクト孔の形成方法
KR20010060537A (ko) * 1999-12-27 2001-07-07 박종섭 플래쉬 메모리 소자의 제조방법
JP2004186319A (ja) * 2002-12-02 2004-07-02 Renesas Technology Corp 半導体装置
KR20040072962A (ko) * 2003-02-11 2004-08-19 삼성전자주식회사 자기정렬 콘택홀을 갖는 반도체 장치및 그 제조방법

Similar Documents

Publication Publication Date Title
KR100880310B1 (ko) 반도체 소자의 제조방법
KR100799024B1 (ko) 낸드 플래시 메모리 소자의 제조방법
KR101010798B1 (ko) 플래시 메모리 소자의 제조 방법
US6620681B1 (en) Semiconductor device having desired gate profile and method of making the same
US7629213B2 (en) Method of manufacturing flash memory device with void between gate patterns
KR100649974B1 (ko) 리세스드 플로팅게이트를 구비한 플래시메모리소자 및 그의제조 방법
JP5091452B2 (ja) 半導体装置の製造方法
JP2009010326A (ja) フラッシュメモリ素子の製造方法
JP5160738B2 (ja) 半導体素子の製造方法
KR100771805B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR20130036553A (ko) 반도체 소자의 제조 방법
JP2008091614A (ja) 半導体装置およびその製造方法
KR100833444B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR100864992B1 (ko) 낸드 플래쉬 메모리 소자의 제조방법
US20130307028A1 (en) Nonvolatile memory device and method for fabricating the same
KR100713933B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100875055B1 (ko) 낸드 플래시 메모리 소자의 제조방법
KR100691939B1 (ko) 플래시 메모리 소자의 제조 방법
KR20080114223A (ko) 플래시 메모리 소자의 소자 분리막 형성 방법
US20090170263A1 (en) Method of manufacturing flash memory device
KR100639467B1 (ko) 플래시 메모리 소자의 소자 분리 영역 형성 방법
KR100816760B1 (ko) 게이트 전극을 구비하는 반도체소자 및 그 제조방법
KR100529436B1 (ko) 플래시 메모리 소자의 제조 방법
KR20050052027A (ko) 리세스된 게이트를 갖는 반도체소자 및 그 제조방법
KR20090037165A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee