JP7500367B2 - 半導体ウェハおよび半導体装置の製造方法 - Google Patents

半導体ウェハおよび半導体装置の製造方法 Download PDF

Info

Publication number
JP7500367B2
JP7500367B2 JP2020154443A JP2020154443A JP7500367B2 JP 7500367 B2 JP7500367 B2 JP 7500367B2 JP 2020154443 A JP2020154443 A JP 2020154443A JP 2020154443 A JP2020154443 A JP 2020154443A JP 7500367 B2 JP7500367 B2 JP 7500367B2
Authority
JP
Japan
Prior art keywords
semiconductor wafer
groove
semiconductor
film
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020154443A
Other languages
English (en)
Other versions
JP2022048563A (ja
Inventor
冬馬 伊藤
辰彦 小出
寛記 中島
有美 矢内
智彦 杉田
白馬 北川
峻海 守田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2020154443A priority Critical patent/JP7500367B2/ja
Priority to TW110103786A priority patent/TWI797548B/zh
Priority to CN202110191771.3A priority patent/CN114188392A/zh
Priority to CN202120391367.6U priority patent/CN214625048U/zh
Priority to US17/196,186 priority patent/US11616120B2/en
Publication of JP2022048563A publication Critical patent/JP2022048563A/ja
Priority to US18/111,630 priority patent/US20230207616A1/en
Application granted granted Critical
Publication of JP7500367B2 publication Critical patent/JP7500367B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02019—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Weting (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Recrystallisation Techniques (AREA)

Description

実施形態は、半導体ウェハおよび半導体装置の製造方法に関する。
半導体デバイスの製造においては、半導体デバイスが形成されないＮｏｎ Ｐｒｏｄｕｃｔ Ｗａｆｅｒ（ＮＰＷ）を用いることがある。また、半導体ウェハ上にメモリセルを３次元的に配置した半導体デバイスが知られている。
国際公開第２０１５／０１２８７４号 国際公開第２０１０／１１４８８７号
実施形態の発明が解決しようとする課題は、より表面積の大きな半導体ウェハを提供することである。
実施形態の半導体ウェハは、内壁面を含む溝を有する表面を具備する。内壁面は、凹部を有する。溝は、内壁面が露出する。
半導体ウェハの外観模式図である。 半導体ウェハの構造例を示す断面模式図である。 半導体ウェハの構造例を示す上面模式図である。 半導体ウェハの構造例を示す上面模式図である。 領域１０１と領域１０２との境界部を示す上面模式図である。 半導体ウェハの製造方法例を説明するための模式図である。 半導体ウェハの製造方法例を説明するための模式図である。 半導体ウェハの製造方法例を説明するための模式図である。 半導体ウェハの製造方法例を説明するための模式図である。 半導体ウェハの製造方法例を説明するための模式図である。 凹部１１ｃの他の形状例を示す断面模式図である。 溝１１の他の形状例を示す断面模式図である。 溝１１の他の形状例を示す断面模式図である。 溝１１の他の形状例を示す断面模式図である。 溝１１の他の形状例を示す断面模式図である。 図１２ないし図１５に示す形状の溝１１を含む表面１０ａを具備する半導体ウェハ１の製造方法例を説明するための図である。 図１２ないし図１５に示す形状の溝１１を含む表面１０ａを具備する半導体ウェハ１の製造方法例を説明するための図である。 図１２ないし図１５に示す形状の溝１１を含む表面１０ａを具備する半導体ウェハ１の製造方法例を説明するための図である。 半導体ウェハの他の構造例を示す断面模式図である。 半導体ウェハの他の構造例を示す断面模式図である。 半導体ウェハの他の構造例を示す断面模式図である。 図２１に示す半導体ウェハの製造方法例を説明するための模式図である。 図２１に示す半導体ウェハの製造方法例を説明するための模式図である。 図２１に示す半導体ウェハの他の構造例を示す断面模式図である。 半導体ウェハの他の構造例を示す断面模式図である。 半導体ウェハの他の構造例を示す断面模式図である。 半導体ウェハの他の構造例を示す断面模式図である。 図２７に示す半導体ウェハの製造方法例を説明するための模式図である。 図２７に示す半導体ウェハの製造方法例を説明するための模式図である。 図２７に示す半導体ウェハの製造方法例を説明するための模式図である。 図２７に示す半導体ウェハの製造方法例を説明するための模式図である。 図２７に示す半導体ウェハの製造方法例を説明するための模式図である。 半導体ウェハの他の構造例を示す断面模式図である。 半導体ウェハの他の構造例を示す断面模式図である。 半導体製造装置の構成例を示す模式図である。 半導体デバイスの構造例を示す模式図である。 半導体デバイスの製造方法例を説明するための模式図である。 半導体デバイスの製造方法例を説明するための模式図である。 半導体デバイスの製造方法例を説明するための模式図である。
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
＜第１の実施形態＞
図１は、半導体ウェハの外観模式図であり、図２は、半導体ウェハの構造例を示す断面模式図であり、Ｘ軸とＸ軸およびＹ軸に直交するＺ軸とを含むＸ－Ｚ断面の一部を示す。
図３は、半導体ウェハの構造例を示す上面模式図であり、半導体ウェハのＸ軸とＸ軸に直交するＹ軸とを含むＸ－Ｙ平面の一部を示す。
半導体ウェハ１は、ＮＰＷであり、成膜、エッチング、その他の半導体製造における諸プロセスを事前に評価・測定するために用いられるウェハである。例えば、ウェハ表面に対して原料ガスを反応させて薄膜を形成する化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）等の成膜プロセス、または、ウェハ表面に対してプラズマを供給して膜をエッチングするケミカルドライエッチング（ＣＤＥ）、表面に対して原料ガスを供給して膜をエッチングするアトミックレイヤーエッチング（ＡＬＥ）、液体を供給して膜をエッチングするウェットエッチング等のエッチングプロセスの評価・測定に用いられる。または、それらの再現性試験等にも用いられる。または、半導体デバイスが形成されたウェハと同一処理室で処理される場合がある。半導体ウェハ１は、ダミーウェハまたはテストピース等とも称され得る。
半導体ウェハ１は、Ｘ軸方向およびＹ軸方向に延在する表面１０ａと、表面１０ａの反対面である表面１０ｂと、を含む。表面１０ａの表面積は、半導体デバイスが形成された、または形成途中の半導体ウェハのデバイス形成面の表面積と同程度であることが好ましい。半導体ウェハ１の例は、シリコンウェハ、炭化ケイ素ウェハ、ガラスウェハ、石英ウェハ、サファイアウェハ、ＧａＡｓ基板等の化合物半導体ウェハ等を含む。なお、半導体ウェハ１の形状は、図１に示す形状に限定されず、例えばオリエンテーションフラットを有する形状であってもよい。
表面１０ａは、少なくとも一つの溝１１を含むパターンを有する。溝１１は内壁面１１ａと内底面１１ｂとを含む。内壁面１１ａおよび内底面１１ｂは露出する。複数の溝１１を設ける場合、複数の溝１１は、図２に示すように、表面１０ａのＸ軸方向に沿って並置され、表面１０ａのＹ軸方向に沿ってライン状に延在する。溝１１の長辺方向の長さＬは、例えば４μｍ以上、好ましくは４０μｍ以上である。Ｘ軸方向に沿って隣接する溝１１の間隔は、例えば０．４μｍ以上１４μｍ以下、好ましくは１μｍ以下である。Ｘ軸方向に沿って隣接する溝１１の端部は、Ｙ軸方向に沿って互いにずれていてもよい。
なお、溝１１の形状は、ライン状に限定されない。溝１１の形状は、例えばホール状であってもよい。
内壁面１１ａは、凹部１１ｃを有する。凹部１１ｃは露出する。複数の凹部１１ｃは、溝１１の深さ方向に沿って間隔を空けて配置される。すなわち、内壁面１１ａは深さ方向に沿って凹凸構造を有する。凹部１１ｃのＺ軸方向の長さ（凹部１１ｃの幅）は、例えば１００ｎｍ以上２０００ｎｍ以下である。凹部１１ｃのＸ軸方向の長さ（凹部１１ｃの深さ）は、例えば１０ｎｍ以上２００ｎｍ以下である。
溝１１のアスペクト比は、例えば５０以上１７５０以下である。アスペクト比は、図３に示す溝１１の幅Ｗに対する溝１１の深さＤの比により定義される。溝１１の幅Ｗは、例えば０．４μｍ以上１４μｍ以下である。溝１１の深さＤは、例えば２０μｍ以上半導体ウェハ１の厚さ以下であり、溝１１が貫通していてもよい。表面１０ａの表面積は、溝１１が形成されない場合の表面積と比較して、例えば５０倍以上、好ましくは１００倍以上である。つまり、表面１０ｂに溝等が形成されない場合は、表面１０ｂの５０倍以上、好ましくは１００倍以上と換言できる。
溝１１は、例えば表面１０ａからの深さＤが２０μｍ以上であり且つアスペクト比が５０以上であることが好ましい。これにより、表面１０ａの表面積を大きくするとともに表面１０ａに形成される膜を除去しやすい溝１１を実現することができる。
溝１１は、隔壁１２を介して形成されてもよい。溝１１の長さＬ、深さＤ、アスペクト比が大きくなると、溝１１が倒壊して変形しやすくなる。これに対し、隔壁１２を設けることにより、隔壁１２が梁として機能することにより溝１１を支持できるため溝１１の変形を抑制することができる。
溝１１の変形を抑制するために、隔壁１２は、Ｙ軸方向において、例えば１００μｍ以上の間隔で設けられることが好ましい。また、複数の隔壁１２のＹ軸方向の長さは同じであることが好ましい。さらに、Ｘ軸方向に沿って隣接する溝１１の隔壁１２の位置は図２に示すように、Ｙ軸方向に沿って互いにずれ、隣接する溝１１の間の領域が隔壁１２を介して接続されていてもよい。
溝１１は、互いに異なる方向に沿って延在する複数の溝を含んでいてもよい。図４は、半導体ウェハ１の構造例を示す上面模式図であり、Ｘ－Ｙ平面の一部を示す。図４に示す半導体ウェハ１の表面１０ａは、領域１０１と、領域１０２と、を含む。領域１０１および領域１０２は、例えばＸ軸方向およびＹ軸方向に沿って交互に配置される。領域１０１と領域１０２との間隔は、例えば２μｍ以上である。なお、図４は表面１０ａ上に形成された複数のショット領域のうち、１つのショット領域を示している。
図５は、領域１０１と領域１０２との境界部を示す上面模式図である。領域１０１は溝１１１を有し、領域１０２は、溝１１２を有する。複数の溝１１１は、Ｘ軸方向に沿って並置され、Ｙ軸方向に沿って延在する。複数の溝１１２は、Ｙ軸方向に沿って並置され、Ｘ軸方向に沿って延在する。なお、溝１１１の延在方向（長さＬ方向）と溝１１２の延在方向（長さＬ方向）は、互いに直交する方向に限定されず、互いに交差する方向であればよい。溝１１１および溝１１２は、溝１１に含まれる。よって、溝１１１および溝１１２のその他の説明については溝１１の説明を適宜援用することができる。なお、上述した表面１０ａの構造は、表面１０ｂに形成されていてもよい。
半導体ウェハ１は、上述のように、半導体ウェハ１上に成膜を行い評価するためのテストピースとして用いることができる。または、半導体ウェハ１上に成膜を行った後にエッチングを行い評価するためのテストピースとしても用いることができる。このとき、半導体ウェハ１は異なる表面積を有する一対の表面を有するとともに一対の表面の上の成膜量の差が大きいため反りやすい。よって、仮に複数の溝１１の全てが同一方向に沿って延在する場合、一方向に応力が加わるため半導体ウェハ１の反りが大きくなりやすい。これに対し、複数の溝１１を複数の方向に延在させることにより応力が加わる方向を分散して半導体ウェハ１の反りを抑制することができる。
半導体ウェハ１は、テストピースとして繰り返し利用することができる。すなわち、半導体ウェハ１に対して成膜工程を連続して行うことや、成膜工程とエッチング工程とを連続して行うことも可能である。溝１１の内壁面１１ａに設けられた凹部１１ｃにより表面積が大きくなるため、連続して成膜する場合であっても表面積の変化を抑制でき、エッチングする場合であっても膜を除去しやすい。
表面１０ａは、図４に示すように、領域１０３をさらに有していてもよい。領域１０３は、溝１１を有しない平坦面であることが好ましい。平坦面であることにより、領域１０３は、溝１１間に設けられた平坦部よりも最小測定領域が広い分光エリプソメータ、Ｘ線光電子分光分析（ＸＰＳ）、蛍光Ｘ線分析、フーリエ変換赤外分光光度計（ＦＴＩＲ）などの測定器を用い、例えば表面１０ａに形成される膜の厚さ、密度、組成を測定することができる。領域１０３の面積は、例えば領域１０１の面積や領域１０２の面積よりも小さくてもよい。領域１０３は、例えば表面１０ａの複数のショット領域毎に形成される。
以上のように、半導体ウェハ１は、表面積を大きくするための溝の形状を制御することにより、変形しにくい溝１１を実現することができる。よって、半導体ウェハ１を繰り返し使用する際の表面積の変化を抑制することができる。より表面積の大きな半導体ウェハを提供することができる。なお、上述した溝１１の寸法については、成膜する膜の種類や膜厚に応じて設定することが好ましい。
半導体ウェハ１は、例えば触媒アシストエッチング（Ｍｅｔａｌ－ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ：ＭＡＣＥ）を用いて製造することができる。ＭＡＣＥは、基板の表面に触媒層を形成した基板を薬液に浸漬することで、触媒層に接する領域のみをエッチングする技術である。
図６ないし図１０は、半導体ウェハの製造方法例を説明するための図である。半導体ウェハの製造方法例は、触媒層形成工程と、エッチング工程と、触媒層除去工程と、を具備する。
触媒層形成工程では、図６に示すように、半導体ウェハ１の表面１０ａに触媒層２を形成する。触媒層２は、例えば金、銀、白金、イリジウム、パラジウム等の貴金属の触媒を含有する。触媒層２は、例えばスパッタリング、ＣＶＤ法、メッキ法等を用いて形成することができる。なお、触媒層２は、グラフェン等の炭素材料の触媒を含有していてもよい。
エッチング工程では、半導体ウェハ１を第１のエッチング液に浸漬させる。第１のエッチング液としては、例えばフッ化水素酸および過酸化水素水の混合液を用いることができる。
半導体ウェハ１を第１のエッチング液に浸漬させると、表面１０ａと触媒層２との接触部において、表面１０ａの材料（例えばシリコン）がエッチング液中に溶解する。この反応が繰り返されることにより、図７に示すように、半導体ウェハ１は略垂直にエッチングされる。
さらに、エッチング工程では、半導体ウェハ１を第２のエッチング液に浸漬させる。第２のエッチング液としては、例えばフッ化水素酸および過酸化水素水の混合液を用いることができる。
第２のエッチング液のフッ化水素の濃度は、第１のエッチング液のフッ化水素の濃度よりも低い。第１のエッチング液のフッ化水素の濃度は、５．０質量％以上２０．０質量％以下であることが好ましい。第２のエッチング液のフッ化水素の濃度は、１．０質量％以上３．０質量％以下であることが好ましい。上記濃度を有する第２のエッチング液に半導体ウェハ１を浸漬させると、表面１０ａと触媒層２との接触部において、表面１０ａの材料（例えばシリコン）がエッチング液中に溶解する。この反応が繰り返されることにより、図８に示すように、半導体ウェハ１は略平行にエッチングされる。
さらに、第１のエッチング液を用いたＭＡＣＥと第２のエッチング液を用いたＭＡＣＥとを交互に切り替えることにより、図９に示すように、内壁面１１ａおよび凹部１１ｃを含む溝１１を形成できる。
触媒層除去工程では、図１０に示すように、表面１０ａから触媒層２を除去する。触媒層２は、例えば半導体ウェハ１を塩酸と硝酸との混合液（王水）等の薬液に含侵させることにより除去される。
触媒層２を除去しても、図１０に示すように、半導体ウェハ１の内部または表面には、触媒層２に含まれる触媒原子２ａがわずかに残存することがある。触媒層２の除去後の半導体ウェハ１の表面積に対する触媒原子２ａの量は、例えば１×１０１１ａｔｏｍｓ／ｃｍ２以下である。
凹部１１ｃの形状は、例えば触媒層２のサイズ、第２のエッチング液のフッ化水素の濃度、エッチング時間等のパラメータを調整することにより制御される。例えば、図１１は、凹部１１ｃの他の形状例を示す断面模式図である。図１１に示すように、凹部１１ｃは、断面視において、Ｖ字形状を有していてもよい。
以上のように、本実施形態では、溝１１に凹部１１ｃを形成することにより、半導体ウェハ１の表面積を増やすことができる。
また、ＭＡＣＥを用いて半導体ウェハ１を製造することにより、凹部１１ｃを形成する場合であっても容易に形成することができる。
＜第２の実施形態＞
本実施形態では、溝１１の他の形状例について説明する。図１２ないし図１５は、溝１１の他の形状例を示す模式図であり、半導体ウェハ１のＸ－Ｙ平面の一部を示す。なお、上記半導体ウェハ１の説明と同じ部分については上記説明を適宜援用することができる。
図１２に示す溝１１は、ライン状であり、溝１１の内壁面１１ａは、凹部１１ｃを有する。図１３に示す溝１１は、ライン状であり、溝１１の内壁面１１ａは、平面視においてＶ字形状の凹部１１ｃを有する。図１４に示す溝１１は、ホール状であり、溝１１の内壁面１１ａは、凹部１１ｃを有する。図１５に示す溝１１は、ホール状であり、溝１１の内壁面１１ａは、平面視においてＶ字形状の凹部１１ｃを有する。それぞれの複数の凹部１１ｃは、溝１１の内周に沿って間隔を空けて配置される。内壁面１１ａ、内底面１１ｂ、凹部１１ｃは露出する。
図１６ないし図１８は、図１２ないし図１５に示す形状の溝１１を含む表面１０ａを具備する半導体ウェハ１の製造方法例を説明するための図である。半導体ウェハの製造方法例は、触媒層形成工程と、エッチング工程と、触媒層除去工程と、を具備する。
触媒層形成工程では、図１６に示すように、半導体ウェハ１の表面１０ａに触媒層２を形成する。触媒層２は、例えば金、銀、白金、イリジウム、パラジウム等の貴金属の触媒を含有する。触媒層２は、例えばスパッタリング、ＣＶＤ法、メッキ法等を用いて形成することができる。なお、触媒層２は、グラフェン等の炭素材料の触媒を含有していてもよい。
エッチング工程では、半導体ウェハ１をエッチング液に浸漬させる。エッチング液としては、例えばフッ化水素酸および過酸化水素水の混合液を用いることができる。
半導体ウェハ１をエッチング液に浸漬させると、表面１０ａと触媒層２との接触部において、表面１０ａの材料（例えばシリコン）がエッチング液中に溶解する。この反応が繰り返されることにより、図１７に示すように、半導体ウェハ１は略垂直にエッチングされる。
触媒層除去工程では、図１８に示すように、表面１０ａから触媒層２を除去する。触媒層２は、例えば半導体ウェハ１を王水等の薬液に含侵させることにより除去される。
触媒層２を除去しても、半導体ウェハ１の内部または表面には、触媒層２に含まれる触媒原子２ａがわずかに残存することがある。触媒層２の除去後の半導体ウェハ１の内部および表面の触媒原子２ａの面密度は、例えば１×１０１１ａｔｏｍｓ／ｃｍ２以下である。
図１２ないし図１５に示すような形状の凹部１１ｃは、所望の形状に加工された平面形状を有する触媒層２を用いて半導体ウェハ１をエッチングすることにより形成可能である。なお、第１の実施形態と同様に、第１のエッチング液を用いたＭＡＣＥと第２のエッチング液を用いたＭＡＣＥとを交互に切り替えることにより、図２に示すような断面形状を有する凹部１１ｃを形成してもよい。
以上のように、ＭＡＣＥを用いて半導体ウェハ１を製造することにより、深さＤ、アスペクト比が大きい溝１１を形成する場合であっても容易に形成することができる。
以上のように、本実施形態では、溝１１に凹部１１ｃを形成することにより、半導体ウェハ１の表面積を増やすことができる。
本実施形態は、他の実施形態と適宜組み合わせることができる。
＜第３の実施形態＞
本実施形態では、半導体ウェハ１の他の構造例について説明する。図１９および図２０は、半導体ウェハ１の他の構造例を示す断面模式図であり、Ｘ－Ｚ断面の一部を示す。なお、上記半導体ウェハ１の説明と同じ部分については上記説明を適宜援用することができる。
図１９に示す半導体ウェハ１は、表面１０ａに設けられるとともに内壁面１１ａと内底面１１ｂとを有する溝１１と、内壁面１１ａおよび内底面１１ｂに面して設けられた多孔質領域１１ｄと、を具備する。多孔質領域１１ｄは露出する。
溝１１の形状は、特に限定されないが、ここでは、ライン状の溝として説明する。
多孔質領域１１ｄは、例えば酸化シリコン膜、ドープされた炭素を含有する酸化シリコン膜等の多孔質膜であり、膜中に多数のポアを有する。ポアの平均径は、例えば０．５ｎｍ以上である。これらの多孔質膜は、第２の実施形態と同様の方法で半導体ウェハ１に溝１１を形成した後に例えば塗布法やＣＶＤ法を用いて表面１０ａに形成できる。なお、多孔質領域１１ｄは、必ずしも膜状でなくてもよい。
多孔質領域１１ｄの形状は、膜の厚さや形成方法等の条件によって変化する。図２０は、多孔質領域１１ｄの他の形状例を示す断面模式図である。図２０に示すように、溝１１を多孔質領域１１ｄで埋めてもよい。
以上のように、本実施形態では、半導体ウェハ１に溝１１を形成した後に溝１１に多孔質領域１１ｄをさらに形成することにより、半導体ウェハ１の表面積を増やすことができる。
本実施形態は、他の実施形態と適宜組み合わせることができる。
＜第４の実施形態＞
本実施形態では、半導体ウェハ１の他の構造例について説明する。図２１は、半導体ウェハ１の他の構造例を示す断面模式図であり、Ｘ－Ｚ断面の一部を示す。なお、上記半導体ウェハ１の説明と同じ部分については上記説明を適宜援用することができる。
図２１に示す半導体ウェハ１は、表面１０ａに設けられるとともに内壁面１１ａと内底面１１ｂとを有する溝１１と、内壁面１１ａおよび内底面１１ｂに面する多孔質領域１１ｅと、を具備する。内壁面１１ａ、内底面１１ｂ、多孔質領域１１ｄは露出する。溝１１の形状は、特に限定されないが、ここでは、ライン状の溝として説明する。
多孔質領域１１ｅは、内壁面１１ａおよび内底面１１ｂに設けられた多孔質面である。多孔質面の表面は複数の凹部（穴）を有する。複数の穴は、５ｎｍ以上１００ｎｍ以下の平均径を有し、例えばＸ軸方向に沿って延在する。なお、複数の穴の少なくとも一つは、複数の溝１１の一つから複数の溝１１の他の一つまで貫通していてもよい。
図２２ないし図２４は、図２１に示す半導体ウェハの製造方法例を説明するための図である。半導体ウェハの製造方法例は、第１の触媒層形成工程と、第１のエッチング工程と、第１の触媒層除去工程と、第２の触媒層形成工程と、第２のエッチング工程と、第２の触媒層除去工程と、を具備する。第１の触媒層形成工程、第１のエッチング工程、および第１の触媒層除去工程については、第２の実施形態の触媒層形成工程、エッチング工程、および触媒層除去工程とそれぞれ同じであるため、ここでは説明を省略する。
第２の触媒層形成工程では、図２２に示すように、半導体ウェハ１の表面１０ａに触媒層５を形成する。触媒層５は、例えば金、銀、白金、イリジウム、パラジウム等の貴金属の触媒を含有する。触媒層５は、例えばスパッタリング、ＣＶＤ法、メッキ法等を用いて形成することができる。なお、触媒層５は、グラフェン等の炭素材料の触媒を含有していてもよい。
第２のエッチング工程では、ＭＡＣＥを用い、半導体ウェハ１をエッチング液に浸漬させる。エッチング液としては、例えばフッ化水素酸および過酸化水素水の混合液を用いることができる。
半導体ウェハ１をエッチング液に浸漬させると、表面１０ａと触媒層５との接触部において、表面１０ａの材料（例えばシリコン）がエッチング液中に溶解する。この反応が繰り返されることにより、図２３に示すように、半導体ウェハ１はエッチングされて多孔質領域１１ｅが形成される。なお、エッチングされた半導体ウェハ１の表面１０ａは、触媒層５の残留物５ａを含む。
第２の触媒層除去工程では、図２４に示すように、表面１０ａから触媒層５の残留物５ａを除去する。触媒層５は、例えば半導体ウェハ１を王水等の薬液に含侵させることにより除去される。なお、上記薬液により多孔質領域１１ｅがさらにエッチングされてもよい。このとき、第１の実施形態と同様に、触媒層５の触媒原子が残存する場合がある。
以上のように、本実施形態では、半導体ウェハ１に溝１１を形成した後に溝１１に多孔質領域１１ｅをさらに形成することにより、半導体ウェハ１の表面積を増やすことができる。
本実施形態は、他の実施形態と適宜組み合わせることができる。
＜第５の実施形態＞
本実施形態では、半導体ウェハ１の他の構造例について説明する。図２５は、半導体ウェハ１の他の構造例を示す断面模式図であり、Ｘ－Ｚ断面の一部を示す。なお、上記半導体ウェハ１の説明と同じ部分については上記説明を適宜援用することができる。
図２５に示す半導体ウェハ１の表面１０ａは、溝１１として、溝１１Ｌと、溝１１Ｌに設けられた溝１１Ｍと、溝１１Ｍに設けられた溝１１Ｓと、を具備する。なお、溝１１Ｌ、溝１１Ｍ、および溝１１Ｓの説明については、上記実施形態の溝１１の説明を適宜援用できる。
溝１１Ｌは、内壁面１１ａ１と内底面１１ｂ１とを含む。内壁面１１ａ１、内底面１１ｂ１は、露出する。溝１１Ｌの形状は、特に限定されないが、例えばライン状である。溝１１Ｌの幅は、特に限定されないが、例えば１００μｍ以上である。
溝１１Ｍは、内壁面１１ａ２と内底面１１ｂ２とを含む。内壁面１１ａ２、内底面１１ｂ２は露出する。溝１１Ｍの形状は、特に限定されないが、例えばライン状である。溝１１Ｍの幅は、溝１１Ｌの幅よりも狭く、例えば１０μｍ以上１００μｍ未満である。なお、図２５に示すように、複数の溝１１Ｍを有していてもよい。
溝１１Ｓは、内壁面１１ａ３と内底面１１ｂ３とを含む。内壁面１１ａ３、内底面１１ｂ３は露出する。溝１１Ｓの形状は、特に限定されないが、例えばライン状である。溝１１Ｓの幅は、溝１１Ｍの幅よりも狭く、例えば１μｍ以上１０μｍ未満である。なお、図２５に示すように、複数の溝１１Ｍを有していてもよい。
溝１１Ｌ、溝１１Ｍ、および溝１１Ｓのそれぞれは、例えば第２の実施形態と同様にＭＡＣＥを用いて形成可能である。例えば、第１の幅を有する触媒層２を用いたＭＡＣＥにより溝１１Ｌを形成し、第１の幅よりも狭い第２の幅を有する触媒層２を用いたＭＡＣＥにより溝１１Ｍを形成し、第２の幅よりも狭い第３の幅を有する触媒層２を用いたＭＡＣＥにより溝１１Ｓを形成することができる。
以上のように、本実施形態では、半導体ウェハ１に幅が異なる複数の溝１１（溝１１Ｌ、溝１１Ｍ、溝１１Ｓ）を形成することにより、半導体ウェハ１の表面積を増やすことができる。
本実施形態は、他の実施形態と適宜組み合わせることができる。
＜第６の実施形態＞
本実施形態では、半導体ウェハ１の他の構造例について説明する。図２６は、半導体ウェハ１の他の構造例を示す断面模式図である。なお、上記半導体ウェハ１の説明と同じ部分については上記説明を適宜援用することができる。
図２６に示す半導体ウェハ１は、内壁面１１ａと内底面１１ｂとを含む溝１１を有する表面１０ａと、表面１０ａの上に設けられた半導体層６ａを具備する。内壁面１１ａ、内底面１１ｂ、半導体層６ａは、露出する。溝１１の形状は、特に限定されないが、ここでは、ライン状の溝として説明する。半導体層６ａは、例えば表面１０ａの溝１１を除く領域に設けられ、内壁面１１ａに沿って延在する。
半導体層６ａは、例えば表面１０ａの上に半導体ウェハ１と同じ材料（例えばシリコン）をエピタキシャル成長させることにより形成されるエピタキシャル層である。図２６に示すように、半導体層６ａと半導体ウェハ１の表面１０ａとの間には、界面が存在する場合がある。
以上のように、本実施形態では、半導体ウェハ１の表面１０ａの上に半導体層６ａを形成することにより、内壁面１１ａを拡張できるため、半導体ウェハ１の表面積を増やすことができる。
本実施形態は、他の実施形態と適宜組み合わせることができる。
＜第７の実施形態＞
本実施形態では、半導体ウェハ１の他の構造例について説明する。図２７は、半導体ウェハ１の他の構造例を示す断面模式図である。なお、上記半導体ウェハ１の説明と同じ部分については上記説明を適宜援用することができる。
図２７に示す半導体ウェハ１は、内壁面１１ａと内底面１１ｂとを含む溝１１を有する表面１０ａと、表面１０ａの上に設けられた半導体層６ｂを具備する。内壁面１１ａ、内底面１１ｂの一部、半導体層６ｂは露出する。溝１１の形状は、特に限定されないが、ここでは、ライン状の溝として説明する。
半導体層６ｂは、内底面１１ｂの一部の上に設けられる。このとき、半導体層６ｂと内壁面１１ａはその間に溝１１ｆを形成する。
図２８ないし図３２は、図２７に示す半導体ウェハの製造方法例を説明するための図である。半導体ウェハの製造方法例は、触媒層形成工程と、第１のエッチング工程と、触媒層除去工程と、第１の成膜工程と、第２のエッチング工程と、第２の成膜工程と、第３のエッチング工程と、第４のエッチング工程と、を具備する。触媒層形成工程、第１のエッチング工程、および触媒層除去工程については、第２の実施形態の触媒層形成工程、エッチング工程、および触媒層除去工程とそれぞれ同じであるため、ここでは説明を省略する。
第１の成膜工程では、図２８に示すように、半導体ウェハ１の表面１０ａに膜７を形成する。膜７は、表面１０ａの溝１１を除く領域、内壁面１１ａ、および内底面１１ｂに形成される。膜７は、半導体ウェハ１の材料とのエッチング選択比が高い材料を含むことが好ましく、例えば酸化ケイ素、窒化ケイ素、酸窒化ケイ素、等の材料を含有する。膜７は、例えばスパッタリング、ＣＶＤ法、メッキ法等を用いて形成することができる。
第２のエッチング工程では、図２９に示すように、反応性イオンエッチング等のエッチング法により膜７を部分的にエッチングすることにより表面１０ａの溝１１を除く領域と内底面１１ｂとを露出させる。膜７の一部は、内壁面１１ａに沿って残存する。
第２の成膜工程では、図３０に示すように、半導体ウェハ１の表面１０ａに膜８を形成する。膜８は、露出された表面１０ａの溝１１を除く領域、膜７の上、および内底面１１ｂの上に形成される。膜８は、例えばシリコン膜である。膜８は、例えばスパッタリング、ＣＶＤ法、メッキ法等を用いて形成することができる。
第３のエッチング工程では、図３１に示すように、反応性イオンエッチングまたはウェットエッチング等のエッチングにより膜８を部分的にエッチングすることにより膜７の残存物の上端を露出させるとともに半導体層６を形成する。
第４のエッチング工程では、図３２に示すように、ウェットエッチング等のエッチング法により膜７の残存物をエッチングすることにより内壁面１１ａに面する膜７の残存物を除去する。これにより、半導体層６ｂを形成できる。
以上のように、本実施形態では、半導体ウェハ１の表面１０ａの上に半導体層６ｂを形成して溝１１ｆをさらに形成することにより、半導体ウェハ１の表面積を増やすことができる。
本実施形態は、他の実施形態と適宜組み合わせることができる。
＜第８の実施形態＞
本実施形態では、半導体ウェハ１の他の構造例について説明する。図３３は、半導体ウェハ１の他の構造例を示す断面模式図である。なお、上記半導体ウェハ１の説明と同じ部分については上記説明を適宜援用することができる。
図３３に示す半導体ウェハ１は、溝１１Ａを有する表面１０ａと、表面１０ａの反対側に設けられるとともに溝１１Ｂを有する表面１０ｂと、表面１０ａまたは表面１０ｂから延在するとともに溝１１Ｃを有するベベル面１０ｃと、を具備する。溝１１Ａ、溝１１Ｂ、溝１１Ｃの形状は、特に限定されないが、ここでは、露出する内壁面と内底面とを有するライン状の溝として説明する。
本実施形態の半導体ウェハ１は、図３３に示す構造に限定されない。図３４は、半導体ウェハ１の他の構造例を示す断面模式図である。なお、上記半導体ウェハ１の説明と同じ部分については上記説明を適宜援用することができる。
図３４に示す半導体ウェハ１は、溝１１Ａを有する表面１０ａを有する第１の半導体ウェハ１Ａと、溝１１Ｂを有する表面１０ｂを有する第２の半導体ウェハ１Ｂと、を具備する。第１の半導体ウェハ１Ａおよび第２の半導体ウェハ１Ｂは、例えば熱接合により接合される。溝１１Ａ、溝１１Ｂの形状は、特に限定されないが、ここでは、ライン状の溝として説明する。
以上のように、本実施形態では、複数の表面に溝１１を形成することにより、半導体ウェハ１の表面積を増やすことができる。
本実施形態は、他の実施形態と適宜組み合わせることができる。
＜第９の実施形態＞
本実施形態では、半導体ウェハの使用方法例として、半導体装置の製造工程において上記半導体ウェハ１をダミーウェハとして使用する例について図３５ないし図３８を用いて説明する。
図３５は半導体製造装置の構成例を示す模式図である。図３５は、ＬＰ－ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＬＰ－ＣＶＤ）装置の構成例を示す。図３５に示す半導体製造装置２０は、処理室２１と、処理室２１内に原料ガス２２を供給するための配管２３と、を具備する。ＬＰ－ＣＶＤ装置２０は、さらに図示していない真空ポンプ、加熱器、排気系、電源、制御回路等を具備する。
ダミーウェハとしての半導体ウェハ１を、半導体デバイスが形成された、または形成途中の半導体ウェハであるデバイスウェハ９とともに同一の処理室２１内に搬入し、半導体ウェハ１とデバイスウェハ９とを同時に処理する場合がある。この場合の半導体装置の製造方法例は、デバイスウェハ９を処理室２１内に載置するステップと、実施形態の半導体ウェハ１を処理室２１内に載置するステップと、処理室２１内で、デバイスウェハ９と半導体ウェハ１とを同時に処理するステップと、を具備する。なお、デバイスウェハ９と半導体ウェハ１は、同じステップまたは異なるステップで処理室２１内に載置する。
図３５では、複数のデバイスウェハ９を処理室２１内で処理する際に、少なくとも１つの半導体ウェハ１を複数のデバイスウェハ９とともに処理室２１内に載置し、同時に成膜処理を行う例を示す。半導体ウェハ１は少なくとも１枚以上載置すればよいが、図３５に示すように複数枚載置することが好ましい。また、図３５に示すように、半導体ウェハ１は少なくとも処理室２１内の上部または下部領域に配置することが好ましい。
ここで、デバイスウェハ９の構造例について説明する。デバイスウェハ９に形成される半導体デバイスは、例えば、３次元ＮＡＮＤ型フラッシュメモリである。以下、３次元ＮＡＮＤ型フラッシュメモリの製造における成膜工程について説明する。
図３６は、半導体デバイスの構造例を示す模式図である。図３６に示す半導体デバイスは、コア絶縁膜９１と、半導体チャネル層９２と、トンネル絶縁膜９３１、電荷蓄積層９３２およびブロック絶縁膜９３３を含むメモリ膜９３と、電極材層９４と、メタル層９５と、絶縁層９６と、を具備する。電極材層９４はゲート電極（ワード線）として機能する。コア絶縁膜９１、半導体チャネル層９２、メモリ膜９３は、メモリホールＨ内に形成されており、メモリセルを構成する。ブロック絶縁膜９３３は例えば、ＳｉＯ２膜（シリコン酸化膜）である。電荷蓄積層９３２は例えば、ＳｉＮ膜（シリコン窒化膜）である。トンネル絶縁膜９３１は例えば、ＳｉＯ２膜とＳｉＯＮ膜（シリコン酸窒化膜）とを含む積層膜である。半導体チャネル層９２は例えば、ポリシリコン層である。コア絶縁膜９１は例えば、ＳｉＯ２膜である。電極材層９４、メタル層９５、および絶縁層９６はそれぞれ例えば、Ｗ層（タングステン層）、ＴｉＮ膜（チタン窒化膜）、およびＡｌ２Ｏ３膜（アルミニウム酸化膜）である。この場合、メタル層９５は、上述の電極層内のバリアメタル層として機能し、絶縁層９６は、上述のブロック絶縁膜９３３と共にブロック絶縁膜として機能する。
次に、図３６に示す半導体デバイスの製造方法例について図３７、図３８、および図３９を用いて説明する。図３７では、シリコンウェハ等の半導体ウェハ９０上に複数の犠牲層９７と複数の絶縁層９８とが交互に積層された積層膜が形成されており、これらの犠牲層９７および絶縁層９８内に溝であるメモリホールＨが設けられている。犠牲層９７は、後に電極材層が形成される領域である。メモリホールＨは後にメモリ膜９３が形成される領域である。
半導体ウェハ１は、例えば半導体デバイスの製造におけるメモリ膜９３、半導体チャネル層９２、コア絶縁膜９１の形成、または電極材層９４、メタル層９５、絶縁層９６の形成、およびメモリホールＨの側面を構成する犠牲層９７、絶縁層９８を含むそれらの薄膜の改質処理、エッチング処理に用いられる。
メモリ膜９３の形成は、図３７に示す複数の犠牲層９７と複数の絶縁層９８とが交互に積層された積層体にメモリホールＨが形成された状態のデバイスウェハ９を処理室２１内に搬入し、メモリホールＨ内にブロック絶縁膜９３３、電荷蓄積層９３２、トンネル絶縁膜９３１をこの順に成膜することで形成される。
メタル層９５および絶縁層９６の形成は、メモリ膜９３が形成された後、図３８に示すように、複数の犠牲層を除去し複数の絶縁層９８間に空洞Ｃを有するデバイスウェハ９を処理室２１内に搬入し、図３９に示すように、空洞Ｃ内に絶縁層９６、メタル層９５、および電極材層９４をこの順に成膜することで形成される。（これをリプレイス工程という。）
改質処理は、例えば図３７および図３８の犠牲層９７および絶縁層９８、ブロック絶縁膜９３３、電荷蓄積層９３２、トンネル絶縁膜、半導体チャネル層９２の形成工程において、それぞれの層または膜の形成後または形成途中に酸素を含むガスによる処理を行うことによる酸化、アンモニアなどの窒素含有ガスを用いた気相処理による窒化、熱処理を行うことによる結晶化することを含む。また、層または膜の形成後にホウ素やリンや金属などの所望の不純物を含む犠牲層を形成し、熱処理を行うことによって対象となる層または膜に不純物を拡散させ、その後犠牲層をエッチングして除去する処理を含む。また、電極材層９４、メタル層９５、絶縁層９６に対しても同様である。
エッチング処理は、例えば図３７の犠牲層９７および絶縁層９８、図３８に形成したブロック絶縁膜９３３、電荷蓄積層９３２、トンネル絶縁膜、半導体チャネル層９２のそれぞれに対し、層または膜の形成後にフッ素、塩素、臭素などのハロゲンなどを含むエッチングガスによって層または膜を薄くする処理を含む。また、図３９の電極材層９４、メタル層９５、絶縁層９６に対しても同様である。
いずれの例においても、複数のデバイスウェハ９とともに少なくとも１つの半導体ウェハ１を処理室２１内に搬入し、同様の処理を行う。これにより、処理室２１内の特定の位置で所望の処理結果が得られない場合に、ダミーウェハとして半導体ウェハ１を用いることができる。なお、複数の処理を行ってよい。
半導体ウェハ１は、前述のとおり、表面積が大きくなるように複数の溝１１が形成されている。そのため、デバイスウェハ９と同程度の表面積を有するダミーウェハとなる。したがって、例えば表面積差に起因する処理室２１内での成膜ばらつきをより低減することが可能であり、デバイスウェハ９間またはデバイスウェハ９面内における膜厚、膜の組成、膜密度等の均一性をより向上することができる。すなわち、より信頼性を向上させた半導体デバイスの製造が可能となる。
なお、本使用方法例において、ＬＰ－ＣＶＤ装置を例に説明したが、その他の半導体製造装置においても半導体ウェハ１を適用できる。また、半導体デバイスは３次元ＮＡＮＤ型フラッシュメモリに限定されず、その他の半導体デバイスを適用することもできる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体ウェハ、１Ａ…第１の半導体ウェハ、１Ｂ…第２の半導体ウェハ、２…触媒層、２ａ…触媒原子、５…触媒層、５ａ…残留物、６…半導体層、６ａ…半導体層、６ｂ…半導体層、７…膜、８…膜、９…デバイスウェハ、１０ａ…表面、１０ｂ…表面、１０ｃ…ベベル面、１１…溝、１１Ａ…溝、１１Ｂ…溝、１１Ｃ…溝、１１Ｌ…溝、１１Ｍ…溝、１１Ｓ…溝、１１ａ…内壁面、１１ａ１…内壁面、１１ａ２…内壁面、１１ａ３…内壁面、１１ｂ…内底面、１１ｂ１…内底面、１１ｂ２…内底面、１１ｂ３…内底面、１１ｃ…凹部、１１ｄ…多孔質領域、１１ｅ…多孔質領域、１１ｆ…溝、１２…隔壁、２０…半導体製造装置、２１…処理室、２２…原料ガス、２３…配管、９０…半導体ウェハ、９１…コア絶縁膜、９２…半導体チャネル層、９３…メモリ膜、９４…電極材層、９５…メタル層、９６…絶縁層、９７…犠牲層、９８…絶縁層、１０１…領域、１０２…領域、１０３…領域、１１１…溝、１１２…溝、９３１…トンネル絶縁膜、９３２…電荷蓄積層、９３３…ブロック絶縁膜。

Claims (9)

  1. 内壁面を含む溝を有する表面を具備し、
    前記内壁面は、凹部を有し、
    前記溝は、前記内壁面が露出する、半導体ウェハ。
  2. 前記内壁面は、複数の前記凹部を有し、
    複数の前記凹部は、前記溝の深さ方向または前記溝の内周に沿って間隔を空けて配置される、請求項１に記載の半導体ウェハ。
  3. 内底面と内壁面とを含む溝を有する表面と、
    前記内底面および前記内壁面に面して設けられた多孔質領域と、を具備する、半導体ウェハ。
  4. 第１の内底面を含む第１の溝と、
    前記第１の内底面に設けられ、第２の内底面を含む第２の溝と、
    を有する表面を具備する、半導体ウェハ。
  5. 内壁面を含む溝を有する表面と、
    前記表面の一部の上に設けられ、前記内壁面に沿って延在する半導体層と、
    を具備する、半導体ウェハ。
  6. デバイスウェハを処理室内に載置するステップと、
    請求項１ないし請求項５のいずれか一項に記載の半導体ウェハを前記処理室内に載置するステップと、
    前記処理室内で、前記デバイスウェハと前記半導体ウェハとを同時に処理するステップと、
    を具備する、
    半導体装置の製造方法。
  7. 前記デバイスウェハは、交互に積層された第１の層と第２の層とを有する、請求項６に記載の半導体装置の製造方法。
  8. 前記処理は、成膜処理、エッチング処理、および改質処理からなる群より選ばれる少なくとも一つの処理を含む、請求項６または請求項７に記載の半導体装置の製造方法。
  9. 複数の前記半導体ウェハを前記処理室内に載置する、請求項６ないし請求項８のいずれか一項に記載の半導体装置の製造方法。
JP2020154443A 2020-09-15 2020-09-15 半導体ウェハおよび半導体装置の製造方法 Active JP7500367B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2020154443A JP7500367B2 (ja) 2020-09-15 2020-09-15 半導体ウェハおよび半導体装置の製造方法
TW110103786A TWI797548B (zh) 2020-09-15 2021-02-02 半導體基板、半導體基板之製造方法及半導體裝置之製造方法
CN202110191771.3A CN114188392A (zh) 2020-09-15 2021-02-19 半导体衬底、半导体衬底的制造方法及半导体装置的制造方法
CN202120391367.6U CN214625048U (zh) 2020-09-15 2021-02-19 半导体衬底
US17/196,186 US11616120B2 (en) 2020-09-15 2021-03-09 Semiconductor substrate, method of manufacturing semiconductor device, and method of manufacturing semiconductor substrate
US18/111,630 US20230207616A1 (en) 2020-09-15 2023-02-20 Semiconductor substrate, method of manufacturing semiconductor device, and method of manufacturing semiconductor substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020154443A JP7500367B2 (ja) 2020-09-15 2020-09-15 半導体ウェハおよび半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2022048563A JP2022048563A (ja) 2022-03-28
JP7500367B2 true JP7500367B2 (ja) 2024-06-17

Family

ID=78442699

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020154443A Active JP7500367B2 (ja) 2020-09-15 2020-09-15 半導体ウェハおよび半導体装置の製造方法

Country Status (4)

Country Link
US (2) US11616120B2 (ja)
JP (1) JP7500367B2 (ja)
CN (2) CN214625048U (ja)
TW (1) TWI797548B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD954567S1 (en) * 2019-06-25 2022-06-14 Ebara Corporation Measurement jig
JP2023141958A (ja) 2022-03-24 2023-10-05 株式会社ジャパンディスプレイ 表示装置及び表示装置の製造方法
CN116990656B (zh) * 2023-09-27 2023-12-12 苏州朗之睿电子科技有限公司 半导体测试器用测试片及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003324102A (ja) 2002-04-26 2003-11-14 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2006278660A (ja) 2005-03-29 2006-10-12 Hitachi Kokusai Electric Inc 基板処理装置
JP2008047785A (ja) 2006-08-21 2008-02-28 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
JP2017022233A (ja) 2015-07-09 2017-01-26 東京エレクトロン株式会社 縦型熱処理装置及び縦型熱処理装置の運転方法
US20170084452A1 (en) 2015-09-21 2017-03-23 Samsung Electronics Co., Ltd. Dummy wafer, thin-film forming method, and method of fabricating a semiconductor device using the same
WO2020079795A1 (ja) 2018-10-18 2020-04-23 東ソー・クォーツ株式会社 石英ガラス製ダミーウエハ

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5928368A (ja) 1982-08-09 1984-02-15 Hitachi Ltd 半導体容量素子
JPH1064776A (ja) 1996-08-15 1998-03-06 Toshiba Ceramics Co Ltd ダミーウエハ
JP2000100675A (ja) 1998-09-25 2000-04-07 Toshiba Corp ダミーウェハー
JP3926272B2 (ja) * 2003-01-08 2007-06-06 株式会社東芝 トレンチキャパシタを含む半導体装置の製造方法
US6806138B1 (en) * 2004-01-21 2004-10-19 International Business Machines Corporation Integration scheme for enhancing capacitance of trench capacitors
US7247905B2 (en) * 2004-03-30 2007-07-24 International Business Machines Corporation Offset vertical device
JP2005340597A (ja) 2004-05-28 2005-12-08 Toshiba Ceramics Co Ltd シリコンウェーハ熱処理用ボート
US20060183055A1 (en) * 2005-02-15 2006-08-17 O'neill Mark L Method for defining a feature on a substrate
KR100809331B1 (ko) * 2006-08-29 2008-03-05 삼성전자주식회사 마스크 및 그 제조 방법
WO2010114887A1 (en) 2009-03-31 2010-10-07 Georgia Tech Research Corporation Metal-assisted chemical etching of substrates
TWI543395B (zh) * 2013-04-01 2016-07-21 中國砂輪企業股份有限公司 圖案化光電基板及其製作方法
WO2015012874A1 (en) 2013-07-25 2015-01-29 The Board Of Trustees Of The Leland Stanford Junior Univeristy Electro-assisted transfer and fabrication of wire arrays
US9224615B2 (en) * 2013-09-11 2015-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Noble gas bombardment to reduce scallops in bosch etching
US20150376789A1 (en) 2014-03-11 2015-12-31 Tokyo Electron Limited Vertical heat treatment apparatus and method of operating vertical heat treatment apparatus
KR102152441B1 (ko) * 2014-05-14 2020-09-07 삼성전자주식회사 패턴 더미 웨이퍼를 이용한 박막 증착 방법
US9608060B2 (en) * 2014-11-06 2017-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure for semiconductor device
JP2016146429A (ja) 2015-02-09 2016-08-12 トヨタ自動車株式会社 半導体装置の製造方法
TWI811513B (zh) 2019-03-20 2023-08-11 日商東芝股份有限公司 半導體晶圓及半導體裝置之製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003324102A (ja) 2002-04-26 2003-11-14 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2006278660A (ja) 2005-03-29 2006-10-12 Hitachi Kokusai Electric Inc 基板処理装置
JP2008047785A (ja) 2006-08-21 2008-02-28 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
JP2017022233A (ja) 2015-07-09 2017-01-26 東京エレクトロン株式会社 縦型熱処理装置及び縦型熱処理装置の運転方法
US20170084452A1 (en) 2015-09-21 2017-03-23 Samsung Electronics Co., Ltd. Dummy wafer, thin-film forming method, and method of fabricating a semiconductor device using the same
WO2020079795A1 (ja) 2018-10-18 2020-04-23 東ソー・クォーツ株式会社 石英ガラス製ダミーウエハ

Also Published As

Publication number Publication date
CN214625048U (zh) 2021-11-05
CN114188392A (zh) 2022-03-15
US20220085153A1 (en) 2022-03-17
TW202226530A (zh) 2022-07-01
JP2022048563A (ja) 2022-03-28
US20230207616A1 (en) 2023-06-29
US11616120B2 (en) 2023-03-28
TWI797548B (zh) 2023-04-01

Similar Documents

Publication Publication Date Title
JP7500367B2 (ja) 半導体ウェハおよび半導体装置の製造方法
JP2023089164A (ja) 半導体ウェハの製造方法
JP6056136B2 (ja) ドライエッチング方法
CN112956000B (zh) 经硼掺杂的非晶形碳硬掩模及方法
JP6080166B2 (ja) パターン形成方法
JP4805948B2 (ja) 基板処理装置
TW202013481A (zh) 3d nand蝕刻
CN111681949B (zh) 晶圆背面的处理方法
JP2020136537A (ja) 基板処理装置
JP2008182200A (ja) ポリシリコン層及び層構造のパターニング方法
JP7524343B2 (ja) 選択的な金属化合物除去のためのシステム及び方法
US10559578B2 (en) Deposition of cobalt films with high deposition rate
JP2020150225A (ja) 半導体装置の製造方法
US20210242031A1 (en) Method for using ultra-thin etch stop layers in selective atomic layer etching
US11056353B2 (en) Method and structure for wet etch utilizing etch protection layer comprising boron and carbon
US11715780B2 (en) High performance and low power semiconductor device
US20230087266A1 (en) Method for Producing a Three-Dimensionally Integrated Semiconductor Memory
CN114121608A (zh) 半导体结构及其形成方法、膜层沉积方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230306

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20231225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240308

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240507

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240605

R150 Certificate of patent or registration of utility model

Ref document number: 7500367

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150