CN114597218A - 半导体存储器装置及其制造方法 - Google Patents

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Abstract

本公开提供一种半导体存储器装置及其制造方法，该半导体存储器装置包括：第一源极层；第二源极层，第二源极层在第一源极层上；层叠物，层叠物在第二源极层上；沟道结构，沟道结构穿过层叠物和第二源极层；以及公共源极线，公共源极线穿过层叠物和第二源极层。第二源极层包括气隙和围绕气隙的导电层。

Description

半导体存储器装置及其制造方法
技术领域
本公开涉及一种半导体存储器装置及其制造方法，并且更具体地，涉及一种三维半导体存储器装置及其制造方法。
背景技术
半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)之类的半导体实现的存储器装置。半导体存储器装置通常被分类为易失性存储器装置或非易失性存储器装置。
易失性存储器装置是在所供应的电源中断时其中所存储的数据丢失的存储器装置。易失性存储器装置包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器装置是即使在供电中断时也保持所存储的数据的存储器装置。非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、铁电RAM(FRAM)等。闪存存储器通常被分类为NOR型或NAND型。
随着便携式电子设备的使用增加，非易失性半导体存储器装置的使用也增加，并且为了便携性和足够的储存需要高集成度和大容量。针对这种高集成度和大容量需求，已经提出了三维半导体存储器装置。
发明内容
本公开的实施方式提供一种能够通过提高电气特性来提高操作可靠性的半导体存储器装置及其制造方法。
根据本公开的实施方式，半导体存储器装置包括：第一源极层；第二源极层，第二源极层在第一源极层上；层叠物，层叠物在第二源极层上；沟道结构，沟道结构穿过层叠物和第二源极层；以及公共源极线，公共源极线穿过层叠物和第二源极层。第二源极层包括气隙和围绕气隙的导电层。
根据本公开的实施方式，制造半导体存储器装置的方法包括以下步骤：形成包括源极牺牲结构的源极结构；在源极结构上形成层叠物；形成穿过层叠物的沟槽；通过穿过沟槽去除源极牺牲结构来形成空腔；在空腔中形成包括气隙的第一材料层；通过蚀刻第一材料层的一部分来暴露气隙的侧部；以及形成与气隙的暴露侧部接触的第二材料层。
根据本公开的实施方式，制造半导体存储器装置的方法包括以下步骤：形成包括源极牺牲结构的源极结构；在源极牺牲结构上形成层叠物；形成穿过层叠物和源极结构的沟道结构；形成穿过层叠物的沟槽；通过穿过沟槽去除源极牺牲结构来形成空腔，通过该空腔暴露沟道结构的下侧表面；以及在空腔中形成包括气隙的导电层。导电层包括与沟道结构的下侧壁接触并与气隙的上表面、下表面和第一侧表面接触的第一材料层。导电层还包括与气隙的第二侧表面接触的第二材料层。
根据本技术的实施方式的半导体存储器装置可以改善由于与沟道结构接触的导电层内的接缝或空隙引起的工艺缺陷，从而提高半导体存储器装置的电气特性和可靠性。
附图说明
图1A是根据本公开的实施方式的半导体存储器装置的平面图。
图1B是沿着图1A的线A-A’截取的截面图。
图2A至图2J是例示根据本公开的实施方式的半导体存储器装置的制造方法的截面图。
图3是例示根据本公开的实施方式的存储器系统的配置的框图。
图4是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
在下文中，描述了本公开的实施方式。在附图中，为了便于描述，例示了厚度和距离，并且厚度和距离可以相对于实际的物理厚度和距离进行放大。在描述本公开时，可以省略与本公开的主旨无关的已知配置。应当注意，在向每个附图的组件添加附图标记时，如果可能，即使在不同的附图中示出了相同的组件，相同的组件也具有相同的标号。
在整个说明书中，在其中一部分“连接”到另一部分的情况下，该情况不仅包括其中该部分“直接连接”到另一部分的情况，而且包括其中该部分利用插置在其间的另一元件“间接连接”到另一部分的情况。在整个说明书中，在其中一部分包括组件的情况下，除非另外特别说明，否则该情况意指该部分可以进一步包括其它组件，而不排除其它组件。
图1A是根据本公开的实施方式的半导体存储器装置的平面图。图1B是沿着图1A的线A-A’截取的截面图。
参照图1A和图1B，半导体存储器装置可以包括基板100。基板100可以具有沿着由第一方向D1和第二方向D2限定的平面延伸的板的形状。基板100可以是单晶半导体基板。例如，基板100可以是块状硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长方法形成的外延薄膜。
基板100可以包括第一层叠区域SR1、第二层叠区域SR2和分隔区域DR。第一层叠区域SR1和第二层叠区域SR2可以利用插置在其间的分隔区域DR在第一方向D1上彼此间隔开。分隔区域DR可以是分隔层叠物的多个狭缝区域中的一个。
源极结构SL可以被设置在基板100上。源极结构SL可以包括导电材料。
例如，如图所示，源极结构SL可以包括第一至第三源极层SL1、SL2和SL3。作为另一示例，与所示不同，源极结构SL可以由单层形成。在下文中，描述了源极结构SL包括第一至第三源极层SL1、SL2和SL3的示例，但是源极结构SL的结构不限于此。
与所示不同，在与本实施方式不同的实施方式中，可以在基板100和源极结构SL之间设置外围电路结构和连接结构。外围电路结构可以包括NMOS晶体管、PMOS晶体管、电阻器和电容器。NMOS晶体管、PMOS晶体管、电阻器和电容器可以用作配置行解码器、列解码器、页缓冲器电路和输入/输出电路的元件。连接结构可以包括接触插塞和线路。
为了便于描述，在本实施方式中，源极结构SL直接设置在基板100上。第一源极层SL1可以设置在基板100上。第一源极层SL1可以具有沿着由第一方向D1和第二方向D2限定的平面延伸的板的形状。例如，第一源极层SL1可以包括多晶硅。
第二源极层SL2可以设置在第一源极层SL1上。第三源极层SL3可以设置在第二源极层SL2上。层叠物CE可以设置在第三源极层SL3上。第二源极层SL2和第三源极层SL3以及层叠物CE可以设置在基板100的第一层叠区域SR1和第二层叠区域SR2上。公共源极线200可以设置在基板100的分隔区域DR上。公共源极线200可以穿过层叠物CE、第二源极层SL2和第三源极层SL3。
公共源极线200可以在第二方向D2上延伸。公共源极线200可以包括导电材料。例如，公共源极线200可以包括多晶硅或钨。
第二源极层SL2可以具有沿着由第一方向D1和第二方向D2限定的平面延伸的板的形状。第二源极层SL2可以包括导电层CL和气隙AG。导电层CL可以连接到第一源极层SL1和第三源极层SL3。气隙AG可以设置在导电层CL内部。换句话说，气隙AG可以被导电层CL围绕。导电层CL可以包括第一材料层pCL1和第二材料层pCL2。第一材料层pCL1可以与气隙AG的上表面、下表面和第一侧表面接触。第二材料层pCL2可以与气隙AG的第二侧表面接触。气隙AG的第一侧表面是与稍后描述的沟道结构CS相邻的侧表面，并且气隙AG的第二侧表面是与公共电源线200相邻的侧表面。气隙AG可以通过第一材料层pCL1与沟道结构CS间隔开，并且可以通过第二材料层pCL2与公共源极线200间隔开。导电层CL可以与稍后描述的沟道结构CS接触。例如，导电层CL的第一材料层pCL1可以与沟道结构CS接触。导电层CL可以与公共源极线200接触。例如，第一材料层pCL1和第二材料层pCL2可以与公共源极线200接触。
例如，第一材料层pCL1可以包括掺杂有掺杂剂的多晶硅。例如，第二材料层pCL2可以由多晶硅、掺杂有掺杂剂的多晶硅、氧化物层或金属层形成。
第三源极层SL3可以具有沿着由第一方向D1和第二方向D2限定的平面延伸的板的形状。例如，第三源极层SL3可以包括多晶硅。
层叠物CE可以包括第一绝缘图案IP1、第二绝缘图案IP2、栅极图案GP和覆盖图案CP。
第一绝缘图案IP1可以设置在第三源极层SL3上。例如，第一绝缘图案IP1可以包括氧化硅。
第二绝缘图案IP2和栅极图案GP可以设置在第一绝缘图案IP1上。第二绝缘图案IP2和栅极图案GP可以沿着第三方向D3交替层叠。第三方向D3可以是与基板100的上表面相交的方向。例如，第三方向D3可以是与基板100的上表面垂直的方向。
栅极图案GP可以包括栅极导电层。例如，栅极导电层可以包括掺杂硅层、金属硅化物层、钨、镍和钴中的至少一种，并且可以用作连接到存储器单元的字线或连接到选择晶体管的选择线。栅极图案GP还可以包括围绕栅极导电层的栅极屏障层。例如，栅极屏障层可以包括氮化钛和氮化钽中的至少一种。例如，第二绝缘图案IP2可以包括氧化硅。
每个覆盖图案CP可以设置在第二绝缘图案IP2之间。每个覆盖图案CP可以设置在栅极图案GP和公共源极线200之间。栅极图案GP和公共源极线200可以通过覆盖图案CP彼此分隔开。栅极图案GP和公共源极线200可以通过覆盖图案CP彼此电隔离。例如，覆盖图案CP可以包括氧化硅。
与所示不同，绝缘间隔物(未示出)可以代替覆盖图案CP将栅极图案GP和公共源极线200彼此电隔离。绝缘间隔物可以沿着公共源极线200的侧壁延伸。例如，绝缘间隔物可以包括氧化硅。
根据本实施方式的半导体存储器装置还可以包括穿过层叠物CE的沟道结构CS。沟道结构CS可以穿过第二源极层SL2和第三源极层SL3。沟道结构CS可以在第三方向D3上延伸。沟道结构CS可以与第一源极层SL1接触。沟道结构CS的最低部分可以设置在第一源极层SL1中。沟道结构CS可以与第二源极层SL2接触。
每个沟道结构CS可以包括填充层FI、围绕填充层FI的沟道层CH、围绕沟道层CH上部的第一隧道层TI1、围绕沟道层CH下部的第二隧道层TI2、围绕第一隧道层TI1的第一储存层DS1、围绕第二隧道层TI2的第二储存层DS2、围绕第一储存层DS1的第一阻挡层BI1以及围绕第二储存层DS2的第二阻挡层BI2。
填充层FI和沟道层CH可以穿过第二源极层SL2。沟道层CH的侧壁可以与第二源极层SL2的导电层CL接触。也就是说，沟道层CH的侧壁可以与第一材料层pCL1接触。第一隧道层TI1和第二隧道层TI2可以通过第二源极层SL2在第三方向D3上彼此间隔开。第一储存层DS1和第二储存层DS2可以通过第二源极层SL2在第三方向D3上彼此隔开。第二隧道层TI2、第二储存层DS2和第二阻挡层BI2可以设置在第一源极层SL1中。
例如，填充层FI可以包括氧化硅。例如，沟道层CH可以包括掺杂多晶硅或未掺杂多晶硅。第一隧道层TI1和第二隧道层TI2可以包括能够进行电荷隧穿的氧化物。例如，第一隧道层TI1和第二隧道层TI2可以包括氧化硅。例如，第一隧道层TI1和第二隧道层TI2可以具有能够进行电荷隧穿的第一厚度。第一储存层DS1和第二储存层DS2可以包括能够捕获电荷的材料。例如，第一储存层DS1和第二储存层DS2可以包括氮化物、硅、相变材料和纳米点中的至少一种。第一阻挡层BI1和第二阻挡层BI2可以包括能够阻挡电荷移动的氧化物。例如，第一阻挡层BI1和第二阻挡层BI2可以包括氧化硅。例如，第一阻挡层BI1和第二阻挡层BI2可以具有能够阻挡电荷移动的第二厚度。第二厚度可以比第一厚度更厚。
根据本实施方式的半导体存储器装置还可以包括连接到沟道结构CS的位线BL。位线BL可以在第一方向D1上延伸。位线BL可以被布置为在第二方向D2上彼此间隔开。每条位线BL可以通过位线接触件(未示出)电连接到沟道结构CS。位线BL可以包括导电材料。例如，位线BL可以包括钨、铝或铜。
在根据本实施方式的半导体存储器装置中，第二源极层SL2可以包括导电层CL和气隙AG并且气隙AG可以通过第二材料层pCL2与公共源极线200间隔开。另外，在形成第二材料层pCL2的工艺期间，可以通过执行第一材料层pCL1的蚀刻工艺来调整形成在第二源极层SL2中的气隙AG的位置和水平长度，以使得气隙AG的第二侧表面被暴露。另外，由于气隙AG被第一材料层pCL1和第二材料层pCL2围绕，所以在随后执行的工艺期间可以通过防止化学品的流入来防止第二源极层SL2被损坏。
图2A至图2J是例示根据本公开的实施方式的制造半导体存储器装置的方法的截面图。
为了简洁起见，相同的附图标记用于参照图1A和图1B描述的组件，并且省略重复的描述。
下面描述的制造方法仅仅是制造根据图1A至图1B的半导体存储器装置的方法的一个实施方式，并且制造根据图1A至图1B的半导体存储器装置的方法不限于下面描述的制造方法。
参照图2A，源极结构SL可以形成在基板100上。源极结构SL可以包括第一源极层SL1、源极牺牲结构SSC和第三源极层SL3。
例如，如图所示，源极牺牲结构SSC可以包括第一至第三源极牺牲层SSC1、SSC2和SSC3。作为另一示例，与所示不同，源极牺牲结构SSC可以由单层形成。在下文中，描述了源极牺牲结构SSC包括第一至第三源牺牲层SSC1、SSC2和SSC3的示例，但源极牺牲结构SSC的结构不限于此。
可以通过在基板100上依次形成第一源极层SL1、第一至第三源牺牲层SSC1、SSC2和SSC3以及第三源极层SL3来形成源极结构SL。
随后，可以在源极结构SL上形成第一绝缘层IL1，并且可以在第一绝缘层IL1上交替层叠第二绝缘层IL2和栅极牺牲层GSC。
例如，第一源极牺牲层SSC1可以包括氧化物或高介电常数(高k)材料。例如，高介电常数材料可以包括Al2O3。例如，第二源极牺牲层SSC2可以包括多晶硅。例如，第三源牺牲层SSC3可以包括氧化物或高介电常数(高k)材料。
例如，第一绝缘层IL1和第二绝缘层IL2可以包括氧化硅。栅极牺牲层GSC可以包括相对于第二绝缘层IL2具有高蚀刻选择性的材料。例如，栅极牺牲层GSC可以包括氮化硅。
参照图2B，可以形成穿过第一至第三源极牺牲层SSC1、SSC2和SSC3、第三源极层SL3、第一绝缘层IL1、第二绝缘层IL2和栅极牺牲层GSC的沟道结构CS。沟道结构CS可以包括初步阻挡层pBI、初步储存层pDS、初步隧道层pTI、沟道层CH和填充层FI。
形成沟道结构CS的步骤可以包括形成穿过第一至第三源极牺牲层SSC1、SSC2和SSC3、第三源极层SL3、第一绝缘层IL1、第二绝缘层IL2和栅极牺牲层GSC的孔HO，并且依次利用初步阻挡层pBI、初步储存层pDS、初步隧道层pTI、沟道层CH和填充层FI填充每个孔HO。
例如，初步阻挡层pBI可以包括氧化硅。例如，初步储存层pDS可以包括氮化物、硅、相变材料和纳米点中的至少一种。例如，初步隧道层pTI可以包括氧化硅。
可以形成穿过第一绝缘层IL1、第二绝缘层IL2和栅极牺牲层GSC的沟槽TR。沟槽TR可以穿过源极结构SL的至少一部分。例如，沟槽TR可以穿过源极结构SL的第三源极层SL3。
沟槽TR可以在第二方向D2上延伸。第三源极牺牲层SSC3的上表面可以被沟槽TR暴露，并且第三源极层SL3、第一绝缘层IL1和第二绝缘层IL2以及栅极牺牲层GSC的侧壁可以被暴露。沟槽TR可以与基板100的分隔区域DR垂直交叠。
可以形成共形地覆盖由沟槽TR暴露的第三源极牺牲层SSC3的上表面并且共形地覆盖第三源极层SL3、第一绝缘层IL1和第二绝缘层IL2以及栅极牺牲层GSC的侧壁的间隔物层SP。
例如，如图所示，间隔物层SP可以包括第一至第三间隔物层SP1、SP2和SP3。作为另一示例，与所示不同，间隔物层SP可以由单层形成。在下文中，描述了其中间隔物层SP包括第一至第三间隔物层SP1、SP2和SP3的示例，但是间隔物层SP的结构不限于此。
第一间隔物层SP1可以形成在限定沟槽TR的表面上。例如，第一间隔物层SP1可以包括氮化硅。第二间隔物层SP2可以形成在第一间隔物层SP1上，并且第三间隔物层SP3可以形成在第二间隔物层SP2上。例如，第二间隔物层SP2可以包括氧化硅，并且第三间隔物层SP3可以包括氮化硅。
根据孔HO和沟槽TR的形成，第一绝缘层IL1可以形成为第一绝缘图案IP1，并且第二绝缘层IL2可以是第二绝缘图案IP2。
参照图2C，可以去除第一到第三间隔物层SP1、SP2和SP3中每一个的一部分以及第二源牺牲层SSC2。去除第一至第三间隔物层SP1、SP2和SP3中的每一个的一部分以及第二源极牺牲层SSC2的步骤可以包括通过回蚀工艺去除第一至第三间隔物层SP1、SP2和SP3中的每一个的一部分、第三源极牺牲层SSC3的一部分和第二源极牺牲层SSC2的一部分，以及通过深出工艺去除全部第二源极牺牲层SSC2。
在去除全部第二源极牺牲层SSC2的步骤之后，可以图案化沟道结构CS的初步阻挡层pBI、初步储存层pDS和初步隧道层pTI。通过图案化步骤，初步阻挡层pBI可以形成为第一阻挡层BI1和第二阻挡层BI2，初步储存层pDS可以形成为第一储存层DS1和第二储存层DS2，并且初步隧道层pTI可以形成为第一隧道层TI1和第二隧道层TI2。在图案化沟道结构CS的初步阻挡层pBI、初步储存层pDS和初步隧道层pTI的同时，可以去除第一源极牺牲层SSC1和第三源牺牲层SSC3，并且可以去除第二间隔物层SP2和第三间隔物层SP3。因为第一至第三源极牺牲层SSC1、SSC2和SSC3被去除，并且初步阻挡层pBI、初步储存层pDS和初步隧道层pTI被图案化，所以可以在第一源极层SL1和第三源极层SL3之间形成空腔CA。空腔CA可以包括通过去除第一至第三源牺牲层SSC1、SSC2和SSC3形成的空的空间，以及通过蚀刻初步阻挡层pBI、初步储存层pDS和初步隧道层pTI形成的空的空间。
参照图2D，可以形成填充上述图2C中形成的空腔CA的一部分或全部以及沟槽TR的一部分的第一材料层pCL1。第一材料层pCL1可以填充在空腔CA中，并且可以在其中包括诸如接缝或空隙的气隙AG。第一材料层pCL1可以覆盖限定空腔CA的第一源极层SL1、第三源极层SL3和沟道结构CS的表面。第一材料层pCL1可以覆盖第一间隔物层SP1的侧壁。第一材料层pCL1可以沿着由沟槽TR和空腔CA暴露的表面形成。
第一材料层pCL1可以由掺杂有掺杂剂的多晶硅形成。例如，第一材料层pCL1可以由掺杂有硼、磷、砷、碳、氮和氢当中的至少一种掺杂剂的多晶硅形成。
参照图2E，通过执行蚀刻工艺来暴露形成在第一材料层pCL1中的气隙AG。可以使用干法蚀刻工艺或湿法蚀刻工艺来执行蚀刻工艺。在蚀刻工艺中，蚀刻工艺配方可以被配置为使得使用蚀刻气体和能够蚀刻第一材料层pCL1的化学品在各向同性或水平方向上的蚀刻速率高。例如，在蚀刻工艺期间，HBr、Cl2、F2、SC-1、NF4和NH3中的至少一种用于暴露形成在第一材料层pCL1中的气隙AG的一个侧表面。此时，气隙AG的开口部分可以被形成为使得入口的宽度比内部的宽度更宽。
参照图2F，第二材料层pCL2沿着第一材料层pCL1的暴露表面形成。此时，第二材料层pCL2形成到气隙AG的部分区域，并且气隙AG的一个暴露侧表面被第二材料层pCL2遮蔽。因此，与在第一材料层pCL1的形成工艺期间在第一材料层pCL1中形成的图2D的气隙AG相比，气隙AG的长度可以在水平方向上减小，并且与相邻气隙AG的连续性被阻断。
第二材料层pCL2可以由多晶硅、氧化物、金属或掺杂有硼、磷、砷、碳、氮和氢中的至少一种掺杂剂的多晶硅形成。
在形成第二材料层pCL2之前，可以沿着第一材料层pCL1的表面另外形成氧化物或碳基薄膜(未示出)。
参照图2G，执行蚀刻工艺以去除形成在沟槽TR中的第二材料层pCL2和第一材料层pCL1，从而暴露第一间隔物层SP1的侧壁。通过上述蚀刻工艺，第二材料层pCL2可以仅保留在气隙AG的一个侧表面上，并且可以暴露形成在空腔中的第一材料层pCL1的侧表面。图2G示出第一材料层pCL1保留在第三源极层SL3的侧壁上。然而，在第三源极层SL3的侧壁上形成的第一材料层pCL1可能在上述蚀刻工艺期间被去除以暴露第三源极层SL3的侧壁。可以使用干法蚀刻工艺或湿法蚀刻工艺来执行上述蚀刻工艺。
形成在空腔中的第一材料层pCL1、第二材料层pCL2和气隙AG可以被定义为第二源极层SL2。
参照图2H，可以去除第一间隔物层SP1，并且因此可以去除暴露的栅极牺牲层GSC。在去除牺牲栅极层GSC的工艺期间，第二材料层pCL2可以遮蔽气隙AG的开口，并且因此可以防止蚀刻化学品流入气隙AG中。
另外，在去除第一间隔物层SP1之前，可以沿着第一材料层pCL1、第二材料层pCL2和第一源极层SL1的暴露表面形成屏障层。屏障层可以由氧化硅形成。可以通过氧化第一材料层pCL1、第二材料层pCL2和第一源极层SL1的暴露表面来形成屏障层，并且屏障层可以被形成为在第一材料层pCL1、第二材料层pCL2和第一源极层SL1的表面上具有均匀的厚度或均匀的膜质量。屏障层可以防止第一源极层SL1、第一材料层pCL1和第二材料层pCL2由于在随后执行的栅极牺牲层GSC的去除工艺中使用的蚀刻剂(例如，磷酸)而被损坏。
参照图2I，可以在第二绝缘图案IP2之间形成栅极图案GP。随后，可以形成覆盖栅极图案GP的覆盖图案CP。覆盖图案CP可以用于电分离稍后形成的栅极图案GP和公共源极线200。可以通过部分氧化栅极图案GP来形成覆盖图案CP。另选地，可以通过去除一些栅极图案GP并且在已经去除一些栅极图案GP的空的空间中形成绝缘材料来形成覆盖图案CP。
参照图2J，可以在沟槽TR和空腔CA中形成公共源极线200。公共源极线200可以完全填充沟槽TR和空腔CA。随后，可以形成连接到沟道结构CS的位线接触件，并且可以形成连接到位线接触件的位线。
图3是例示根据本公开的实施方式的存储器系统1100的配置的框图。
参照图3，存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以包括参照图1A和图1B描述的结构。存储器装置1120可以是由多个闪存芯片构成的多芯片封装。
存储器控制器1110被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、错误校正代码(ECC)电路1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的所有控制操作，并且主机接口1113包括连接到存储器系统1100的主机的数据交换协议。另外，ECC电路1114检测并校正包括在从存储器装置1120读取的数据中的错误，并且存储器接口1115执行与存储器装置1120的接口互连。另外，存储器控制器1110还可以包括存储用于与主机接口互连的代码数据的只读存储器(ROM)。
上述存储器系统1100可以是存储器装置1120和存储器控制器1110与之组合的存储卡或固态盘(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-Express(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)和集成驱动器电子装置(IDE)等各种接口协议中的至少一种与外部(例如，主机)进行通信。
图4是例示根据本公开的实施方式的计算系统1200的配置的框图。
参照图4，计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。另外，当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、照相机图像处理器(CIS)、移动DRAM等。
如参照图3所描述的，存储器系统1210可以由存储器装置1212和存储器控制器1211构成。
尽管已经使用实施方式描述了本公开的技术精神，但是应当注意，上述实施方式是为了描述的目的而不是为了限制。另外，所属领域的技术人员将了解，在本公开的技术精神的范围内，各种另外的实施方式是可能的。
相关申请的交叉引用
本申请要求于2020年12月3日在韩国知识产权局提交的韩国专利申请第10-2020-0167805号的优先权，其全部公开内容通过引用并入本文。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
第一源极层；
第二源极层，所述第二源极层在所述第一源极层上；
层叠物，所述层叠物在所述第二源极层上；
沟道结构，所述沟道结构穿过所述层叠物和所述第二源极层；以及
公共源极线，所述公共源极线穿过所述层叠物和所述第二源极层，
其中，所述第二源极层包括气隙和围绕所述气隙的导电层。
2.根据权利要求1所述的半导体存储器装置，其中，所述气隙设置在所述沟道结构与所述公共源极线之间的区域中。
3.根据权利要求1所述的半导体存储器装置，其中，所述气隙通过所述导电层与所述沟道结构和所述公共源极线间隔开。
4.根据权利要求1所述的半导体存储器装置，其中，所述导电层包括：
第一材料层，所述第一材料层与所述气隙的上表面、下表面、以及与所述沟道结构相邻的第一侧表面接触；以及
第二材料层，所述第二材料层与所述气隙的与所述公共源极线相邻的第二侧表面接触。
5.根据权利要求4所述的半导体存储器装置，其中，所述第一材料层包括掺杂有掺杂剂的多晶硅。
6.根据权利要求4所述的半导体存储器装置，其中，所述第一材料层包括掺杂有硼、磷、砷、碳、氮和氢中的至少一种的多晶硅。
7.根据权利要求4所述的半导体存储器装置，其中，所述第二材料层包括多晶硅、掺杂有掺杂剂的多晶硅、氧化物层或金属层。
8.根据权利要求4所述的半导体存储器装置，其中，所述第一材料层的一部分与所述公共源极线接触。
9.根据权利要求4所述的半导体存储器装置，其中，所述第二材料层的一部分与所述公共源极线接触。
10.根据权利要求1所述的半导体存储器装置，其中，所述层叠物包括交替层叠的绝缘图案和栅极图案。
11.根据权利要求1所述的半导体存储器装置，其中，所述沟道结构包括：
沟道层，所述沟道层在垂直方向上延伸；
隧道层，所述隧道层围绕所述沟道层；
储存层，所述储存层围绕所述隧道层；以及
阻挡层，所述阻挡层围绕所述储存层，并且
所述第二源极层在所述沟道结构的下部区域中与所述沟道层接触。
12.一种制造半导体存储器装置的方法，该方法包括以下步骤：
形成包括源极牺牲结构的源极结构；
在所述源极结构上形成层叠物；
形成穿过所述层叠物的沟槽；
通过穿过所述沟槽去除所述源极牺牲结构形成空腔；
在所述空腔中形成包括气隙的第一材料层；
通过蚀刻所述第一材料层的一部分来暴露所述气隙的侧部；以及
形成与所述气隙的暴露侧部接触的第二材料层。
13.根据权利要求12所述的方法，该方法还包括在所述沟槽和所述空腔的空的空间中形成公共源极线的步骤。
14.根据权利要求12所述的方法，其中，形成所述第二材料层的步骤包括以下步骤：
沿着所述第一材料层的表面形成所述第二材料层，以使得所述气隙被所述第二材料层遮蔽；以及
蚀刻所述第二材料层的一部分，以使得所述第二材料层仅保留在所述气隙的所述暴露侧部。
15.根据权利要求12所述的方法，其中，蚀刻所述第一材料层，以使得所述气隙的开口的入口比所述气隙的内部宽。
16.根据权利要求12所述的方法，其中，蚀刻所述第一材料层的一部分的步骤包括使用HBr、Cl2、F2、SC-1、NF4和NH3中的至少一种来蚀刻所述第一材料层的所述一部分的步骤。
17.一种制造半导体存储器装置的方法，该方法包括以下步骤：
形成包括源极牺牲结构的源极结构；
在所述源极结构上形成层叠物；
形成穿过所述层叠物和所述源极结构的沟道结构；
形成穿过所述层叠物的沟槽；
通过穿过所述沟槽去除所述源极牺牲结构来形成空腔，所述沟道结构的下侧表面通过所述空腔被暴露；以及
在所述空腔中形成包括气隙的导电层，
其中，所述导电层包括：
第一材料层，所述第一材料层与所述沟道结构的下侧壁接触并且与所述气隙的上表面、下表面和第一侧表面接触；以及
第二材料层，所述第二材料层与所述气隙的第二侧表面接触。
18.根据权利要求17所述的方法，其中，形成所述导电层的步骤包括以下步骤：
在所述空腔内形成包括所述气隙的所述第一材料层；
蚀刻所述第一材料层，以使得所述气隙的所述第二侧表面被暴露；
沿着所述第一材料层的表面形成所述第二材料层，以使得所述气隙的所述第二侧表面被遮蔽；以及
蚀刻所述第二材料层的一部分，以使得所述第二材料层仅保留在所述气隙的所述第二侧表面上。
19.根据权利要求17所述的方法，其中，所述第一材料层包括掺杂有掺杂剂的多晶硅。
20.根据权利要求17所述的方法，其中，所述第二材料层包括多晶硅、掺杂有掺杂剂的多晶硅、氧化物层或金属层。
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