CN103608897A - 半导体薄膜结构以及其形成方法 - Google Patents

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Abstract

揭露一种形成半导体薄膜结构的方法以及使用所述方法所形成的半导体薄膜结构。为了避免基底与半导体氮化物之间晶格常数以及热膨胀系数不同造成的应力,以及所造成的基底的翘曲,所述方法包括在基底上方形成牺牲层,接着经由各种方法使其图案化。在牺牲层上方形成无机薄膜,接着选择性移除牺牲层,以形成由基底与基底上的无机薄膜所定义的空腔。

Description

半导体薄膜结构以及其形成方法
技术领域
本发明是关于一种半导体薄膜,且特别在于一种氮化镓(GaN)或氮化物与镓(Ga)以外的金属混合所形成的半导体薄膜以及其形成方法。本发明亦是关于一种具有所述半导体薄膜的电子或光电子元件以及其形成方法。本发明的技术领域,广义来说,可定义为用于将高品质的氮化物半导体薄膜形成在基底上方的半导体薄膜结构以及其形成方法。
背景技术
具有周期表中III至V族元素的氮化物半导体,早在电子或光电元件的领域中占有一席之地,未来将更具有举足轻重的地位。氮化物半导体的应用领域实际涵盖相当广的范围,举凡激光二极管一直到可在高温与高频率下操作的晶体管。另外,其应用领域还包括紫外线光检测器、弹性表面波装置以及发光二极管(LED)。
举例来说,氮化镓(GaN)是广为人知适用在蓝光LED或高温晶体管上的材料,然而其应用不仅限于此。对于氮化镓在微电子元件上的应用,亦有过广泛的研讨。当氮化镓内含于氮化镓合金(例如氮化铝镓(AlGaN)、氮化铟镓(InGaN)以及氮化铝铟镓(AlInGaN)等)时,氮化镓亦被广泛采用,对此下文将另有说明。
在使用氮化物半导体(例如氮化镓)的元件中,异质基底(例如蓝宝石、碳化硅(SiC)或硅)常用于生长氮化物半导体薄膜的基底。然而,由于异质基底与氮化物的晶格常数不符且热膨胀系数不同,因而在异质基底上生长的氮化物半导体薄膜会有少数错位,进而造成如裂开或翘曲等问题。
生长具有低缺陷密度的氮化镓薄膜,是制作氮化镓光电元件与微电子元件的主要技术。为此,「两段式生长法」,其包括在低温下形成氮化镓缓冲膜以及在高温下形成氮化镓外延膜,主要用于解决蓝宝石基底与氮化镓间晶格常数不符的问题,以生长高品质氮化镓结晶。这时,低温的氮化镓缓冲膜可将因晶格常数不符所产生的穿透错位数量降低至109/cm2的范围。然而,因氮化镓外延膜与蓝宝石基底间热膨胀系数不同,所造成的应力(stress)以及翘曲(warpage)问题,仍有待解决。
近来,各界积极研发氮化镓在白光LED照明上的应用。为了能使照明用白光LED打进一般市场,首先要能够大幅度降低白光LED晶片的价格。目前对白光LED的拓展竞争早已遍及全球。要实现对白光LED的拓展,可朝着扩大以大直径蓝宝石基底的LED的产能来着手。然而,随着蓝宝石基底的直径逐渐加大,蓝宝石基底的厚度也需要渐渐加厚,以防止蓝宝石基底在后续制造过程中弯曲。如上所述,氮化镓与异质基底间热膨胀系数不同,可能造成蓝宝石基底出现翘曲的现象。而随着蓝宝石的厚度变得愈来愈大,其弯曲的程度将变得愈来愈小。按照目前的预期,蓝宝石基底在直径为6英寸时,同时需具有1mm至1.3mm的厚度。
由于蓝宝石基底的热膨胀系数较大于氮化镓的热膨胀系数,因此当氮化镓在高温下生长而后在低温下冷却时,氮化镓外延膜内可能出现压缩应力。而因为硅基底的热膨胀系数比氮化镓的热膨胀系数小,所以当氮化镓在高温下生长而后在低温下冷却时,氮化镓外延膜内可能出现拉伸应力。若能适当降低前述的应力,则基底的翘曲亦可相对减少。意即,若能减轻施加至氮化镓膜的应力,则在基底直径维持不变的条件下,基底的厚度将可望减少。举例而言,当直径同为6英寸时,可使用厚度为500μm而非1mm的蓝宝石基底。在制造LED后,为了分离LED晶片,估计基底的厚度在约100μm的范围,且基底的剩余厚度会被移除。随着基底变得愈来愈薄,薄化后的基底可为LED产能面带来相当大的助益。
发明内容
技术课题
如上所述,本发明提供一种半导体薄膜结构以及其形成方法,能在氮化物半导体薄膜生长时降低施加在氮化物半导体薄膜上方的应力,并减少错位的数量,以形成高品质的氮化物半导体薄膜。
解决课题的技术手段
本发明提供一种形成半导体薄膜的方法,其中在基底上方形成牺牲层,而后借由各种方法使其图案化;在牺牲层上方形成无机薄膜,而后选择性移除牺牲层,以形成由基底与基底上的无机薄膜所定义的空腔,进而控制因基底与氮化物半导体薄膜间晶格常数与热膨胀系数的关系而产生的应力,以及基底因为应力所造成的翘曲。本发明还提供一种使用前述方法所形成的半导体薄膜结构。
发明的效果
综上所述,根据本发明例示性实施例,由于在基底上方定义有空腔,并经由空腔之间所裸露出来的基底来生长氮化物半导体薄膜,借以获取外延侧向成长法的效果。如此一来,便可形成具有少量缺陷密度的氮化物半导体薄膜,且可因为氮化物半导体薄膜缺陷密度的减少而增加其内部的量子效率。
空腔在薄膜结构内部有着调整折射率的功效。空腔可增加相对于基底的折射率差,使产生的光子更有效率的逸出,进而改善光散射的光萃取效率。承上述,若将根据本发明例示性实施例的半导体薄膜,用于制造例如LED的发光元件,将会大大改善LED的外部量子效率。
另外,当基底的热膨胀系数大于氮化物半导体薄膜的热膨胀系数时,氮化物半导体薄膜中的空腔将往表面方向压缩以减少施加到氮化物半导体薄膜的整体应力。此外,当基底的热膨胀系数小于氮化物半导体薄膜的热膨胀系数时,氮化物半导体薄膜中的空腔将往表面方向拉伸以减少施加到氮化物半导体薄膜的整体应力。
如此一来,当应力施加到氮化物半导体时,空腔可受挤压以局部松弛应力,进而减少基底的翘曲。因此,大面积的基底也可具有相对较薄的厚度。
特别是,由于空腔受到的牺牲层图案的形状、大小以及二维配置所控制,因此LED(例如使用前述半导体薄膜所制造)的光学特性(例如其发光图案)可受到调整。
由于牺牲层图案是使用经控制的制造过程(例如光刻法或纳米压印法)来形成,且空腔是使用前述经控制的制造过程来形成,并非不规律或随机的形成,因此空腔可有良好的再现性(reproducibility)且可有优异的元件均匀性(device uniformity)。
因此,由于氮化物半导体外延膜是以具优良性质的物质来生长,因此可实现具有高效率与高可靠度的光电子元件。另外,因为光萃取效率的改善,亦可实现具有高输出的激光二极管与发光二极管。
附图说明
图1绘示一种根据本发明第一例示性实施例的半导体薄膜结构以及其形成方法的剖面图。
图2至图4绘示根据本发明例示性实施例的半导体薄膜结构形成方法中,可用以形成牺牲层图案的各种方法的剖面图。
图5绘示一种根据本发明第二例示性实施例的半导体薄膜结构以及其形成方法的剖面图。
图6绘示一种根据本发明例示性实施例的半导体薄膜结构中牺牲层图案的多种二维配置以及其形成方法的平面图。
图7绘示一种根据本发明第三例示性实施例的半导体薄膜结构以及其形成方法的剖面图。
图8绘示一种根据本发明第四例示性实施例的半导体薄膜结构以及其形成方法的剖面图。
图9绘示一种根据本发明第五例示性实施例的半导体薄膜结构以及其形成方法的剖面图。
图10绘示一种根据本发明第六例示性实施例的半导体薄膜结构以及其形成方法的剖面图。
为了进行本发明实施例的最优选的形式
本发明的一个观点中提供一种半导体薄膜结构。半导体薄膜结构包括基底以及形成在基底上的无机薄膜,用以在基底与无机薄膜间定义多个空腔,以使各自分离的空腔具有受控的形状、大小以及二维配置。
半导体薄膜结构还包括形成在基底上的氮化物半导体薄膜。氮化物半导体薄膜具有至少两层膜的结构。多个其他空腔,其各自分离且具有受控的形状、大小以及二维配置,可定义在前述至少两层膜之间。当基底的热膨胀系数大于氮化物半导体薄膜的热膨胀系数时,所述空腔可被氮化物半导体薄膜压缩。
本发明另一个观点中提供一种形成半导体薄膜结构的方法。所述方法可包括:在基底上方形成牺牲层图案;在牺牲层图案上方形成无机薄膜;从形成有无机薄膜的基底上移除牺牲层图案,以形成由基底与无机薄膜所定义且各自分离的多个空腔。
上述方法更可包括在基底上方形成氮化物半导体薄膜。形成氮化物半导体薄膜的方法,可使用上述多个空腔之间的表面作为籽晶,经由外延侧向成长法(epitaxial lateral overgrowth,ELO)来进行。当无机薄膜与基底的材料不同时,上述方法还可包括:在形成无机薄膜以及移除牺牲层图案的步骤之间,将无机薄膜图案化,以暴露出上述多个空腔间的基底;或者在移除牺牲层图案以及形成氮化物半导体薄膜的步骤之间,将无机薄膜图案化,以暴露出上述多个空腔间的基底。
牺牲层图案可经由各种方法来形成。形成牺牲层图案的方法,可包括在基底上方涂布光刻胶层以及在光刻胶层上方进行光刻法。形成牺牲层图案的方法,可包括将用于纳米压印的树脂涂布到基底上,并在树脂上方进行纳米压印(nanoimprint)法。形成牺牲层图案的方法,可包括将有机纳米粒子附着到基底上以形成牺牲层图案。
形成无机薄膜的方法,可在不使牺牲层图案变形的温度下进行。无机薄膜可包括氧化硅(SiO2)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化锆(ZrO2)、氧化钇(Y2O3)-氧化锆(ZrO2)、氧化铜(CuO,Cu2O)以及氧化钽(Ta2O5)中至少一者。
空腔为移除牺牲层图案之后的空间。因此,这些空腔的形状、大小以及二维配置可取决于牺牲层图案的形状、大小以及二维配置。借由预先设定牺牲层图案的形状、大小以及二维配置,可使空腔具有受控的形状、大小以及二维配置。
上述方法更可包括在形成牺牲层图案后控制牺牲层图案的形状,以控制空腔的形状。举例来说,上述方法更可包括借由将牺牲层图案回流,以使牺牲层图案的形状变形。当牺牲层图案包括例如光刻胶层、树脂或有机纳米粒子等有机材料时,可进行回流(reflowing)以改变牺牲层图案的形状。
紫外线光检测器、弹性表面波装置、发光二极管、激光二极管、微电子元件以及具有所述结构的模块或系统,可借由本发明所提供的半导体薄膜结构的使用来制作。
具体实施方式
以下将借由本发明的较佳实施例并配合图式参考,以详细描述本发明。本发明可以不同形式来实施,然而,不所述被解释为限定用于以下实施例。提供此等实施例旨在使本揭露内容透彻且完整,并将向熟习此项技术者充分地传达本发明概念的范畴。在各图式中,为了清楚起见可能夸大其中膜层与区域的厚度。应理解,当一膜层被称为「在」另一膜层或基底「上」时,所述膜层可直接在所述另一膜层或基底上,或可存在介入膜层。相同的编号代表相同的元件。
图1绘示一种根据本发明第一例示性实施例的半导体薄膜结构以及其形成方法的剖面图。
参见图1(a),首先可在基底10上形成牺牲层图案20。各牺牲层图案20的厚度d在0.01μm至10μm的范围内;而且各牺牲层图案20的宽度w在0.01μm至10μm的范围内。各牺牲层图案20的厚度d以及宽度w,可根据最后欲形成的空腔来调整。如图1(a)所示,牺牲层图案20可以相同图案来形成并遍布于基底10上。然而,如图6所示,在基底10上方亦可局部以不同的图案来形成牺牲层图案20。
牺牲层图案20可根据各种方法来形成。其中一个可行方法为使用光刻法(photolithography method)。
举例来说,如图2(a)所示,可在基底10上方形成光刻胶层PR。将光刻胶层PR涂布到基底10上方的方法,可经由选自于由旋涂(spincoating)法、浸涂(dip coating)法、喷涂(spray coating)法、滴涂(dropping)法以及点涂(dispensing)法所组成的群组中任何一个方法来达成。在基底10上方涂布光刻胶层PR的较佳方法为旋涂法,以保持光刻胶层PR的均匀度。接着,使用光掩模12(如图2(b)所示,其具有合适的不透明图案11)将光刻胶层PR曝于光E。
光E可通过在光掩模12上的不透明图案11间的透区域,使光刻胶层PR曝光,并于光刻胶层PR中形成经曝光部分EA。接着,可将经曝光部分EA显影,使其从光刻胶层PR中移除,而使光刻胶层图案PR'留在基底10上方,如图2(c)所示。
根据半导体制造过程的设计技术,可调整在基底10上方的光刻胶层图案PR'的形状、大小以及二维配置,以控制不透明图案11并使其以规律的形状、大小以及间隔形成在光掩模12上。光刻胶层图案PR'可作为牺牲层图案20来使用。如有必要,可如图2(d)所示,进一步回流光刻胶层图案PR',使光刻胶层图案PR'的尖锐或/及尖角的角落改变成柔和或/及圆滑的角落。回流的光刻胶层图案PR'亦可作为牺牲层图案20来使用。
另一方面,可使用纳米压印法来形成牺牲层图案20。如图3(a)所示,可在基底10上方形成用于纳米压印的树脂R。将树脂R涂布到基底10上的方法,可经由选自于由旋涂法、浸涂法、喷涂法、滴涂法以及点涂法所组成的群组中任何一个方法来达成。可制备纳米压印印记使其具有适当凸凹图案13。纳米压印印记14通常可为以硅或石英来制作的母膜,亦可为以母膜来重制的有机模。
接着,如图3(b)所示,可以纳米压印印记14来平压树脂R。这时,可将树脂R填入凸凹图案13之间。当树脂R受到加热或在紫外线照射后受到纳米压印印记14压挤,或者当树脂R同时受到加热与紫外线照射时,用于纳米压印的树脂R可被硬化。接下来,可将纳米压印印记14自树脂R分离。如此一来,如图3(c)所示,留在基底10上方的硬化树脂R'即可作为牺牲层图案20来使用。
根据用于调整在基底10上方以纳米压印印记14所形成的硬化树脂R'的形状、大小以及二维配置的纳米压印法,可控制凸凹图案13,使其以规律的形状、大小以及间隔在纳米压印印记14上方形成。如有必要,亦可经由进一步透过加热或紫外线照射等来改变硬化树脂R'的形状。
另一方面,可使用有机纳米粒子来形成牺牲层图案20。举例来说,可将有机纳米粒子B(例如聚苯乙烯或聚亚酰胺)附着到基底10,以作为牺牲层图案20来使用,如图4(a)所示。此时,有机纳米粒子B可具有统一的大小与形状。较佳方法为,预先处理在基底10上方附着有有机纳米粒子B的部分,以使有机纳米粒子B具有规律二维配置。举例来说,当基底10具有疏水性(或涂有疏水层)时,仅有在基底10上方附着有有机纳米粒子B的部分,可经由亲水层的形成来预先处理。另外,可在上方制备有平面阵列图案的印记上黏贴亲水性材料,而后可以此印记压印到基底10上方。接着,可将具有亲水性质的有机纳米粒子B、涂有亲水层的有机纳米粒子B或混合亲水溶剂的有机纳米粒子B施加到基底10。如此一来,仅基底上方受过亲水处理的部分,可附着有机纳米粒子B。除了前述的方法外,为使有机纳米粒子B在基底10上方具有规律的二维配置,将有机纳米粒子B附着到基底10的方法,亦可经由多种变化(例如,静电力的使用)来实施。
此时,如图4(b)所示,亦可进行使有机纳米粒子B的形状变形的额外步骤,借由进一步的热处理,可使有机纳米粒子B’与基底10的接触区域变大,并避免有机纳米粒子B与基底10分离。
上方有以前述各种方法形成的牺牲层图案20的基底10,可包括所有用于生长半导体材料的异质外延薄膜的异质基底,例如蓝宝石基底、硅基底、碳化硅基底、砷化镓(GaAs)基底等。当基底10为硅基底时,基底10可在氮化铝(AlN)缓冲膜生长在基底10之后使用。在牺牲层图案20形成后,可在牺牲层图案20上方形成无机薄膜30,如图1(b)所示。无机薄膜30后续可用于与基底10搭配,以定义多个空腔。较佳的方法为,在不使牺牲层图案20变形的温度范围内形成无机薄膜30。无机薄膜30的形成可使用各种方法,例如原子层沉积(atomic layer deposition;ALD)法、湿式合成(wet synthesis)法、于金属薄成形成后使用氧化法等来进行。为使基底10的空腔结构稳定,在无机薄膜30形成后,较佳作法为使无机薄膜30与基底10直接接触。无机薄膜30可包括氧化硅(SiO2)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化锆(ZrO2)、氧化钇(Y2O3)-氧化锆、氧化铜(CuO,Cu2O)以及氧化钽(Ta2O5)中至少一者。若无机薄膜30的组成、强度以及厚度中至少一者受到调整,则施加于氮化物半导体薄膜(其后续将使用无机薄膜在半导体薄膜结构上方形成)的应力亦可受到调整。依据所使用的方法,无机薄膜30可以覆盖整个基底10的方式形成,以覆盖牺牲层图案20,或无机薄膜30可以仅覆盖牺牲层图案20的方式形成,以覆盖牺牲层图案20,其相关方法将在下文第四与第五实施例中作详细说明。
在无机薄膜30形成后,可自基底10选择性移除牺牲层图案20,如图1(c)所示。由于牺牲层图案20(如图2至图4中)是由光刻胶层、用于纳米压印的树脂或有机纳米粒子等聚合物所形成,因此所述牺牲层图案20可被加热且轻易地自基底10移除。要进一步经由氧化法轻易烧掉(fire)或移除牺牲层图案20,可加入包括氧气的气体化学反应。在某些情况下,可使用特定溶剂的化学反应来将牺牲层图案自基底10移除。如图1(c)所示,移除牺牲层图案20后,可获得具有各自分离的多个空腔C(其由基底10与无机薄膜30所定义)的半导体薄膜结构100。
无机薄膜30通常有非晶性(amorphousness)或具有细微晶粒的多晶性(polycrystallinity)。因此,半导体薄膜结构100的形成可经由两段式制造过程,包括:首先在氧化环境(oxidation ambient)于牺牲层图案20的分解温度T1对牺牲层图案20进行热处理,以自基底10移除牺牲层图案20;接着,将非晶性无机薄膜30加热至比分解温度T1高的较高温度T2,以密实化非晶性的无机薄膜30。
如图1(c)所示,经由前述方法所形成的半导体薄膜结构100可包括基底10以及无机薄膜30。基底10与无机薄膜30间各自分离的多个空腔C可定义成具有受控的形状、大小以及二维配置。空腔C为牺牲层图案20移除后的空间。因此,可根据牺牲层图案20的形状、大小以及二维配置来形成空腔C。所以,为使空腔C具有受控的形状、大小以及二维配置,可预先设定牺牲层图案20的形状、大小以及二维配置。在本发明第一例示性实施例中,空腔C可根据牺牲层图案20的设计,一致地定义成具有相同图案遍布于基底10上。然而,空腔C亦可根据本发明其他例示性实施例中牺牲层图案20的设计,定义为局部在基底10上方的不同的图案。
根据所需元件的设计,可使用各种方法在半导体薄膜结构100上方形成氮化物半导体薄膜。氮化物半导体薄膜可包括所有氮化物半导体材料,例如氮化镓(GaN)、氮化铟(InN)、氮化铝(AlN)或氮化镓铝铟(GaxAlyInzN(0<x,y,z<1))或前述的组合。由于空腔C在基底10上方,如果基底10与其上方的氮化物半导体薄膜(未绘示)具有不同的热膨胀系数,则应力能量可经由因空腔C的拉伸或压缩造成的局部变形而消耗。如此一来,可减少施加于氮化物半导体薄膜的热应力,进而减少基底10的翘曲。以下的例示性实施例中将有更详细说明。
图5绘示一种根据本发明第二例示性实施例的半导体薄膜结构以及其形成方法的剖面图。
参考图1所绘示的第一例示性实施例,如果无机薄膜30具有与基底10相同组成的材料(例如,基底10包括蓝宝石,且无机薄膜30包括Al2O3),则无机薄膜30与基底10直接接触的部分,可经由固相外延沿着基底10的结晶方向来结晶化。在后续生长氮化物半导体外延膜时,此结晶化部分可作为籽晶使用。
参考图1(a)与图1(b)的说明,图5(a)中,在基底10a上方可形成牺牲层图案20a,而在牺牲层图案20a上方则可形成无机薄膜30a。此时,基底10a可为蓝宝石基底,牺牲层图案20a可使用光刻法以光刻胶层来形成,且无机薄膜30a可包括氧化铝(Al2O3)。
氧化铝可使用沉积方法(例如原子层沉积法)沿着基底10a与牺牲层图案20a的拓扑(topologies),而形成均匀厚度。前述所用的沉积方法,亦可以使用湿式溶液的湿式合成法来取代。在湿式溶液沿着基底10a与牺牲层图案20a的拓扑均匀涂布后,氧化铝可经由加热、干燥或化学反应来合成。举例来说,在铝合金前驱物粉末(例如氯化铝(AlCl3))与溶剂(四氯乙烯(C2Cl4))混合后,将此混合物施加并涂布到基底10a与牺牲层图案20a,接着于氧气氛加热基底10a、牺牲层图案20a以及混合物,即可将氧化铝涂布到基底10a与牺牲层图案20a上。或者,在使用溅镀法等方法将金属铝薄膜沉积到基底10a与牺牲层图案20a上方后,可经由氧化制造过程在基底10a与牺牲层图案20a上方形成氧化铝。氧化铝形成后可具有非晶性(amorphousness)或具有细微晶粒的多晶性(polycrystallinity)。
接着,参考图1(c)的说明,图5(b)中可将牺牲层图案20a移除以在基底10a上方形成多个空腔C。在本发明第二例示性实施例中,由于牺牲层图案20a是以光刻胶层来形成,因此牺牲层图案20a在氧气氛中是以高温温度T1来加热并使用热解制造过程(灰化)来移除。
接着,可以高于温度T1的温度T2来加热基底10a。举例来说,当基底10a以及无机薄膜30a加热至近1000℃时,可从基底10a与氧化铝所形成的无机薄膜30a的介面处,沿着基底10a的结晶方向开始进行固相外延。此时,氧化铝可从非晶性变为多晶性,或者多晶体铝的细微晶粒可以增大,最佳为,氧化铝可变成与基底10a相同的单晶体。
因此,基底10a与无机薄膜30b的介面(在图5(c)中以虚线来表示)可被移除,如图5(c)所示。接着,可进一步在半导体薄膜结构上形成氮化物半导体薄膜50,如图5(d)所示。首先,可形成例如氮化铝镓(aluminum gallium nitride;AlxGa1-xN)的低温缓冲层41。虽然图5(d)绘示的低温缓冲层41是生长在空腔C之间的基底10a上方,然而低温缓冲层41亦可以生长成可以覆盖无机薄膜30b。氮化物半导体外延膜46,其包括未掺杂外延膜42(例如,未掺杂氮化镓(GaN)或未掺杂氮化铝镓(AlxGa1-xN))可于高温形成。为了制作发光元件(例如LED),所形成的氮化物半导体外延膜46应包括n型氮化物半导体薄膜43、具有MQW等结构的主动层44以及p型氮化物半导体薄膜45。基底10a中不具有空腔C的部分可作为籽晶,经由外延侧向成长法(epitaxial lateral overgrowth,ELO)来形成氮化物半导体薄膜50。由于氮化物半导体薄膜50是从空腔C所周围的基底10上方向上生长并于空腔C上方结合,因此所形成的氮化物半导体薄膜50可具有高品质。前述结构可用于制造氮化物半导体元件,且可根据氮化物半导体薄膜50中用来传递紫外光区、可见光区以及红外光区的光的材料,来调整氮化物半导体薄膜50的能隙(band gap)。
举例来说,可形成低温缓冲层41(例如氮化镓(GaN))使其具有足够的厚度,亦即,在10nm至100nm的大范围内,借以完整产生晶格松弛(lattice relaxation)。低温缓冲层41可应用一般CVD方法中表面反应控制部分的温度范围来形成。当氮化镓层在蓝宝石基底上方形成时,低温缓冲层41可采用400℃至700℃的温度范围来形成。由氮化铝(AlN)所形成的低温缓冲层41,其形成的温度范围可高于氮化镓层的温度范围。低温缓冲层41可使用各种沉积技术(例如,电子束蒸发器(e-beam evaporators)、升华源(sublimation sources)、努特生容器(Knudsen cell))、离子束沉积方法以及气相外延方法来形成(例如ALE、CVD、APCVD、PECVD、RTCVD、UHVCVD、LPCVD、MOCVD、GSMBE等)。
根据第二例示性实施例,在生长低温缓冲层41时,首先,将基底10a载入反应室。接着,使反应室中的压力、温度以及第V族前驱物与第III族前驱物的比例维持一致。反应室中,压力范围可为10torr至1000torr,温度范围可为300℃至1200℃,前驱物的比例范围可为1~1000000:1。当反应室维持稳定时,以恒定速度将第V族前驱物与第III族前驱物注入反应室,以在基底10a上方生长氮化物薄膜并获得低温缓冲层41。在低温缓冲层41达到预定的厚度以前,持续注入第V族前驱物与第III族前驱物。
接着,可在低温缓冲层41上方直接形成氮化物半导体薄膜50。氮化物半导体薄膜(例如,高温氮化镓外延膜)可在质量转移控制部分的温度范围内生长。氮化镓层生长在蓝宝石基底上方的温度范围可为700℃至1200℃,其等于或高于低温缓冲层41的生长温度。
在一个腔室中,或是反应室中两个经由传输腔室连接的处理腔室中,低温缓冲层41的形成与氮化物半导体50的形成可以不破坏真空(或原地(in situ))的方式来进行。
由于基底10a(蓝宝石基底)的热膨胀系数大于氮化物半导体薄膜50的热膨胀系数,在氮化物半导体薄膜50形成之后,当冷却氮化物半导体薄膜50时,空腔C将沿着表面方向压缩,因而使施加于氮化物半导体薄膜50的压缩应变(compressive strain)得以松弛,进而减少基底10a的翘曲。
如图5(d)所示,在前述产物结构上方更进一步形成电极(未绘示)时,即可制造半导体元件以及具有所述结构的模块或系统。举例来说,n型电极可形成在经由台面刻蚀(mesa-etching)所裸露的n型氮化物半导体薄膜43的表面上方,p型电极可形成在p型氮化物半导体薄膜45上方。综上所述,前述半导体元件可使用半导体薄膜结构,当然,配合适当图案化的半导体薄膜结构来形成。本技术领域中具有通常知识者将可视需求,制造所需的各式元件、以及使用各种元件的模块以及系统。
特别是,如果借由牺牲层图案20a来调整所述空腔C的形状、大小以及二维配置中至少一者,则施加于氮化物半导体薄膜50的应力、氮化物半导体薄膜50的光萃取量亦可受到调整。另外,LED发光图案可借由因折射率的规律变化带来的光晶体效率(photonic crystal effect)来调整。
图6为绘示牺牲层图案20a的各式二维配置以及架构一个晶片的基底的部分平面图。
首先,如图6中所示,牺牲层图案20a可沿着x轴方向或y轴方向,以直线与间隔(line and space)方式形成在基底10a上方。假设间距为500nm时,则每个1×1-mm晶片可形成有约1000个牺牲层图案20a。当牺牲层图案20a沿着上述的一个方向延伸时,可借由控制特定的一个方向(例如,控制偏振方向),来控制具有牺牲层图案20a的LED的光学特征。
图6(c)与图6(d)中,所绘示的牺牲层图案20a是以同心方形方式或同心圆方式来形成。以此种牺牲层图案20a所形成的LED,可沿着辐射角来控制其光输出特性。
此外,牺牲层图案20a在基底10a上的配置形式可以有各式的变形。牺牲层图案20a的光学性质可根据各式变化来控制。除了前述的直线与间隔方式,牺牲层图案20a另可以例如是岛状方式(island type)来形成,如图6(e)所示。虽然前述牺牲层图案20a是以规律的图案遍及基底10a的方式来形成,然而牺牲层图案20a亦可在基底10a上方以重复局部不同的图案的方式形成,如图6(f)所示。如此一来,基底10a上遍布的非规律图案或基底10a上局部不同的图案,可使基底10a的各区域或各部分别产生不同的应力松弛范围。
图7绘示一种根据本发明第三例示性实施例的半导体薄膜结构以及其形成方法的剖面图。
参考图5的说明,在半导体薄膜结构上方形成氮化物半导体薄膜50a,以使无机薄膜30b在基底10a上方定义出空腔C后,可额外形成另一个无机薄膜30c以进一步定义其他空腔C'。前述的另一个氮化物半导体薄膜50b可形成在其他无机薄膜30c上方。综上所述,根据本发明例示性实施例的半导体薄膜结构可包括在基底上方的至少两层的氮化物半导体薄膜50a与50b,并在氮化物半导体薄膜50a与50b之间定义出空腔C'。
图8绘示一种根据本发明第四例示性实施例的半导体薄膜结构以及其形成方法的剖面图。
参考图5的本发明例示性实施例,其中基底10a与无机薄膜30a分别为蓝宝石与氧化铝,其为相同的材料。当无机薄膜与基底使用的是不同的材料(例如,基底包括蓝宝石,而无机薄膜包括氧化硅(SiO2))时,由于无机薄膜会在高温温度T2下热处理的过程中被密实化,而不被作为籽晶使用,因此可更进一步蚀刻无机薄膜,以使空腔C之间的基底裸露出来。
参考图1(a)与图1(b)所绘示,图8(a)中,在基底10a上方形成牺牲层图案20a,然后在基底10a与牺牲层图案20a上方形成无机薄膜30a'。此时,基底10a可为蓝宝石基底,而牺牲层图案20a可使用光刻胶层经由光刻法来形成。无机薄膜30a'可使用与蓝宝石不同的材料,例如氧化硅。
参考图1(c)所绘示,可将牺牲层图案20a移除,以在基底10a上方形成多个空腔C,如图8(b)所示。由于牺牲层图案20a是使用光刻胶层来形成,因此牺牲层图案20a可以高温加热并移除。
接着,如图8(c)所示,可使用光刻法来图案化无机薄膜30a',以使空腔C之间的基底10a裸露出来。图案化的无机薄膜30a"可使基底10a中不具有空腔C的部分裸露出来。
接下来,如图8(d)所绘示,可进一步在半导体薄膜结构上方形成氮化物半导体薄膜50。由于氮化物半导体薄膜50是将基底10a中不具有空腔C所裸露的部分作为籽晶透过外延侧向成长法来生长,因此所形成的氮化物半导体薄膜50可为内有少数晶体缺陷的高品质薄膜。
同时,在本发明例示性实施例中,所绘示的无机薄膜30a'是在基底10a上首次形成空腔C之后进行图案化,然则无机薄膜30a'亦可在空腔C形成之前进行图案化。
图9绘示一种根据本发明第三例示性实施例的半导体薄膜结构以及其形成方法的剖面图。
参考图1(a)与图1(b)的说明,图9(a)中,在基底10a上方形成牺牲层图案20a,接着在牺牲层图案20a上方形成无机薄膜30a'可。此时,基底10a可为蓝宝石基底,牺牲层图案20a可以附着有机纳米粒子(例如聚苯乙烯珠(polystyrene beads))的方法来形成,且无机薄膜30a'可包括氧化硅。
如图9(a)所示,在使用湿式合成法时,所形成的无机薄膜30a可以仅覆盖牺牲层图案20a。亦即,所形成的无机薄膜30a'可以不覆盖牺牲层图案20a之间的基底10a。举例来说,在铝合金前驱物粉末(例如氯化铝(AlCl3))与溶剂(四氯乙烯(C2Cl4))混合之后,当此混合物施加并涂布到基底10a(其上已有以有机纳米粒子(例如聚苯乙烯珠)形成的牺牲层图案20a)上时,可进一步将铝合金前驱物粉末溶液涂布到牺牲层图案20a上者比涂布到基底10a上者多。
接着,参考图1(c)的说明,移除基底10a上方的牺牲层图案20a以形成多个空腔C,如图9(b)所示。举例来说,可将牺牲层图案20a加热至温度T1,以使其自基底20a移除。
接着,可将不具有牺牲层图案20a的基底10a从温度T1加热至温度T2(其温度高于温度T1)。举例来说,当不具有牺牲层图案20a的基底10a加热至近1000℃时,可从基底10a与无机薄膜30a'的介面,沿着基底10a结晶方向开始进行固相外延。此时,氧化硅可从非晶性变为多晶性,或者多晶体氧化硅的细微晶粒可以增大,以使无机薄膜30a'变为无机薄膜30b'。
接下来,如图9(d)所绘示,可进一步在半导体薄膜结构上方形成氮化物半导体薄膜50。由于氮化物半导体薄膜50是将空腔C之间的基底10a中不具有空腔C的部分作为籽晶,透过外延侧向成长法来生长,因此所形成的氮化物半导体薄膜50可为内有少数晶体缺陷的高品质薄膜。
图10绘示一种根据本发明第六例示性实施例的半导体薄膜结构以及其形成方法的剖面图。
参见图10(a),首先可在基底10b上方形成缓冲膜15(例如氮化铝)。此时,基底10b可为蓝宝石基底,而缓冲膜15可以溅镀厚度少于例如是
Figure BDA0000417312960000131
的氮化铝来形成。
接着,参考图1(a)与图1(b)的说明,图10(b)中,在基底10b上形成牺牲层图案20a,接着在缓冲膜15与牺牲层图案20a上形成无机薄膜30a。无机薄膜30a可以氧化铝或氮化铝来形成。
接着,参考图1(c)的说明,亦可移除牺牲层图案20a以在基底10a上方形成多个空腔C,如图10(c)所示。后续的步骤则与第二例示性实施例中所述相同。由于牺牲层图案20a是使用光刻胶层来形成,如果牺牲层图案20a被加热至高温,则可热解牺牲层图案20a,使其自基底10b移除。举例来说,可将牺牲层图案20a加热至温度T1,以使其自基底10b移除。
接着,可将不具有牺牲层图案20a的基底10b从温度T1加热至温度T2(其温度高于温度T1)。举例来说,当基底10b加热至近1000℃时,可根据基底10b的结晶方向产生固相外延,借以使基底10b以及缓冲膜15与无机薄膜30b之间的介面(在图10(c)中以虚线来表示)消失。在后续步骤中,可使用空腔C之间的基底10b作为籽晶,经由外延侧向成长法来形成高品质的氮化物半导体薄膜。
由于基底10b(例如硅基底)的热膨胀系数小于氮化物半导体薄膜的热膨胀系数,图10(c)中,在半导体薄膜结构上方形成氮化物半导体薄膜之后,于氮化物半导体薄膜冷却时,空腔C可往表面方向拉伸。如此一来,可松弛施加于氮化物半导体薄膜的拉伸应力,进而减少基底10b的翘曲。
虽然本发明例示性实施例已连同图示于上述特定实施例中说明,但须知所属技术领域中任何具有通常知识者应理解在不脱离本发明的精神和范畴下,可对本发明作各种修改与变更。

Claims (29)

1.一种半导体薄膜结构,其特征在于其包括:
基底;以及
无机薄膜,形成在所述基底上,用以在所述基底与所述无机薄膜间定义多个空腔,以使各自分离的所述空腔具有受控的形状、大小以及二维配置。
2.如权利要求1所述的半导体薄膜结构,其特征在于还包括形成在所述基底上方的氮化物半导体薄膜。
3.如权利要求2所述的半导体薄膜结构,其特征在于其中所述氮化物半导体薄膜具有至少两层膜的结构。
4.如权利要求3所述的半导体薄膜结构,其特征在于其还包括另一层无机薄膜,其形成于所述至少两层膜间,用以在所述至少两层膜间定义多个其他空腔,使各自分离的所述其他空腔具有受控的形状、大小以及二维配置。
5.如权利要求2所述的半导体薄膜结构,其特征在于其中所述基底的热膨胀系数大于所述氮化物半导体薄膜的热膨胀系数,以及所述空腔借由所述氮化物半导体薄膜往表面方向压缩。
6.如权利要求2所述的半导体薄膜结构,其特征在于其中所述基底的热膨胀系数小于所述氮化物半导体薄膜的热膨胀系数,以及所述空腔借由所述氮化物半导体薄膜往表面方向拉伸。
7.如权利要求1或2所述的半导体薄膜结构,其特征在于其中所述空腔在所述基底上一致地定义成相同的图案。
8.如权利要求1或2所述的半导体薄膜结构,其特征在于其中所述空腔在所述基底上局部地定义成不同的图案。
9.一种形成半导体薄膜结构的方法,其特征在于其包括:
在基底上形成牺牲层图案;
在所述牺牲层图案上形成无机薄膜;以及
从上方已形成有所述无机薄膜的所述基底移除所述牺牲层图案,以形成由所述基底与所述无机薄膜所定义且各自分离的多个空腔。
10.如权利要求9所述的形成半导体薄膜结构的方法,其特征在于其还包括在所述基底上方形成氮化物半导体薄膜。
11.如权利要求10所述的形成半导体薄膜结构的方法,其特征在于其中形成所述氮化物半导体薄膜的方法是使用所述基底中不具有所述空腔的部分作为籽晶,经由外延侧向成长法来进行。
12.如权利要求11所述的形成半导体薄膜结构的方法,其特征在于其中所述无机薄膜的材料与所述基底的材料不同;以及
还包括将所述无机薄膜图案化,以暴露出所述基底中不具有所述空腔的所述部分。
13.如权利要求10所述的形成半导体薄膜结构的方法,其特征在于其中所述基底的热膨胀系数大于所述氮化物半导体薄膜的热膨胀系数,以及所述空腔借由所述氮化物半导体薄膜往表面方向压缩,以减少所述基底在所述氮化物半导体薄膜形成后进行冷却时所造成的翘曲。
14.如权利要求10所述的形成半导体薄膜结构的方法,其特征在于其中所述基底的热膨胀系数小于所述氮化物半导体薄膜的热膨胀系数,以及所述空腔借由所述氮化物半导体薄膜往表面方向拉伸,以减少所述基底在所述氮化物半导体薄膜在形成后冷却所造成的翘曲。
15.如权利要求10所述的形成半导体薄膜结构的方法,其特征在于其中借由调整所述空腔的形状、大小以及二维配置中至少一者,以调整施加于氮化物半导体薄膜的应力、氮化物半导体薄膜的光萃取量以及发光图案中至少一者。
16.如权利要求9所述的形成半导体薄膜结构的方法,其特征在于其中形成所述牺牲层图案的方法包括将光刻胶层涂布到所述基底上以及在所述光刻胶层上进行光刻法。
17.如权利要求9所述的形成半导体薄膜结构的方法,其特征在于其中形成所述牺牲层图案的方法包括将用于纳米压印的树脂涂布到所述基底上以及在所述树脂上进行纳米压印法。
18.如权利要求9所述的形成半导体薄膜结构的方法,其特征在于其中形成所述牺牲层图案的方法包括将有机纳米粒子附着到所述基底上以形成所述牺牲层图案。
19.如权利要求9所述的形成半导体薄膜结构的方法,其特征在于其中各所述牺牲层图案的厚度在0.01μm至10μm的范围内;以及各所述牺牲层图案的宽度在0.01μm至10μm的范围内。
20.如权利要求9所述的形成半导体薄膜结构的方法,其特征在于其中形成所述无机薄膜的方法是在所述牺牲层图案不变形的温度下进行。
21.如权利要求9所述的形成半导体薄膜结构的方法,其特征在于其中所述无机薄膜包括氧化硅、氧化铝、氧化钛、氧化锆、氧化钇-氧化锆、氧化铜以及氧化钽中至少一者。
22.如权利要求10所述的形成半导体薄膜结构的方法,其特征在于其中借由调整所述无机薄膜的组成、强度以及厚度中至少一者,以调整施加于所述氮化物半导体薄膜的应力。
23.如权利要求9所述的形成半导体薄膜结构的方法,其特征在于其中借由预先设定所述牺牲层图案的形状、大小以及二维配置,以定义具有受控的形状、大小以及二维配置的所述空腔。
24.如权利要求9所述的形成半导体薄膜结构的方法,其特征在于其中借由调整所述牺牲层图案的形状,以调整所述空腔的形状。
25.如权利要求9所述的形成半导体薄膜结构的方法,其特征在于其还包括借由将所述牺牲层图案回流,以使所述牺牲层图案的形状变形。
26.如权利要求9所述的形成半导体薄膜结构的方法,其特征在于其中所述牺牲层图案在所述基底上方一致地以相同的图案来形成。
27.如权利要求9所述的形成半导体薄膜结构的方法,其特征在于其中所述牺牲层图案在所述基底上方局部以不同的图案来形成。
28.如权利要求9所述的形成半导体薄膜结构的方法,其特征在于其中移除所述牺牲层图案的方法是使用加热、以包括氧气的气体的化学反应以及以溶剂的化学反应中至少一者。
29.一种具有半导体薄膜结构的半导体元件,其特征在于其包括:
基底;
无机薄膜,形成在所述基底上,用以在所述基底与所述无机薄膜间定义多个空腔,使各自分离的所述空腔具有受控的形状、大小以及二维配置;以及
氮化物半导体薄膜,形成在所述基底上方。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106688113A (zh) * 2014-07-14 2017-05-17 首尔大学校产学协力团 半导体层叠结构以及使用半导体层叠结构分离氮化物半导体层的方法和装置
WO2017101520A1 (zh) * 2015-12-14 2017-06-22 厦门市三安光电科技有限公司 氮化物底层及其制作方法
CN107731838A (zh) * 2017-11-09 2018-02-23 长江存储科技有限责任公司 一种nand存储器及其制备方法
CN110692171A (zh) * 2017-04-12 2020-01-14 感应光子公司 超小型垂直腔表面发射激光器(vcsel)的发射器结构以及包括该发射器结构的阵列

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013105035A1 (de) 2013-05-16 2014-11-20 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines optoelektronischen Halbleiterchips
KR101547546B1 (ko) 2013-09-17 2015-08-28 서울대학교산학협력단 박막 구조체 및 그 제조방법
KR101557083B1 (ko) * 2013-10-07 2015-10-05 주식회사 헥사솔루션 반도체 적층 구조 및 그 형성 방법
KR20150086127A (ko) 2014-01-17 2015-07-27 삼성디스플레이 주식회사 액정 표시 장치
KR101590475B1 (ko) * 2014-07-10 2016-02-01 주식회사 헥사솔루션 반도체 적층 구조 및 그 형성 방법
KR102232265B1 (ko) * 2014-07-14 2021-03-25 주식회사 헥사솔루션 기판 구조, 그 형성방법, 및 이를 이용한 질화물 반도체 제조방법
TWI550921B (zh) 2014-07-17 2016-09-21 嘉晶電子股份有限公司 氮化物半導體結構
CN108780828B (zh) 2016-01-05 2022-02-11 苏州乐琻半导体有限公司 半导体器件
KR101809252B1 (ko) 2017-02-24 2017-12-14 서울대학교산학협력단 반도체 적층 구조, 이를 이용한 질화물 반도체층 분리방법 및 장치
TWM562491U (zh) * 2018-01-09 2018-06-21 Epileds Technologies Inc 紫外光發光二極體
CN108550527B (zh) * 2018-05-16 2021-01-22 京东方科技集团股份有限公司 一种图形化方法
KR102136579B1 (ko) 2018-07-27 2020-07-22 서울대학교산학협력단 표시 장치
KR20210102739A (ko) 2020-02-12 2021-08-20 삼성전자주식회사 Led 소자 및 그 제조방법과, led 소자를 포함하는 디스플레이 장치
KR102537068B1 (ko) * 2020-11-27 2023-05-26 서울대학교산학협력단 사파이어 나노 멤브레인 상에서 산화갈륨층을 포함하는 기판의 제조방법
KR102591096B1 (ko) * 2020-12-15 2023-10-18 연세대학교 산학협력단 인장 변형을 이용한 광 검출기 제조 방법, 이에 의해 제조되는 광 검출기, 및 그 제조 장치
US20220216368A1 (en) * 2021-01-04 2022-07-07 Samsung Electronics Co., Ltd. Semiconductor structure and method of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020081787A1 (en) * 2000-08-31 2002-06-27 Kohl Paul Albert Fabrication of semiconductor devices with air gaps for ultra low capacitance interconnections and methods of making same
JP2002200599A (ja) * 2000-10-30 2002-07-16 Sony Corp 三次元構造体の作製方法
KR20100029704A (ko) * 2008-09-08 2010-03-17 서울대학교산학협력단 질화물 박막 구조 및 그 형성 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5787104A (en) * 1995-01-19 1998-07-28 Matsushita Electric Industrial Co., Ltd. Semiconductor light emitting element and method for fabricating the same
KR100648759B1 (ko) 1998-09-10 2006-11-23 로무 가부시키가이샤 반도체발광소자 및 그 제조방법
JP3631724B2 (ja) * 2001-03-27 2005-03-23 日本電気株式会社 Iii族窒化物半導体基板およびその製造方法
US6936851B2 (en) * 2003-03-21 2005-08-30 Tien Yang Wang Semiconductor light-emitting device and method for manufacturing the same
FR2895419B1 (fr) * 2005-12-27 2008-02-22 Commissariat Energie Atomique Procede de realisation simplifiee d'une structure epitaxiee
US7928448B2 (en) 2007-12-04 2011-04-19 Philips Lumileds Lighting Company, Llc III-nitride light emitting device including porous semiconductor layer
KR101040462B1 (ko) * 2008-12-04 2011-06-09 엘지이노텍 주식회사 발광 소자 및 그 제조방법
JP5396911B2 (ja) * 2009-02-25 2014-01-22 富士通株式会社 化合物半導体装置及びその製造方法
DE112009004687B4 (de) 2009-04-24 2019-03-21 Hexasolution Co., Ltd. Verfahren zur Substratherstellung, bei dem Oxidkügelchen-Muster ausgebildet werden
KR101154596B1 (ko) * 2009-05-21 2012-06-08 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
US8864045B1 (en) * 2010-11-19 2014-10-21 Stc.Unm Aerosol fabrication methods for monodisperse nanoparticles

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020081787A1 (en) * 2000-08-31 2002-06-27 Kohl Paul Albert Fabrication of semiconductor devices with air gaps for ultra low capacitance interconnections and methods of making same
JP2002200599A (ja) * 2000-10-30 2002-07-16 Sony Corp 三次元構造体の作製方法
KR20100029704A (ko) * 2008-09-08 2010-03-17 서울대학교산학협력단 질화물 박막 구조 및 그 형성 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106688113A (zh) * 2014-07-14 2017-05-17 首尔大学校产学协力团 半导体层叠结构以及使用半导体层叠结构分离氮化物半导体层的方法和装置
CN106688113B (zh) * 2014-07-14 2020-09-22 三星电子株式会社 半导体层叠结构以及使用半导体层叠结构分离氮化物半导体层的方法和装置
WO2017101520A1 (zh) * 2015-12-14 2017-06-22 厦门市三安光电科技有限公司 氮化物底层及其制作方法
CN110692171A (zh) * 2017-04-12 2020-01-14 感应光子公司 超小型垂直腔表面发射激光器(vcsel)的发射器结构以及包括该发射器结构的阵列
CN110710072A (zh) * 2017-04-12 2020-01-17 感应光子公司 具有结合光束转向的超小型垂直腔表面发射激光发射器的器件
CN107731838A (zh) * 2017-11-09 2018-02-23 长江存储科技有限责任公司 一种nand存储器及其制备方法

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