CN101399228A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供半导体器件及其制造方法。半导体器件制造方法包括：在半导体衬底上形成氮化物层图案；通过使用所述氮化物层图案作为掩模蚀刻所述半导体衬底来形成沟槽；在所述半导体衬底的整个表面上形成绝缘层；通过抛光所述绝缘层以暴露所述氮化物层图案来形成器件隔离图案；移除所述氮化物层图案并且因此在所述半导体衬底的整个表面上形成第一多晶硅层；蚀刻所述第一多晶硅层以暴露所述器件隔离图案并且因此在所述器件隔离图案之间形成浮置栅极；形成覆盖所述浮置栅极的绝缘层并且在所述绝缘层上形成第二多晶硅层；和图案化所述第二多晶硅层和所述绝缘层并且因此形成控制栅电极和绝缘层图案。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
半导体存储器件主要分类为易失性存储器和非易失性存储器。
易失性存储器主要为RAM诸如DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)等，并且具有以下特征：当施加电源时输入和储存数据，当切断电源时丢失数据并因此不能储存数据。
另一方面，大部分非易失存储器具有ROM(只读存储器)的特征并且即使不施加电源也可储存数据。
鉴于当前的工艺技术，非易失性存储器件可以分类为浮置栅极类和金属绝缘体半导体(MIS)类。
然而，由于半导体器件日益提高的集成度，在对准有源区和浮置栅极方面存在困难，导致器件劣化。
发明内容
本实施方案涉及在浮置栅电极和控制栅电极之间具有提高的耦合比(coupling ration)的半导体器件。
本发明的该实施方案提供使用自对准浮置栅极工艺制造半导体器件的方法。
根据本发明的一个实施方案，制造半导体器件的方法包括：在半导体衬底上形成氮化物层图案，通过使用所述氮化物层图案作为掩模蚀刻该半导体衬底来形成沟槽，在该半导体衬底的整个表面上形成绝缘层，通过抛光该绝缘层以暴露氮化物层图案来形成器件隔离图案，除去氮化物层图案并且在该半导体衬底的整个表面上形成第一多晶硅层，蚀刻该第一多晶硅层以暴露器件隔离图案，由此在器件隔离图案之间形成浮置栅电极，形成覆盖浮置栅电极的绝缘层并且在该绝缘层上形成第二多晶硅层，和图案化该第二多晶硅层和绝缘层，由此形成控制栅电极和绝缘层图案。
根据本发明的一个实施方案，半导体器件包括：在半导体衬底上限定有源区的器件隔离图案；在有源区上形成的浮置栅电极，所述浮置栅电极的上部表面是凹陷的；在浮置栅电极上沿凹陷的上表面形成的绝缘层图案；和在绝缘层图案上形成的控制栅电极。
如上所述，根据本发明的某些实施方案，简化了工艺、增加了成品率并且降低了制造成本。
此外，根据本发明的某些实施方案，通过自对准方案形成浮置栅电极，由此防止未对准并且通过减小器件隔离图案和有源区之间的凹坑(divot)的深度来改善减薄效应(thinning effect)，并且因此提高器件的可靠性并降低缺陷率。
附图说明
图1至9是说明根据本发明的一个实施方案的半导体器件的制造方法的截面图。
具体实施方式
参考附图对半导体器件及其制造方法进行了详细描述。在以下描述中，可以选择性地或可替换地使用各个元件。对附图中各个构件的尺寸、测量进行放大以理解本发明。各个构件的测量比例可以不同于实际测量比例。
附图中显示的所有构件不应必须包括于本发明或用于限制本发明，并且可以加入或省去除了发明特性的核心构件之外的构件。在实施方案的描述中，当描述在层(膜)、区域、图案或结构中的每一个“之上/以上/上方/上部”或“之下/以下/下方/下部”形成层(膜)、区域、图案或结构中的每一个时，可理解为以下情况：层(膜)、区域、图案或结构中的每一个形成为直接接触层(膜)、区域、图案或结构中的每一个，并且还可理解为以下情况：可在其间另外形成其它层(膜)、其它区域、其它图案或其它结构。因此，所述涵义应该根据实施方案的技术构思来判断。
在本发明实施方案的描述中，为了实施方案的简洁，省略相关公开的结构或功能的详述。
图1至9是说明根据本发明的一个实施方案的半导体器件制造方法的截面图。
如图1所示，在由硅(Si)的基底形成的半导体衬底100上形成氧化物层图案101和氮化物层图案103。
氧化物层图案101和氮化物层图案103可以通过以下方法形成：在半导体衬底100上形成氧化物层和在所述氧化物层上形成氮化物层，并且通过光刻工艺图案化所述氮化物层和氧化物层。
氧化物层图案101和氮化物层图案103的厚度可以是
Figure A200810166814D0006131113QIETU
～
Figure A200810166814D0006131119QIETU
。
可以通过使用热氧化或沉积形成氧化物层101a。
参考图2，通过使用氧化物层图案101和氮化物层图案103作为掩模蚀刻半导体衬底100给定深度，由此形成沟槽110。
可以通过使用干蚀刻工艺诸如反应离子蚀刻(RIE)形成沟槽110。在这样的干蚀刻工艺中，通常，对离子施加能量以加速所述离子并且物理或人工地产生与半导体衬底100的撞击，由此除去半导体衬底100的硅原子。
结果，在半导体衬底100的沟槽形成区域上，形成具有给定深度的沟槽110并且限定半导体衬底上的有源区，在该有源区上形成器件。
氧化物层图案101和氮化物层图案103保留在半导体衬底100上。
参考图3，在其上已经形成氧化物层图案101、氮化物层图案103和沟槽110的半导体衬底100上形成绝缘层105a。
在具有给定深度的沟槽110中间隙填充绝缘层105a。
可以通过HDP-CVD(高密度等离子体化学气相沉积)形成绝缘层105a。绝缘层105a可以是氧化物层。
绝缘层105a的顶表面可以不通过具有沟槽110的半导体衬底100的阶梯覆盖来极化。
如图4所示，通过化学机械抛光来抛光和极化绝缘层105a的顶表面以暴露氮化物层图案103。
此处，氮化物层图案103可以用作化学机械抛光的蚀刻停止层。
在沟槽110内形成绝缘层图案103，因此形成器件隔离图案105。器件隔离图案105可以是即浅沟槽隔离图案。
器件隔离图案105可以从半导体衬底100突出
Figure A200810166814D0007131220QIETU
～
Figure A200810166814D0007131224QIETU
。
如图5和6所示，移除氮化物层图案103并且在半导体衬底100的整个表面上形成第一多晶硅层107a。
第一多晶硅层107a是浮置栅极形成材料，并且可以形成为具有足以覆盖器件隔离图案105和氧化物层图案101的厚度。
如图7所示，体蚀刻(bulk etch)第一多晶硅层107a的整个表面。
所述体蚀刻通过干蚀刻工艺诸如RIE工艺进行，并且通过蚀刻第一多晶硅层107a的整个表面直至暴露器件隔离图案105的顶表面，形成浮置栅电极107。
在器件隔离图案105和器件隔离图案105之间的有源区上形成浮置栅电极107，并且浮置栅电极107的上表面低于器件隔离图案105的上表面。
此时，各向异性蚀刻第一多晶硅层107a，因此第一多晶硅层107a可保留在器件隔离图案的侧壁中。
即，干蚀刻工艺是在衬底的垂直方向上的蚀刻速率大于在水平方向上的蚀刻速率的各向异性蚀刻方法，因此器件隔离图案105之间的第一多晶硅层107a在中心部分的蚀刻速率高于在边缘部分的蚀刻速率。
浮置栅电极107的上表面可以在器件隔离图案105之间形成为U形。
然后，可以蚀刻器件隔离图案105的一部分。
当蚀刻器件隔离图案105的一部分时，器件隔离图案105的顶部可以低于浮置栅电极107的顶部。
根据本发明的一个实施方案，通过自对准方案使用器件隔离图案105而无需掩模工艺和抛光工艺，形成浮置栅电极107，因此具有简化工艺和可防止由掩模未对准所导致的图案缺陷的优点。
此外，在本发明的一个实施方案中，通过自对准方案形成器件隔离图案105和浮置栅电极107，因此通过减小器件隔离图案105和有源区之间的凹坑的深度来改善减薄效应，由此防止电流泄漏和提高可靠性。
如图8所示，在其上具有器件隔离图案105和浮置栅电极107的半导体衬底100上连续沉积氧化物-氮化物-氧化物层(以下，称为‘ONO层’)，由此形成ONO层109a。
ONO层109a可以形成为沿浮置栅电极107的凹陷上表面具有均匀的厚度。
通过在ONO层109a上沉积多晶硅形成第二多晶硅层115a。
参考图9，通过图案化第二多晶硅层115a和ONO层109a，在浮置栅电极107上形成ONO图案109和控制栅电极115。
结果，可以在半导体衬底100上形成的有源区上形成由浮置栅电极107、ONO图案109和控制栅电极115构成的栅极堆叠物120。
虽然已经显示和描述了本发明的几个实施方案，但是本领域技术人员应理解在本实施方案中可做出改变而没有脱离本发明的原理和精神，本发明的范围由权利要求及其等同物所限定。

Claims (12)

1.一种制造半导体器件的方法，包括：
在半导体衬底上形成氮化物层图案；
通过使用所述氮化物层图案作为掩模蚀刻所述半导体衬底形成沟槽；
在所述半导体衬底的整个表面上形成绝缘层；
通过抛光所述绝缘层以暴露所述氮化物层图案形成器件隔离图案；
移除所述氮化物层图案，由此在所述半导体衬底的整个表面上形成第一多晶硅层；
蚀刻所述第一多晶硅层以暴露所述器件隔离图案，由此在所述器件隔离图案之间形成浮置栅电极；
形成覆盖所述浮置栅电极的绝缘层并且在所述绝缘层上形成第二多晶硅层；和
图案化所述第二多晶硅层和所述绝缘层，由此形成控制栅电极和绝缘层图案。
2.根据权利要求1所述的方法，其中使用干蚀刻对所述第一多晶硅层进行蚀刻。
3.根据权利要求1所述的方法，其中在通过蚀刻所述第一多晶硅层在所述器件隔离图案之间形成所述浮置栅电极中，所述浮置栅电极的中心部分的高度低于所述浮置栅电极的边缘部分的高度，所述边缘部分的高度低于所述器件隔离图案的高度。
4.根据权利要求1所述的方法，包括：在形成所述浮置栅电极之后，移除所述器件隔离图案的一部分。
5.根据权利要求1所述的方法，其中通过连续沉积氧化物层、氮化物层和氧化物层形成所述第一绝缘层。
6.根据权利要求1所述的方法，其中在所述半导体衬底上的所述氮化物层图案的形成包括：
在所述半导体衬底上形成氧化物层；
在所述氧化物层上形成氮化物层；和
通过图案化所述氮化物层和所述氧化物层形成所述氮化物层图案和所述氧化物层图案。
7.根据权利要求6所述的方法，其中所述氧化物层图案和所述氮化物层图案的厚度是
Figure A200810166814C00031
8.根据权利要求1所述的方法，其中所述器件隔离图案从所述半导体衬底突出
Figure A200810166814C00032
9.一种半导体器件，包括：
在半导体衬底上限定有源区的器件隔离图案；
在所述有源区上形成的浮置栅电极，所述浮置栅电极的上表面是凹陷的；
在所述浮置栅电极上沿所述凹陷的上表面形成的绝缘层图案；和
在所述绝缘层图案上形成的控制栅电极。
10.根据权利要求9所述的器件，其中所述器件隔离图案从所述半导体衬底突出
Figure A200810166814C00033
11.根据权利要求9所述的器件，其中所述绝缘层图案是氧化物层-氮化物层-氧化物层图案。
12.根据权利要求9所述的方法，其中所述浮置栅电极的中心部分的高度低于所述浮置栅电极的边缘部分的高度，所述边缘部分的高度低于所述器件隔离图案的高度。
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