CN107546270B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法。在半导体器件中，在形成在沟槽的内壁上/上方的栅极绝缘膜中，使得形成为覆盖沟槽的角部的栅极绝缘膜的一部分的膜厚度比形成在沟槽的侧面上/上方的栅极绝缘膜部分的一部分的膜厚度更厚。

Description

半导体器件及其制造方法
对于相关申请的交叉引用
包括说明书、附图和摘要的于2016年6月23日提交的日本专利申请No.2016-124326的公开内容通过引用整体并入本文。
技术领域
本发明涉及半导体器件和制造该半导体器件的技术(方法)，并且涉及例如有效地应用于沟槽型功率晶体管的技术和制造沟槽型功率晶体管的技术(方法)。
背景技术
例如，在日本未审查专利申请公开No.2013-232533中描述了形成悬突形(overhang-shaped)侧壁绝缘膜以覆盖非有源区中的栅极沟槽的上边缘的技术。
发明内容
在作为功率半导体器件之一的功率晶体管中，迄今为止主要使用了使用硅衬底(Si衬底)的类型的功率晶体管(以下描述为Si功率晶体管)。然而，在使用碳化硅衬底(以下描述为SiC衬底)的类型的功率晶体管(以下描述为SiC功率晶体管)中，与Si功率晶体管相比，获得了高的击穿电压和低损耗。这是因为碳化硅(SiC)的带隙比硅(Si)大，因此其击穿电压增加，因此即使当漂移层变薄时，也能够确保击穿电压。也就是说，在SiC功率晶体管中，即使漂移层变薄也能够确保击穿电压，另外，由于漂移层变薄，SiC功率晶体管的导通电阻降低。因此，可以说具有这种特性的SiC功率晶体管适用于要具有高击穿电压的半导体产品。
关于这一点，例如，对于SiC功率晶体管的器件结构，提出了经由栅极绝缘膜在沟槽中形成栅电极的类型的所谓的沟槽栅型功率晶体管。在沟槽栅型SiC功率晶体管中，电流在半导体芯片的厚度方向(纵向)上流动，因此集成度提高。因此，通过沟槽栅型SiC功率晶体管降低导通电阻。
然而，在经由栅极绝缘膜形成栅电极的沟槽中，当栅极电压已经被施加到栅电极时，在沟槽的角部比在沟槽的侧面更容易发生电场集中。这是因为在直角形状的地方(角部)比在平坦形状的地方(侧面)更容易发生电场集中。因此，在比针对诸如沟槽的侧面的平坦位置设定的栅极绝缘膜的初始击穿电压低的电压下，从沟槽的角部生成泄漏电流，结果，在低于设计值电压的电压下，栅极绝缘膜可能在沟槽的角部破裂。特别地，在SiC功率晶体管中，难以形成诸如Si功率晶体管的具有良好的膜质量的栅极绝缘膜，并且作为改进的余地，容易使上述点明显。
根据本说明书和附图的描述，本发明的待解决的其它事项和新颖特征将变得显而易见。
根据本发明的一个实施例，提供了一种半导体器件，其在已经形成在沟槽的内壁上/上方的栅极绝缘膜中，使得已经形成在沟槽的角部上/上方以覆盖角部的栅极绝缘膜部分的一部分的膜厚度比已经形成在沟槽的侧面上/上方的栅极绝缘膜的一部分的膜厚度更厚。
根据本发明的一个实施例，可以提高半导体器件的可靠性。
附图说明
图1是示出形成功率晶体管的半导体芯片的平面布局构造的一个示例的俯视图。
图2是示出构成相关技术的沟槽栅型功率晶体管的单位晶体管的截面结构的一个示例的截面图。
图3是示出根据一个实施例的单位晶体管的截面结构的一个示例的截面图。
图4是示意性地示出在从沟槽的内壁到源极区的上表面的一部分的范围上形成的栅极绝缘膜的详细构造的一个示例的放大图。
图5是示出根据一个实施例的半导体器件的制造工序的一个示例的截面图。
图6是示出图5的工序后的半导体器件的制造工序的截面图。
图7是示出图6的工序后的半导体器件的制造工序的截面图。
图8是示出图7的工序后的半导体器件的制造工序的截面图。
图9是示出图8的工序后的半导体器件的制造工序的截面图。
图10是示出图9的工序后的半导体器件的制造工序的截面图。
图11是示出图10的工序后的半导体器件的制造工序的截面图。
图12是示出图11的工序后的半导体器件的制造工序的截面图。
图13是示出图12的工序后的半导体器件的制造工序的截面图。
图14是示出图13的工序后的半导体器件的制造工序的截面图。
图15是示出根据变形例的沟槽栅型单位晶体管的截面构造的一个示例的截面图。
具体实施方式
虽然在以下的实施例中，当为了方便起见而要求划分时，通过划分为多个部分或实施例来进行说明，除非另有明确说明，这些部分或实施例并非彼此不相关，并且彼此相关，使得一个覆盖另一个的变形例、详细说明、补充说明等的一个或多个。
另外，在以下的实施例中，在提及构成要素的数目等(包括单位的数目、数值、数量/量和范围等)的情况下，除非另有明确限定，并且除非在原理上另外肯定地限于特定数目，否则不限于特定数量，并且可以至少是和/或不超过特定数目。
此外，在以下实施例中，无需赘言，除非另有明确说明，并且除非原理上清楚地是必须的，否则其构成要素(也包括元素步骤等)不一定是必须的。
同样地，在以下的实施例中，当提及构成要素等的形状和它们之间的位置关系等时，除非另有明确说明，并且除非另外明确地认为原理上它们不是近似或相似的，否则应该包括基本上近似或相似于形状等的那些。上述数值和范围也是如此。
此外，在为了说明实施例而示出的所有附图中，原理上将相同的附图标记指配给相同的构件，并省略其重复的描述。顺便提及，即使在平面图中也存在加阴影的情况，以便于图示。
<术语说明>
在本说明书中，术语“电子部件”是指利用电子的部件，特别地，在半导体中利用电子的部件被称为“半导体部件”。作为“半导体部件”的一个示例，可以给出半导体芯片。因此，包括“半导体芯片”的术语是“半导体部件”，“半导体部件”的上位概念是“电子部件”。
在本说明书中，“半导体器件”是包括半导体部件和与半导体部件电耦合的外部耦合端子的结构，并且意指半导体部件被例如密封体覆盖的结构。特别地，“半导体器件”被配置为通过外部耦合端子与外部设备电耦合。
此外，在本说明书中，术语“功率晶体管”意指单位晶体管的组合，其通过将多个单位晶体管(单元晶体管)彼此并联耦合(例如，将数千到数十万个单位晶体管彼此并联耦合)，还通过施加大于单位晶体管的容许电流的电流来实现单位晶体管的功能。例如，当单位晶体管用作开关元件时，“功率晶体管”作为适用于大于单位晶体管的容许电流的电流的开关元件来操作。特别地，在本说明书中，术语“功率晶体管”用作表示包括例如“功率MOSFET”和“IGBT”两者的上位概念的单词。
<半导体芯片的平面布局构造>
图1是示出形成功率晶体管的半导体芯片CHP的平面布局构造的一个示例的俯视图。如图1所示，半导体芯片CHP具有矩形形状，并且形成功率晶体管的单元区CR安装在半导体芯片CHP的中心。作为源电极SE的源极焊盘SPD形成在单元区CR的表面上/上方，并且栅极焊盘GPD被安装成与源极焊盘SPD分开封装在源极焊盘SPD中。栅极焊盘GPD与延伸成围绕单元区CR的栅极布线GL耦合。然后，将与源极焊盘SPD连接的源极配线SL安装在栅极布线GL外侧，以围绕栅极布线GL。
<改进的调查>
例如，在上述半导体芯片CHP的单元区CR中形成沟槽栅型功率晶体管。以下，对相关技术中的沟槽栅型功率晶体管的截面结构、以及本发明的发明人等进行了研究以改进相关技术的功率晶体管的事项进行说明。
顺便提及，本说明书中描述的“相关技术”是本发明人等新发现的、具有待解决事项的技术。虽然不是众所周知的现有技术，但是相关技术是已经用新技术思想的基础艺术/技术(未知的艺术/技术)进行了描述的技术。
图2是示出构成相关技术的沟槽栅型功率晶体管的单位晶体管的截面结构的一个示例的截面图。在图2中，相关技术的沟槽栅单位晶体管具有例如由半导体衬底1S上/上方的n型半导体层构成的漂移层(外延层)EPI，半导体衬底1S包含SiC，并且由p型半导体层构成的沟道层CH形成在漂移层EPI上/上方。然后，在沟道层CH的表面上/上方形成由n型半导体区构成的源极区SR。
这里，沟槽TR形成为贯穿源极区SR和沟道层CH并到达漂移层EPI。然后，在从沟槽TR的内壁到源极区SR的上表面的一部分的范围内形成由例如氧化硅膜构成的栅极绝缘膜GOX(P)，并且栅极电极GE形成为与栅极绝缘膜GOX(P)接触。如图2所示，栅电极GE具有所谓的“T栅极结构”，栅电极GE填充沟槽TR的内部，并且具有在源极区SR的上表面的一部分上叠置的突出部。
接下来，在与沟槽TR接触的源极区SR的一个端部的相反侧的另一端部形成达到沟槽层CH的凹槽，并且在该凹槽的底部上/上方形成体接触区BC。该体接触区BC由杂质浓度高于沟道层CH的杂质浓度的p型半导体区构成。
如图2所示，由例如氧化硅膜构成的层间绝缘膜IL形成为覆盖栅电极GE的突出部。然后，形成覆盖层间绝缘膜IL并与源极区SR和体接触区BC接触的源极SE。因此，源极区SR和体接触区BC通过源电极SE彼此电耦合。体接触区BC具有确保源电极SE和沟道层CH之间的欧姆接触的功能，并且源电极SE和沟道层CH经由体接触区BC彼此电耦合。
因此，向源极区SR和沟道层CH供应相同的电位，由此抑制寄生双极晶体管的导通操作，该寄生双极晶体管由作为n型半导体区的源极区SR、作为p型半导体层的沟道层CH和作为n型半导体层的漂移层EPI构成。这是因为：源极区SR和沟道层CH在相同的电位彼此电耦合意味着在寄生双极晶体管的基极和发射极之间不发生电位差，由此寄生双极晶体管的导通操作被抑制。
尽管相关技术的沟槽栅单位晶体管如上所述构成，但是根据本发明的发明人等的研究，在相关技术中存在以下将说明的改进的余地。
具体地，在图2中，当栅极电压施加到栅电极GE时，在沟槽TR的角部容易发生电场集中，该角部被示为区域AR。同样，当栅极电压施加到栅极GE时，在沟道TR的角部上也容易发生电场集中，该角部被示为区域BR。因此，当使得栅极绝缘膜GOX(P)的膜厚度均匀时，在低于针对诸如沟槽TR的侧面的平坦位置设置的栅极绝缘膜的原始击穿电压的电压，从沟槽TR的角部生成泄漏电流，因此存在栅极绝缘膜在低于设计值电压的电压下破裂的可能性。也就是说，在相关技术中，从提高半导体器件的可靠性的观点出发，存在改善的余地。因此，在本实施例中，设计了相关技术中存在的并且具有改进余地的要点。以下，对基于其已经设计了上述点的本实施例的技术思想进行描述。
<半导体器件的构造>
图3是示出根据本实施例的单位晶体管的截面结构的一个示例的截面图。单位晶体管形成在图1所示的单元区CR中。如图3所示，根据本实施例的单位晶体管包括例如包含SiC的半导体衬底1S，并且由n型半导体层构成的漂移层ERI形成在半导体衬底1S上/上方。在这种情况下，半导体衬底1S和漂移层EPI用作单位晶体管(功率晶体管)的漏极区。特别地，漂移层EPI具有确保漏极区和稍后描述的源极区SR之间的击穿电压的功能。在本实施例中，例如，漂移层EPI由碳化硅制成，该碳化硅是带隙比硅更大的宽带隙半导体。这里，由于SiC的介电击穿强度大于Si(硅)的介电击穿强度，因此在本实施例中，当使用硅时，可以使得用于确保击穿电压的漂移层EPI的厚度比漂移层EPI的厚度薄，并且可以使得漂移层EPI的杂质浓度高。因此，可以抑制由于漂移层EPI的存在而导致的导通电阻的增加。也就是说，在本实施例中，通过制造半导体衬底IS和SiC的漂移层EPI，可以同时获得导通电阻的降低和击穿电压。
接下来，如图3所示，由p型半导体层构成的沟道层CH形成在漂移层EPI上/上方。沟道层CH是适于形成反型层(n型半导体层)的区域。然后，由n型半导体区构成的源极区SR形成在沟道层CH的表面上/上方。然后，形成贯穿源极区SR和沟道层CH并到达漂移层EPI的沟槽TR，并且在从沟槽TR的内壁到源极区SR的上表面的一部分的范围内形成由例如氧化硅膜构成的栅极绝缘膜GOX1。然后，由例如多晶硅膜构成的栅电极GE形成为经由栅极绝缘膜GOX1填充沟槽TR，另外，栅电极GE具有突出部，该突出部从沟槽TR突出，并且被布置在源极区SR的表面的一部分上方。因此，根据本实施例的栅电极GE也具有所谓的“T栅极结构”。
此外，如图3所示，与沟槽TR接触的源极区SR的一个端部的相反侧的另一个端部与到达沟道层CH的凹槽接触，并且在凹槽的底部上/上方形成由杂质浓度高于沟道层CH的p型半导体区构成的体接触区BC。此外，如图3所示，由例如氧化硅膜构成的层间绝缘膜IL形成为覆盖栅电极GE的突出部。然后，形成覆盖层间绝缘膜IL并与源极区SR和体接触区BC接触的源电极SE。因此，源极区SR和体接触区BC通过源电极SE彼此电耦合。体接触区BC具有确保源电极SE和沟道层CH之间的欧姆接触的功能，并且因此，源电极SE和沟道层CH经由体接触区BC彼此电耦合。
根据本实施例配置的沟槽栅型单位晶体管通过将至少是阈值电压的栅极电压施加到栅电极GE来在与沟槽TR的侧面接触的沟道层CH上/上方形成反型层(n型半导体区)。由此，源极区SR和漂移层EPI(漏极区)经由反转层电彼此电耦合，并且当源极区SR和漏极区之间存在电位差时，电子从源极区SR通过反型层流向漂移层EPI。换句话说，电流从漂移层EPI通过反转层流向源极区SR。当以这种方式将至少是阈值电压的栅极电压施加到单位晶体管的栅电极GE时，单位晶体管被操作为导通状态。另一方面，当低于阈值电压的电压施加到单位晶体管的栅电极GE时，形成在沟道层CH上/上方的反型层消失，源极区SR和漂移层EPI变为非导通。因此，单位晶体管被操作为截止状态。可以看出，以上述方式，通过改变施加到单位晶体管的栅电极GE的栅极电压的电平，可以将单位晶体管操作为导通/截止状态。
这里，基于其形成反型层的阈值电压取决于形成在沟槽TR的侧面上/上方的栅极绝缘膜GOX1的膜厚度而变化。也就是说，形成在面向沟道层CH的沟槽TR的侧面上/上方的栅极绝缘膜GOX1的部分具有调节阈值电压的功能，并且取决于栅极绝缘膜GOX1的上述部分的膜厚度来确定阈值电压。因此，取决于基于其形成反型层的阈值电压来确定形成在面向沟道层CH的沟槽TR的侧面上/上方的栅极绝缘膜GOX1的部分的膜厚度。根据本实施例的单位晶体管以上述方式形成。
<实施例的特征>
接下来，对本实施例的特征点进行描述。本实施例的特征点在于，如图3所示，栅极绝缘膜GOX1被构造成具有膜厚度彼此不同的部分。具体地，如图3所示，在栅极绝缘膜GOX1中，使得覆盖与源极区SR接触的沟槽TR的一个角部的部分的膜厚度比与沟道层CH接触的部分的膜厚度更厚，并且使得覆盖与漂移层EPI接触的沟槽TR的另一个角部的部分的膜厚度比与沟道层CH接触的部分的膜厚度更厚。由此，根据本实施例，能够防止栅极绝缘膜GOX1在容易发生电场集中的沟槽TR的角部破裂。由此，能够提高半导体器件的可靠性。
这里，为了防止栅极绝缘膜GOX1破裂，也可以使栅极绝缘膜GOX1的整体膜厚度均匀地厚。然而，在这种情况下，也使得在与沟道层CH接触的沟槽TR的侧面上/上方形成的栅极绝缘膜GOX1的部分的膜厚度较厚。从调节基于其形成反型层的阈值电压的观点出发，确定在与沟道层CH接触的沟槽TR的侧面上/上方形成的栅极绝缘膜GOX1的部分的膜厚度，因此难以使所涉及的部分的膜厚度变厚，而不考虑阈值电压的调节。
另一方面，当覆盖与源极区SR接触的沟槽TR的角部的栅极绝缘膜GOX1的一部分的膜厚度和覆盖与漂移层EPI接触的沟槽TR的角部的栅极绝缘膜GOX1的一部分的膜厚度被确定为与在沟槽TR的侧面上/上方形成的栅极绝缘膜GOX1的一部分的膜厚度一致时，将引起由电场集中导致的介电击穿电压的降低。
因此，在本实施例中，例如，如图3所示，分别使得覆盖与源极区SR接触的沟槽TR的角部的栅极绝缘膜GOX1的部分的膜厚度以及覆盖与漂移层ERI接触的沟槽TR的角部的栅极绝缘膜GOX1的部分的膜厚度比与沟道层CH接触的栅极绝缘膜GOX1的部分的膜厚度更厚。因此，根据本实施例，在基于其形成反型层的阈值电压维持为等于设计值的同时，能够有效地抑制覆盖沟槽TR的角部的栅极绝缘膜GOX1的部分的破裂。
此外，根据本实施例的栅极绝缘膜GOX1具有在膜厚度上较厚且覆盖沟槽TR的角部的部分。这意味着可以增加栅电极GE和源极区SR之间的距离以及栅电极GE和漂移层EPI之间的距离，并且由此可以减小栅电极GE和源极区SR之间的寄生电容以及栅电极GE与漏极区(漂移层EPI)之间的寄生电容。
因此，根据本实施例的单位晶体管，由于寄生电容的降低，能够促进切换动作(ON/OFF切换动作)的加速。如上所述，根据本实施例，不仅可以提高半导体器件的可靠性，而且可以促进半导体器件的性能的提高。
根据本实施例的单位晶体管是精确地有用的，因为特别地，栅极GE具有如图3所示的所谓的“T型栅结构”。原因在于，“T型栅结构”具有形成为从沟槽TR突出并且悬挂在源极区SR的上表面的一部分上的突出部，因此电场集中不仅发生在沟道TR的底侧角部，而且发生在与源极区SR接触的沟槽TR的上侧角部。也就是说，在“T型栅极结构”中，容易在沟槽TR具有的所有四个角部发生电场集中。因此，根据本实施例的特征点，使得分别覆盖沟槽TR的四个角部的栅极绝缘膜GOX1的部分较厚，可以增加形成在容易发生电场集中的沟槽TR的所有部分上/上方的栅极绝缘膜GOX1的部分的膜厚度，结果可以获得这样的有利的效果：有效地抑制在具有“T型栅结构”的单位晶体管中，在低电压下会发生的栅极绝缘膜GOX1的破裂。
接着，对根据本实施例的栅极绝缘膜GOX1的详细构造进行描述。图4是示意性地示出从沟道TR的内壁到源极区SR的上表面的一部分的范围上方形成的栅极绝缘膜GOX1的详细构造的一个示例的放大图。在图4中，根据本实施例的栅极绝缘膜GOX1包括与沟道层CH接触的第一部分FP、与第一部分FP邻接且与源极区SR接触的第二部分SP和与第一部分FP邻接并且与漂移层EPI接触的第三部分TP。
然后，第二部分SP包括与第一部分FP邻接的第一膜厚度部分FF1和与第一膜厚度部分FF1邻接的第二膜厚度部分SF2，使得第二膜厚度部分SF2比第一膜厚度部分FF1更厚，并且覆盖与源极区SR接触的沟槽TR的角部。
另一方面，第三部分TP包括与第一部分FP邻接的第三膜厚度部分TF3和与第三膜厚度部分TF3邻接的第四膜厚度部分FF4，使得第四膜厚度部分FF4比第三膜厚度部分TF3更厚，并形成在沟槽TR的底部上/上方。
这里，栅绝缘膜GOX1的第一部分FP由与沟道层CH接触的绝缘膜IF1和形成在绝缘膜IF1上/上方并且在膜厚度上使得其比绝缘膜IF1更厚的绝缘膜IF3构成。另一方面，构成栅极绝缘膜GOX1的第二部分SP的第一膜厚度部分FF1由绝缘膜IF1和绝缘膜IF3构成，并且构成栅极绝缘膜GOX1的第二部分SP的第二膜厚度部分SF2由使得其在膜厚度上比绝缘膜IF3更厚的绝缘膜IF2和形成在绝缘膜IF2上/上方的绝缘膜IF3构成。
此外，构成栅极绝缘膜GOX1的第三部分TP的第三膜厚度部分TF3由绝缘膜IF1和绝缘膜IF3构成，第四膜厚度部分FF4包括由绝缘膜IF2和绝缘膜IF3构成的部分。在这种情况下，绝缘膜IF1至IF3中的每一个都是例如氧化硅膜。然后，例如，通过使用热氧化法，在由SiC制成的漂移层EPI和沟道层CH的暴露区域上/上方形成绝缘膜IF1，并且因此如后所述，绝缘膜IF1中包含碳。
根据在本实施例中如上述构成的栅极绝缘膜GOX1，实现下述构造：分别使得覆盖与源极区SR接触的沟槽TR的角部的栅极绝缘膜GOX1的一部分的膜厚度和覆盖与漂移层EPI接触的沟槽TR的角部的栅极绝缘膜GOX1的部分的膜厚度比与沟道层CH接触的栅极绝缘膜GOX1的部分的膜厚度更厚。由此，根据本实施例，能够防止栅极绝缘膜GOX1在容易发生电场集中的沟槽TR的角部破裂，从而可以提高半导体设备的可靠性。
<根据本实施例的半导体器件的制造方法>
如上所述构成根据本实施例的沟槽栅型单位晶体管。以下，参照附图对其制造方法进行描述。
首先，如图5所示，准备其上/上方已经形成了作为n型半导体层的漂移层EPI并由SiC制成的半导体衬底1S。然后，例如，通过使用例如光刻技术和离子注入方法，在漂移层EPI上/上方形成作为p型半导体层的沟道层CH。此后，通过使用例如光刻技术和离子注入方法，在沟道层CH的表面上/上方形成作为n型半导体区的源极区SR。
然后，通过使用例如光刻技术和蚀刻技术来形成贯穿源极区SR和沟道层CH并到达漂移层EPI的沟槽TR。此外，通过使用例如光刻技术和蚀刻技术来形成穿过源极区SR并到达沟道层CH的凹槽，并且通过使用例如光刻技术和离子注入法，在沟槽的底部上或/上方形成作为p型半导体区的体接触区BC，其杂质浓度比沟道层CH的p型半导体层更高。
接下来，如图6所示，在包括沟槽TR的内壁和源极区SR的上表面的区域上/上方形成多晶硅膜PF1。多晶硅膜PF1可以通过使用例如CVD(化学气相沉积)法来形成。
此后，如图7所示，在多晶硅膜PF1上/上方形成氮化硅膜SNF。氮化硅膜SNF可以通过使用例如CVD法来形成。然后，如图8所示，对氮化硅膜SNF进行各向异性蚀刻。因此，例如，氮化硅膜SNF仅留在沟槽TR的侧壁和凹槽的侧壁上。换句话说，除去在其它区域上形成的氮化硅膜SNF，并暴露出多晶硅膜PF1。
然后，如图9所示，通过使用例如热氧化法来氧化暴露的多晶硅膜PF1，以形成由氧化硅膜构成的绝缘膜IF2。此时，被抗氧化的氮化硅膜SNF覆盖的多晶硅膜PF1不被氧化。
然后，如图10所示，通过使用例如使用热磷酸的湿蚀刻技术，除去氮化硅膜SNF并且然后除去暴露的多晶硅膜PF1。因此，如图10所示，留下绝缘膜IF2。
然后，如图11所示，通过使用例如热氧化法，在从绝缘膜IF2暴露出的沟槽TR的内壁上/上方形成由氧化硅膜构成的绝缘膜IF1。此时，通过在由SiC制成的漂移层EPI和沟道层CH的暴露出表面上进行热氧化法而形成的绝缘膜IF1中包含碳。绝缘膜IF1的膜厚度比绝缘膜IF2的膜厚度更薄。
接下来，如图12所示，由氧化硅膜构成的绝缘膜IF3形成为覆盖已经形成在沟槽TR的内壁上/上方的绝缘膜IF1、已形成沟槽TR的内壁上/上方的绝缘膜IF2和已经形成在源极区SR的上表面上/上方的绝缘膜IF2。通过使用例如CVD法形成绝缘膜IF3。此时，例如，使得绝缘膜IF3的膜厚度比绝缘膜IF1的膜厚度更厚，并且使得其膜厚度比绝缘膜IF2的膜厚度更薄。通过进行上述处理，使得能够形成具有作为本实施例的特征点的膜厚度彼此不同的部分的栅极绝缘膜GOX1。实现下述构造：特别地，使得覆盖与源极区SR接触的沟槽TR的角部的栅极绝缘膜GOX1的一部分的膜厚度以及覆盖与漂移层EP接触的沟槽TR的角部的栅极绝缘膜GOX1的部分的膜厚度比与沟道层CH接触的栅极绝缘膜GOX1的部分的膜厚度更厚。
然后，如图13所示，通过使用例如CVD法来形成填充沟槽TR的内部并覆盖栅极绝缘膜GOX1的多晶硅膜PF2。然后，如图14所示，通过使用例如光刻技术和蚀刻技术在多晶硅膜PF2上进行图案化。由此，可以形成由多晶硅膜PF2构成的栅电极GE。特别地，在本实施例中，形成具有“T型栅结构”的栅电极GE。
然后，如图3所示，层间绝缘膜IL形成为覆盖栅电极GE。层间绝缘膜IL由例如氧化硅膜构成。然后，通过使用例如光刻技术和蚀刻技术，在层间绝缘膜IL上进行图案化，从而形成开口。形成层间绝缘膜IL以便将栅电极GE与稍后描述的源电极(SE)分离。
接下来，通过使用例如溅射法，在层间绝缘膜IL的表面上形成阻挡导体膜(未图示)(例如TiN膜)，形成开口，并且在阻挡导体膜上形成金属膜。金属膜可以由例如铝膜和铝合金膜(AlSi膜等)等构成。然后，通过使用例如光刻技术和蚀刻技术，在金属膜和阻挡导体膜上进行图案化。因此，可以形成例如源电极SE(源极焊盘)和栅极焊盘。可以以上述方式制造根据本实施例的半导体器件。
<变形例>
接着，对本实施例的变形例进行描述。图15是示出根据变形例的沟槽栅型单位晶体管的截面构造的一个示例的截面图。在图15所示的变形例中，仅在沟槽TR中形成栅电极GE1。也就是说，在变形例中，单位晶体管具有所谓的“凹栅结构”，其栅电极GE1的上表面位于比源极区SR的上表面低的位置。同样在该变形例中，可以采用上述实施例的特征点，即分别使得覆盖与源极区SR接触的沟槽TR的角部的栅极绝缘膜GOX1的部分的膜厚度和覆盖与漂移层EPI接触的沟槽TR的角部的栅极绝缘膜GOX1的部分的膜厚度比与沟道层CH接触的栅极绝缘膜GOX1的部分的膜厚度更厚。
关于这一点，由于在上述实施例中采用的T型栅极结构中，电场集中不仅在覆盖与漂移层EPI接触的沟槽TR的角部的栅极绝缘膜GOX1的部分上容易发生，而且在覆盖与源极区SR接触的沟槽TR的角部的栅极绝缘膜GOX1的部分上容易发生，采用上述实施例的特征点的构造是有用的。
而在变形例的“凹栅结构”中，尽管覆盖与源极区SR接触的沟槽TR的角部的栅极绝缘膜GOX1的部分上不发生电场集中，但是在覆盖与漂移层EPI接触的沟槽TR的角部的栅极绝缘膜GOX1的部分上仍然发生电场集中。因此，在变形例的“凹栅结构”中采用上述实施例的技术思想(特征构造)是有用的。因此，也可以通过采用上述实施例的技术思想(特征构造)来改进变形例中的半导体器件的可靠性。
顺便提及，作为采用变形例的“凹栅结构”的优点，由于栅电极GE1不具有从沟槽TR突出的部分，所以可以提高单位晶体管的集成度。因此，根据变形例的“凹栅结构”，可以获得能够进一步降低功率晶体管的导通电阻的优点。
虽然已经基于上述的其实施例具体描述了本发明人等做出的发明，但是无需赘言，本发明不限于上述实施例，并且可以在不脱离本发明的要点的范围内以各种方式改变和修改。

Claims (11)

1.一种半导体器件，包括：
形成功率晶体管的单元区，
在所述单元区中，
半导体衬底，
形成在所述半导体衬底上方的漂移层，
形成在所述漂移层上方的沟道层，
形成在所述沟道层上方的源极区，
贯穿所述源极区和所述沟道层并且到达所述漂移层的沟槽，
形成在所述沟槽的内壁上方的栅极绝缘膜，以及
填充形成的所述沟槽的栅电极，
其中，所述栅极绝缘膜具有
与所述沟道层接触的第一部分，
与所述第一部分邻接并且与所述源极区接触的第二部分，以及
与所述第一部分邻接并与所述漂移层接触的第三部分，
其中，所述第二部分包括
与所述第一部分邻接的第一膜厚度部分，以及
与所述第一膜厚度部分邻接的第二膜厚度部分，使得所述第二膜厚度部分比所述第一膜厚度部分厚，并且覆盖与所述源极区接触的所述沟槽的第一角，并且
其中，所述第三部分包括
与所述第一部分邻接的第三膜厚度部分，以及
与所述第三膜厚度部分邻接的第四膜厚度部分，使得所述第四膜厚度部分比所述第三膜厚度部分厚，并且形成在所述沟槽的底面上方；
其中，所述栅极绝缘膜的所述第一部分由以下构成：
与所述沟道层接触的第一绝缘膜，以及
形成在所述第一绝缘膜上方的第三绝缘膜，并且使得所述第三绝缘膜在膜厚度上比所述第一绝缘膜厚，
其中，构成所述栅极绝缘膜的所述第二部分的所述第一膜厚度部分由以下构成：
第一绝缘膜，以及
第三绝缘膜，并且
其中，构成所述栅极绝缘膜的所述第二部分的所述第二膜厚度部分由以下构成：
第二绝缘膜，使得所述第二绝缘膜在膜厚度上比第三绝缘膜厚，以及
形成在所述第二绝缘膜上方的第三绝缘膜。
2.根据权利要求1所述的半导体器件，
其中，所述第二膜厚度部分具有与所述源极区的上表面接触的突出部分，
其中，所述栅电极也形成在所述突出部分上方。
3.根据权利要求1所述的半导体器件，
其中，所述栅电极的上表面低于所述源极区的上表面。
4.根据权利要求1所述的半导体器件，
其中，所述第一绝缘膜含有碳。
5.根据权利要求1所述的半导体器件，
其中，所述第一绝缘膜是氧化硅膜，
其中，所述第二绝缘膜是氧化硅膜，并且
其中，所述第三绝缘膜是氧化硅膜。
6.根据权利要求1所述的半导体器件，
其中，半导体衬底包含SiC。
7.根据权利要求1所述的半导体器件，
其中，所述栅极绝缘膜的所述第一部分具有调节阈值电压的功能，并且
其中，根据所述第一部分的膜厚度来确定所述阈值电压。
8.一种半导体器件制造方法，包括以下步骤：
(a)准备其上方形成有漂移层的半导体衬底；
(b)在所述漂移层上方形成沟道层；
(c)在所述沟道层的表面上方形成源极区；
(d)形成贯穿所述源极区和所述沟道层并且到达所述漂移层的沟槽；
(e)在从所述沟槽的内壁到所述源极区的区域上方形成导体膜；
(f)在所述导体膜上方形成绝缘膜；
(g)对所述绝缘膜进行各向异性蚀刻；
(h)步骤(g)之后，氧化从所述绝缘膜暴露出的所述导体膜，由此形成第二绝缘膜；
(i)步骤(h)之后，除去所述绝缘膜；
(j)步骤(i)之后，除去尚未被氧化的所述导体膜；
(k)步骤(j)之后，在所述沟槽的暴露的内壁上方形成第一绝缘膜；
(l)步骤(k)之后，在从所述第一绝缘膜到所述第二绝缘膜的区域上方形成第三绝缘膜；
(m)步骤(l)之后，通过对所述第三绝缘膜进行图案化，形成包括所述第一绝缘膜、所述第二绝缘膜和所述第三绝缘膜的栅极绝缘膜；以及
(n)步骤(m)之后，形成与所述栅极绝缘膜接触的栅电极。
9.根据权利要求8所述的半导体器件制造方法，
其中，所述半导体衬底包含SiC；
其中，所述导体膜是多晶硅膜；
其中，所述绝缘膜是氮化硅膜；
其中，所述第一绝缘膜是氧化硅膜；
其中，所述第二绝缘膜是氧化硅膜；并且
其中，所述第三绝缘膜是氧化硅膜。
10.根据权利要求9所述的半导体器件制造方法，
其中，所述第二绝缘膜通过热氧化法形成，并且
其中，所述第三绝缘膜通过CVD法形成。
11.根据权利要求8所述的半导体器件制造方法，
其中，在所述第一绝缘膜、所述第二绝缘膜和所述第三绝缘膜中，
所述第一绝缘膜的膜厚度最薄。
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