JP2007242943A

JP2007242943A - Ｍｏｓ型半導体装置の製造方法

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Publication number: JP2007242943A
Application number: JP2006064232A
Authority: JP
Inventors: Akihiko Oi; 明彦大井
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2006-03-09
Filing date: 2006-03-09
Publication date: 2007-09-20
Anticipated expiration: 2026-03-09
Also published as: JP4857827B2

Abstract

【目的】高信頼性のトレンチゲート構造を有するＭＯＳ型半導体装置の新しい製造方法を提供すること。
【構成】トレンチ４形成後にゲート酸化膜５を形成し、その上にノンドープのポリシリコン層６を堆積する。さらにその上にシリコン窒化膜７を堆積し、前記トレンチ底部と基板表面のシリコン窒化膜をエッチング除去して開口する。露出した前記ポリシリコン層を熱酸化しトレンチ底部のゲート酸化膜を厚膜化してトレンチゲート構造を形成するＭＯＳ型半導体装置の製造方法とする。
【選択図】図４

Description

本発明は、半導体装置、特にはトレンチゲート構造を有するＭＯＳ型半導体装置の製造方法に関する。

パワー半導体素子においては、素子のオン抵抗低減のためにトレンチゲート構造を採用してユニットセル密度を高めたＭＯＳＦＥＴが作製されている。

たとえば、このようなトレンチ型ＭＯＳＦＥＴは以下のように作製される。図８に示すように、高濃度ｎ^＋型のシリコン基板２１上に、高抵抗のｎ型のシリコンエピタキシャル層２２を成長させ、その表面にｐ型のドーパントを選択的にイオン注入し、酸化雰囲気中で熱拡散させてｐウエル２３を形成する。このｐウエル２３の形成時に表面に形成された熱酸化膜をフォトリソグラフィでパターニングしてマスク酸化膜（図示せず）を形成し、マスクされないｐウエル２３部分を表面から前記エピタキシャル層２２に至るまでＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法による異方性エッチングしトレンチ（溝）２７を形成する。その後、トレンチ２７内に残留するシリコン酸化膜系ポリマーとマスク酸化膜を、ＨＦ系エッチング液を用いたエッチングにより除去して内部を清浄化する。次に、前記ＲＩＥエッチングによるトレンチ２７表面のダメージ層を除去するためのソフトエッチングと図示しない犠牲酸化膜形成を行う。一旦形成された犠牲酸化膜とマスク酸化膜とを除去したトレンチ内の表面にゲート酸化膜２８を形成する。

ゲート電極２４を形成するため、基板表面にリンドープされたポリシリコン層を堆積してトレンチ部に埋め込み、その後、基板表面部のみのポリシリコン層をエッチバックする。さらに、トレンチ２７の開口部表面に沿った基板表面領域にパターニングを行い、ｎ型のドーパントをイオン注入・拡散してソース領域２５を形成する。

隣接する２つのトレンチ２７間において、各トレンチ２７の表面開口部に沿ったソース領域２５間のｐウエル２３表面にｐ^＋コンタクト領域２９を形成するためのパターニングを行い、ｐ型のドーパントをイオン注入し、熱処理し活性化する。その後ゲート電極２４上に、この後に形成されるソース電極２０とを絶縁するための層間絶縁膜２６を堆積形成し、パターニングした後に、さらにソース電極２０とゲート電極パッド部（図示せず）を基板表面側へのアルミニウム膜蒸着とそのパターニングにより作製する。

以上は、シリコン基板上に作製したトレンチＭＯＳＦＥＴの製造方法の説明であるが、バンドギャップエネルギーがシリコンより大きいＳｉＣ（炭化珪素）基板を用いると高耐圧領域での特性が優れているトレンチゲート構造のＭＯＳＦＥＴが作製できる。このＳｉＣ―ＭＯＳＦＥＴは以下のように作製される（図示せず）。ｎ型のＳｉＣ基板上に高抵抗ｎ型のＳｉＣ膜をエピタキシャル成長により堆積させ、この膜上にｐ型、ｎ型のＳｉＣ薄膜をこの順にエピタキシャル成長により堆積させる。ここで、前記ｐ型ＳｉＣエピタキシャル層はｐウエル、ｎ型ＳｉＣエピタキシャル層はｎ^＋ソース領域となる。次に、トレンチエッチング用のマスク膜を堆積した後にフォトリソグラフィでパターニングし、表面から前記ｐウエル直下のｎ^＋型のソース領域までＲＩＥエッチングしトレンチ（溝）部を形成する。その後、トレンチ内を洗浄し、エッチングによるダメージ層を除去するためのソフトエッチングと犠牲酸化形成を行った後、犠牲酸化膜とマスク膜を除去する。ゲート酸化膜はポリシリコンを堆積した後、酸化して形成する。ゲート電極は、基板表面にリンドープされたポリシリコンを堆積してトレンチ部に埋め込み、基板表面部のポリシリコンをエッチバックして作製する。さらに、ｎ^＋ソース領域およびｐウエルのｐ^＋コンタクト領域を設けるためのパターニングを行い、ｎ型およびｐ型のドーパントをそれぞれイオン注入し、熱処理し活性化する。表面にゲート電極とｎ^＋ソース領域とを絶縁するための層間絶縁膜を堆積し、パターニングした後に、ソース電極とゲート電極のパッド部を基板表面側にアルミニウム膜を蒸着させ、パターニングすることにより作製する。

ところが、以上述べたトレンチゲート構造を利用したＭＯＳ型デバイスでは前述のいずれの結晶材料を用いた場合でも、トレンチ開口部と底部で電界集中が生じる。また、ゲート酸化膜を熱酸化膜で形成すると、トレンチ底部で薄膜化するなど、トレンチゲート構造は、その信頼性という点において、まだ、充分ではなく、解決されるべき課題が残っている。

そのため、トレンチ底部のゲート酸化膜を厚くして前記課題を解決しようとする方法が提案された（特許文献１，２）。たとえば、特許文献１ではトレンチ底部に厚いＬＯＣＯＳ構造を形成する方法が提案されている。

ＳｉＣトレンチゲートＭＯＳＦＥＴに関し、トレンチ底部でのゲート酸化膜の破壊を防止する構造に関する記載がある（特許文献３）。

トレンチ内に形成されるゲート絶縁膜をシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜とすることにより、ゲート絶縁膜の耐圧を向上させることが開示されている（特許文献４−段落０００６〜段落０００８）。

トレンチ底部に厚いゲート酸化膜を設けることにより、ドレイン・ゲート間容量を低下させ、スイッチング損失を低減することが記載されている（特許文献５）。
特開２００３−８０１８号公報特開２００１−１９６５８７号公報特開平１０−３０８５１２号公報特許第３４７１４７３号公報特開２００４−３０３８０２号公報

しかしながら、図９に示すように、前記特許文献１では熱酸化によりトレンチ底部に厚いＬＯＣＯＳ酸化膜２８−１が形成されるため、シリコンエピタキシャル高抵抗層２２と酸化膜２８−１間に歪み応力が発生する。その結果、厚い酸化膜にもかかわらず、ゲート信頼性は必ずしも充分に改善されるとは言えないことが問題である。

ＳｉＣ半導体の場合は、ＳｉＣ半導体結晶のバンドギャップエネルギーがシリコン半導体結晶より大きいため、シリコン酸化膜とのエネルギー障壁がシリコンと比べ小さくなり、ゲートからのリーク電流が増加し易いので、信頼性においてシリコン半導体よりも厳しい。また、ＳｉＣ半導体では直接酸化により酸化膜を形成することは、ＭＯＳ界面に欠陥が多数発生することが分かっているので、この点からもトレンチゲート構造の信頼性およびチャネル移動度に問題が発生し易い。

本発明は、以上述べた点に鑑みてなされたものであり、本発明は前述した課題を解決して、高信頼性のトレンチゲート構造を有するＭＯＳ型半導体装置の新しい製造方法を提供することである。

特許請求の範囲の請求項１記載の発明によれば、半導体基板の一面から第一導電型ウエル層を貫通して第２導電型高抵抗層に達するトレンチを形成する工程と、該トレンチ内にゲート酸化膜、ポリシリコン層、シリコン窒化膜を順次形成する工程と、トレンチ内の底部と半導体基板表面とに形成されている前記シリコン窒化膜を除去して前記ポリシリコン層を露出させる工程と、露出したポリシリコン層を酸化してシリコン酸化膜にする工程と、トレンチ側壁に形成されているシリコン窒化膜とポリシリコン層を除去する工程と、前記トレンチ内にドープドポリシリコンを埋め込む工程とを含むトレンチゲート構造の作成工程を有するＭＯＳ型半導体装置の製造方法とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２記載の発明によれば、前記トレンチ内にドープドポリシリコンを埋め込む工程の前にＣＶＤ酸化膜を形成する工程を行う特許請求の範囲の請求項１記載のＭＯＳ型半導体装置の製造方法とすることが好ましい。

特許請求の範囲の請求項３記載の発明によれば、半導体基板として半導体シリコンを用いる特許請求の範囲の請求項１または２記載のＭＯＳ型半導体装置の製造方法とすることが望ましい。

特許請求の範囲の請求項４記載の発明によれば、半導体基板として半導体炭化珪素を用いる特許請求の範囲の請求項１または２記載のＭＯＳ型半導体装置の製造方法とすることが好適である。

本発明は上記課題を解決し、本発明の目的を達成するために、トレンチ形成後にゲート酸化膜を形成し、その上にノンドープのポリシリコン層を堆積する。さらにその上にシリコン窒化膜を堆積し、前記トレンチ底部と基板表面のシリコン窒化膜をＲＩＥ法でエッチング除去して開口する。露出した前記ポリシリコン層を熱酸化しトレンチ底部のゲート酸化膜を厚膜化してトレンチゲート構造を形成するＭＯＳ型半導体装置の製造方法とするものである。

本発明によれば、高信頼性のトレンチゲート構造を有するＭＯＳ型半導体装置の製造方法を提供することができる。

図１〜図７は本発明の半導体装置の製造方法について、トレンチゲート構造を形成するプロセスを工程順に示すＭＯＳ型半導体基板の要部断面図である。以下、本発明にかかるＭＯＳ型半導体装置の製造方法について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

下記の実施例の説明に限って、シリコン基板にエピタキシャル層を堆積させたもの、あるいはさらに、そのエピタキシャル層に不純物イオン注入層、不純物拡散層、絶縁膜、電極膜などの半導体機能層を形成したものを便宜上ウエハと称することとする。本明細書全般では前記シリコン基板、炭化珪素基板、ウエハを含めた総称が半導体基板である。

図１から順に説明する。高濃度ｎ^＋シリコン基板１上に厚さが約１０μｍで、リンがドープされた高抵抗エピタキシャル層２を成長させる。このウエハの表面にボロンをイオン注入して拡散させて深さ約１．５μｍのｐウエル層３を形成するとともに厚さ４００ｎｍの図示しない熱酸化膜を形成する。図１〜図７では厚さ１．５μｍのｐウエル層３が残り厚さ約８．５μｍの高抵抗エピタキシャル層２より厚く描かれているが、図を見やすくするために、他の寸法を含めて敢えて実際の寸法比率を変えているためである。このウエハ上の前記熱酸化膜をフォトリソグラフィ技術により幅０．５μｍの線状にパターニングしてエッチングマスクとする。ｐウエル３表面からＲＩＥ法によりエッチングして深さ２μｍのトレンチ（溝）４を形成する。このＲＩＥエッチングにより形成されたトレンチ４内表面のダメージ層を除去するために、ＣＤＥ（ＣｈｅｍｉｃａｌＤｒｙＥｔｃｈｉｎｇ）法による等方性のエッチングと犠牲酸化膜形成処理を行って表面を清浄化する（図１）。次に、ゲート酸化膜５をＣＶＤ法で膜厚１００ｎｍ形成し、ポリシリコン層６を厚さ５０ｎｍで堆積形成する。さらにシリコン窒化膜７を積層させた（図２）。

ＲＩＥ法でトレンチ４底部とウエハ表面の前記シリコン窒化膜７のみを除去し（図３）、露出したポリシリコン層６を熱酸化してシリコン酸化膜にする（図４）。ＨＦ系エッチング液を用いて熱酸化されたシリコン窒化膜７上の酸化膜を除去した後にＣＤＥ法でトレンチ４側壁部のシリコン窒化膜７とポリシリコン層６をエッチングしてトレンチ４内面の膜をシリコン酸化膜５のみとする（図５）。このシリコン酸化膜５はトレンチ側壁の厚さが薄く、底部と基板表面とにおいて厚い酸化膜となっている。しかも、熱酸化法により厚膜化していないので、その界面に発生する歪が極めて小さくされている。次に、ゲート電極となるドープドポリシリコン８をトレンチ４内に埋め込み、トレンチ４開口部下までエッチバックしてウエハ表面上のドープドポリシリコン層８を除去する（図６）。

前述の実施例１では、トレンチ４側壁のシリコン窒化膜７とその下のポリシリコン層６の除去後にドープドポリシリコン層８を堆積しトレンチ４を埋め込んだが、シリコン窒化膜７とその下のポリシリコン層６の除去後に再びＣＶＤ酸化膜を堆積してからドープドポリシリコン層８を形成しても良い。

次に、ウエハ表面の酸化膜を除去し、再度スクリーン酸化膜を形成し、パターニングして砒素（Ａｓ）をイオン注入し、拡散させることにより、ソース領域９を形成する。ｐウエル３の表面にボロン（Ｂ）をイオン注入し、アニールしてｐ^＋コンタクト領域１０を形成する。次に、層間絶縁膜１１としてＣＶＤ酸化膜を２００ｎｍとＢＰＳＧを４００ｎｍ堆積しリフローさせて形成する。この後、ソ−ス領域９とポリシリコンゲート引き出し部に電極材料（アルミニウム）を蒸着しパターニングしてソース電極１２、ゲート電極パッドおよび金属配線（図示せず）等の形成を行う（図７）。以上のように作製されたトレンチゲート構造を有するＭＯＳＦＥＴは従来のトレンチゲートＭＯＳＦＥＴと比較してゲート信頼性が向上した。

ｎ型のＳｉＣ基板上に高抵抗半導体層のｎ⁻エピタキシャル層、ｐ型のエピタキシャル層、ｎ^＋＋エピタキシャル層を順次成長させる。次に、基板上にトレンチエッチング用のマスク膜を堆積し、幅１μｍの線状にパターニングし，ｐエピタキシャル層を貫通しｎ⁻層までエッチングしトレンチを形成する。

次に、ゲート酸化膜をＣＶＤ法で膜厚１００ｎｍ形成し、ポリシリコン層を５０ｎｍ堆積する。シリコン窒化膜を堆積した後に、ＲＩＥ法のエッチングによりトレンチ底部と基板表面のシリコン窒化膜を除去し、ポリシリコン膜を熱酸化する。ＨＦでシリコン窒化膜上の酸化膜を除去した後にＣＤＥ法のエッチングによりトレンチ側壁部のシリコン窒化膜とポリシリコン層をエッチングする。そして、ゲート電極であるドープドポリシリコン層をトレンチ内に埋め込み、トレンチ開口部下までエッチバックしてウエハ表面のドープドポリシリコン層を除去する。

次に、コンタクト領域を形成するために、層間絶縁膜を堆積後に、メサ部表面をパターニングしてｎ^＋領域を貫通するトレンチをエッチングして形成する。トレンチ底部にはｐ型のドーパント、例えばアルミニウムをイオン注入してｐ^＋＋層のコンタクト領域を形成する。そして、メタル電極を堆積し、パターニングして配線する。以上のように作製された素子は従来素子と比較してゲートリーク電流が低減することが認められた。

本発明の実施例１にかかるトレンチゲートＭＯＳＦＥＴのプロセス工程に要部ウエハ断面図（その１）、本発明の実施例１にかかるトレンチゲートＭＯＳＦＥＴのプロセス工程に要部ウエハ断面図（その２）、本発明の実施例１にかかるトレンチゲートＭＯＳＦＥＴのプロセス工程に要部ウエハ断面図（その３）、本発明の実施例１にかかるトレンチゲートＭＯＳＦＥＴのプロセス工程に要部ウエハ断面図（その４）、本発明の実施例１にかかるトレンチゲートＭＯＳＦＥＴのプロセス工程に要部ウエハ断面図（その５）、本発明の実施例１にかかるトレンチゲートＭＯＳＦＥＴのプロセス工程に要部ウエハ断面図（その６）、本発明の実施例１にかかるトレンチゲートＭＯＳＦＥＴのプロセス工程に要部ウエハ断面図（その７）、トレンチゲーと構造を有するＭＯＳＦＥＴの要部断面図、トレンチゲーと構造を有するＭＯＳＦＥＴの異なる要部断面図。

符号の説明

１、シリコン基板
２、高抵抗シリコンエピタキシャル層
３、ｐウエル領域
４、トレンチ
５、シリコン酸化膜
６、ポリシリコン層
７、シリコン窒化膜
８、ドープドポリシリコン層（ゲート電極）
９、ソース領域
１１、層間絶縁膜
１２、ソース電極。

Claims

半導体基板の一面から第一導電型ウエル層を貫通して第２導電型高抵抗層に達するトレンチを形成する工程と、該トレンチ内にゲート酸化膜、ポリシリコン層、シリコン窒化膜を順次形成する工程と、トレンチ内の底部と半導体基板表面とに形成されている前記シリコン窒化膜を除去して前記ポリシリコン層を露出させる工程と、露出したポリシリコン層を酸化してシリコン酸化膜にする工程と、トレンチ側壁に形成されているシリコン窒化膜とポリシリコン層を除去する工程と、前記トレンチ内にドープドポリシリコンを埋め込む工程とを含むトレンチゲート構造の作成工程を有することを特徴とするＭＯＳ型半導体装置の製造方法。
前記トレンチ内にドープドポリシリコンを埋め込む工程の前にＣＶＤ酸化膜を形成する工程を行うことを特徴とする請求項１記載のＭＯＳ型半導体装置の製造方法。
半導体基板として半導体シリコンを用いることを特徴とする請求項１または２記載のＭＯＳ型半導体装置の製造方法。
半導体基板として半導体炭化珪素を用いることを特徴とする請求項１または２記載のＭＯＳ型半導体装置の製造方法。