JP2013222838A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】より耐圧の高い半導体装置を提供する。
【解決手段】支持基板ＳＳと、埋め込み絶縁膜ＢＯＸと、半導体層ＳＬとがこの順で積層された構成を有する半導体基板ＳＵＢを備える。上記半導体層ＳＬの表面から支持基板ＳＳに達するように第１の溝ＤＴＲ２が、半導体層ＳＬの表面から埋め込み絶縁膜ＢＯＸに達するように第２の溝ＤＴＲ１が形成されている。上記第１の溝ＤＴＲ２内において半導体層ＳＬの壁面に沿うように形成され、かつ、第２の溝ＤＴＲ１内に第１の中空ＡＧ１を形成するように形成された絶縁膜ＩＩＡと、支持基板ＳＳに電気的に接続するように第１の溝ＤＴＲ２内に形成され、かつ絶縁膜ＩＩＡから露出した表面を有する導電層ＰＬ２とを備えている。
【選択図】図４

Description

本発明は、半導体装置およびその製造方法に関し、特に、溝を有する半導体装置およびその製造方法に関するものである。

高アスペクト比の溝内に絶縁膜が形成された素子分離（Deep Trench Isolation：ＤＴＩ）構造は、たとえば特開２０１１−１５１１２１号公報（特許文献１）に開示されている。この公報においては、簡易なプロセスを用いて溝内に空隙が残る程度に溝内に絶縁膜が充填されることにより、当該素子分離の高い絶縁性を実現している。

上記公報においては、ＳＯＩ（Silicon on Insulator）基板を用いた半導体装置が開示されている。ＳＯＩ基板は耐圧向上に有利であるが、埋め込み絶縁膜を有するため、そのままでは基板の裏面の電位を基板の表面側に取り出すことができない。そこでＳＯＩ基板を用いて基板の表面側から裏面側の電位を取り出すコンタクト領域を形成した半導体装置が、たとえば特開２０１１−２４３６９８号公報（特許文献２）および特開２００６−３３２１３３号公報（特許文献３）に開示されている。

特開２０１１−１５１１２１号公報 特開２０１１−２４３６９８号公報 特開２００６−３３２１３３号公報

しかし特許文献２，３に開示される半導体装置は、いずれも高耐圧条件下で使用した際の素子間の電気的分離の特性について改善の余地がある。また特許文献１に開示される半導体装置は、上記のように裏面の電位を基板の表面側に取り出すことができないことに起因してオフ耐圧が低下する可能性がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、支持基板と、埋め込み絶縁膜と、半導体層とがこの順で積層された構成を有する半導体基板を備える。上記半導体層の表面から支持基板に達するように第１の溝が、半導体層の表面から埋め込み絶縁膜に達するように第２の溝が形成されている。上記第１の溝内において半導体層の壁面に沿うように形成される。第２の溝内に第１の中空を形成するように形成された絶縁膜と、支持基板に電気的に接続するように第１の溝内に形成され、かつ絶縁膜から露出した表面を有する導電層とを備えている。

他の実施の形態によれば、半導体装置の製造方法においては、まず支持基板と、埋め込み絶縁膜と、半導体層とがこの順で積層された構成を有する半導体基板が準備される。上記半導体層の表面から埋め込み絶縁膜に達するように第１の溝が形成される。上記第１の溝の壁面を覆うように、かつ半導体層の表面上を覆うように絶縁膜が形成される。上記第１の溝が支持基板に達するまで第１の溝の底部に位置する絶縁膜と埋め込み絶縁膜とが除去される。上記絶縁膜と埋め込み絶縁膜とは同一の材質からなる。

一実施の形態によれば、第１の溝と第２の溝との双方を備えることにより、より耐圧の高い半導体装置を提供することができる。

他の実施の形態によれば、エッチング処理に必要なマスクの枚数を削減することができ、製造コストを削減することができる。

一実施の形態におけるチップ状態の半導体装置の構成を示す概略平面図である。 図１の特にトランジスタ領域の構成を示す概略平面図である。 図２の概略斜視図である。 一実施の形態における半導体装置の構成を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第１工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第２工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第３工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第４工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第５工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第６工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第７工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第８工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第９工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第１０工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第１１工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第１２工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第１３工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第１４工程を示す概略断面図である。 定格１００Ｖの高耐圧ＭＯＳトランジスタのオフ耐圧の、裏面電位依存性を示すグラフである。 埋め込み絶縁膜が形成された半導体基板に溝が形成され、溝の側面にエッチングダメージが形成された状態を示す概略断面図である。 一実施の形態に対する参考例としての半導体装置の製造方法の第１工程を示す概略断面図である。 一実施の形態に対する参考例としての半導体装置の製造方法の第２工程を示す概略断面図である。 一実施の形態に対する参考例としての半導体装置の製造方法の第３工程を示す概略断面図である。 一実施の形態に対する参考例としての半導体装置の製造方法の第４工程を示す概略断面図である。 一実施の形態に対する参考例としての半導体装置の製造方法の第５工程を示す概略断面図である。 一実施の形態における半導体装置の要点を抽出した概略断面図である。 一実施の形態における半導体装置の製造方法の要点を抽出したものの第１工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の要点を抽出したものの第２工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の要点を抽出したものの第３工程を示す概略断面図である。

以下、一実施の形態について図に基づいて説明する。
（実施の形態）
まず一実施の形態の半導体装置の半導体基板の主表面における各素子形成領域の配置について図１（Ａ）、（Ｂ）を用いて説明する。

図１（Ａ）、（Ｂ）を参照して、一実施の形態の半導体装置は、半導体チップＣＨＰに含まれる半導体基板の主表面に、電源と、周辺回路と、トランジスタ領域と、Ｓｕｂｃｏｎ領域とを有している。電源は半導体装置全体に電力を供給するためのものである。周辺回路はトランジスタ領域の周辺に形成される、当該半導体チップＣＨＰ内の回路と外部回路との電気的接続を担う回路である。

トランジスタ領域には高耐圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタと、ＣＭＯＳ（Complementary MOS）トランジスタとが形成されている。トランジスタ領域には１ビット単位の高耐圧ＭＯＳトランジスタとＣＭＯＳトランジスタとが複数配列されている。トランジスタ領域の１ビット中の高耐圧ＭＯＳトランジスタとしては、高耐圧素子を用いた出力ドライバ部として、たとえばローサイドドライバ、ハイサイドドライバ、レベルシフトが配列されている。またＣＭＯＳトランジスタは、低耐圧のロジック回路が集積された構成を有する。

Ｓｕｂｃｏｎ領域は、半導体チップＣＨＰの裏面の電位を表面側に取り出すためのコンタクト領域である。Ｓｕｂｃｏｎ領域は半導体基板の主表面上の任意の位置に少なくとも１つ配置することができるが、半導体基板の主表面上のレイアウトをより簡素化する観点から、トランジスタ領域の外側、たとえば半導体基板の主表面の四隅の近傍に配置されることが好ましい。

Ｓｕｂｃｏｎ領域には、サブコンタクトＳＢＣと溝ＤＴＲ１とを有している。サブコンタクトＳＢＣは半導体基板の裏面側の電位を表面側に取り出すためのコンタクト領域である。サブコンタクトＳＢＣはＤＴＩ構造をなす溝ＤＴＲ１により平面的に取り囲まれている。

図２を参照して、トランジスタ領域（高耐圧ＭＯＳトランジスタの出力ドライバ部およびＣＭＯＳトランジスタの形成部）においては、高耐圧ＭＯＳトランジスタ、ＣＭＯＳトランジスタなど素子の１つ１つの形成領域である素子形成領域ＤＦＲがＤＴＩ構造をなす溝ＤＴＲ１（第２の溝）によって平面視において取り囲まれている。また複数の素子形成領域ＤＦＲが、平面視においてゲッタリングサイトＧＴによって取り囲まれている。

図３を参照して、たとえば図１のトランジスタ領域を構成する出力ドライバ部と呼ばれる領域では、１つ１つの高耐圧素子の素子形成領域ＤＦＲがＤＴＩ構造をなす溝ＤＴＲ１により平面的に取り囲まれている。この溝ＤＴＲ１は半導体基板ＳＵＢの主表面ＭＳに形成されている。

図４を参照して、半導体チップＣＨＰに含まれる半導体基板ＳＵＢは、支持基板ＳＳと、埋め込み絶縁膜ＢＸと、半導体層ＳＬとがこの順で（図４の下側から上側へ）積層された構成を有するＳＯＩ（Silicon On Insulator）基板である。半導体基板ＳＵＢの主表面ＭＳは半導体層ＳＬの表面に対応する。支持基板ＳＳはたとえばｐ型のシリコン基板よりなっており、埋め込み絶縁膜ＢＸはたとえばシリコン酸化膜よりなっており、半導体層ＳＬはたとえばｎ^-シリコン層よりなっている。半導体層ＳＬの表面（図４における上側の面）に、トランジスタ領域とＳｕｂｃｏｎ領域とが形成されている。

トランジスタ領域の素子形成領域ＤＦＲには、ＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタなどの素子が形成されている。これらの素子は、半導体層ＳＬの表面に形成されており、たとえばｎ⁺領域ＮＲ、ｐ⁺領域ＰＲ、ゲート電極層ＧＥなどの導電部分を有している。

ＣＭＯＳトランジスタは、図４の左側のｎＭＯＳトランジスタと、右側のｐＭＯＳトランジスタとが組み合わせられた構成となっている。ｎＭＯＳトランジスタはｐ型ウェル領域ＰＷＲと、ソース領域またはドレイン領域としてのｎ⁺領域ＮＲと、ゲート絶縁膜ＧＩ、ゲート電極層ＧＥとを主に有している。ｐＭＯＳトランジスタはｎ型ウェル領域ＮＷＲと、ソース領域またはドレイン領域としてのｐ⁺領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを主に有している。

高耐圧ＭＯＳトランジスタは、中央部分に溝ＤＴＲ１が存在することにより、溝ＤＴＲ１の左側と右側との２つの素子に分かれて配置されている。言い換えれば、高耐圧ＭＯＳトランジスタが形成される素子形成領域ＤＦＲは、中央部分の溝ＤＴＲ１により、左側の素子が形成される素子形成領域ＤＦＲと右側の素子が形成される素子形成領域ＤＦＲとの２つに分かれている。左側の高耐圧ＭＯＳトランジスタは、ｎ型ウェル領域ＮＷＲと、ｎ型領域ＮＤＲと、ｐ型領域ＰＢＲと、ソース領域またはドレイン領域としてのｎ⁺領域ＮＲと、ｐ⁺コンタクト領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを主に有している。右側の高耐圧ＭＯＳトランジスタは、ｐ型オフセット領域ＰＯＲと、ｎ型ウェル領域ＮＷＲと、ソース領域またはドレイン領域としてのｐ⁺領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを主に有している。

一実施の形態においては、ｎ⁺領域ＮＲやｐ⁺領域ＰＲのそれぞれの表面上にシリサイド層ＳＣが形成されていることが好ましいが、シリサイド層ＳＣは省略されてもよい。

また右側の高耐圧ＭＯＳトランジスタのｐ型オフセット領域ＰＯＲ上にはマスク絶縁層ＭＩが形成されている。また隣接する素子間の電気的な分離などのために半導体層ＳＬの主表面には適宜、フィールド酸化膜ＦＯがたとえば４００ｎｍの厚みで形成されている。

上記のＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ上を覆うように、下敷き酸化膜ＮＳＧ、層間絶縁膜ＩＩＡ（絶縁膜）が形成されている。下敷き酸化膜ＮＳＧは、半導体層ＳＬの表面上（つまり半導体基板ＳＵＢの表面上）にたとえば３００ｎｍの厚みで形成されている。下敷き酸化膜ＮＳＧはたとえば不純物がドープされていないノンドープのシリコン酸化膜である。層間絶縁膜ＩＩＡは、ＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタ上を覆うように形成されている。

ＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタなどのそれぞれの素子形成領域ＤＦＲを平面視において取り囲むように、半導体層ＳＬの主表面から半導体層ＳＬを貫通するように、ＤＴＩ構造をなす溝ＤＴＲ１が形成されている。つまり溝ＤＴＲ１は、半導体層ＳＬの上側の表面から埋め込み絶縁膜ＢＸに達するように、図４の上下方向に延在している。溝ＤＴＲ１は、それぞれの素子形成領域ＤＦＲを取り囲むことにより、それぞれの素子形成領域ＤＦＲ間を電気的に分離している。また溝ＤＴＲ１は、フィールド酸化膜ＦＯをその左側と右側とに二分するように形成される。

層間絶縁膜ＩＩＡは、上記のＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタなどの素子、ならびに下敷き酸化膜ＮＳＧの上を覆うように、かつ溝ＤＴＲ１の内部に中空ＡＧ１（第１の中空）を形成するように、下敷き酸化膜ＮＳＧ上および溝ＤＴＲ１の内部に形成されている。すなわち層間絶縁膜ＩＩＡは、溝ＤＴＲ１の内部の壁面（溝ＤＴＲ１の内部の側面および底面）に沿うように壁面を覆い、溝ＤＴＲ１の内部の中央部に中空ＡＧ１を形成するように形成されている。中空ＡＧ１は閉塞された単一の空間領域であり、空気などの気体により形成されている。ただし中空ＡＧ１は閉塞されていなくてもよい。

なおここでは実際には層間絶縁膜ＩＩＡ（絶縁膜）は半導体層ＳＬの表面上の下敷き酸化膜ＮＳＧ上を覆うように形成されているが、層間絶縁膜ＩＩＡは半導体層ＳＬの表面上（を直接覆うよう）に、ＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタの上を（直接）覆うように形成されてもよい。つまり溝ＤＴＲ１内に形成される絶縁膜ＩＩＡは、高耐圧ＭＯＳトランジスタ上に形成される層間絶縁膜ＩＩＡである。また溝ＤＴＲ１内は、絶縁膜ＩＩＡで完全に埋め込まれてはおらず、溝ＤＴＲ１の内部には中空ＡＧ１が形成されている。

この中空ＡＧ１は溝ＤＴＲ１の深さとほぼ同じ高さを有していてもよい。溝ＤＴＲ１のアスペクト比（深さ／幅）は１以上であることが好ましい。また溝ＤＴＲ１の幅は８０Ｖのブレークダウン電圧を基準にして０．３μｍ以上であることが好ましい。

層間絶縁膜ＩＩＡは、たとえばＢＰ−ＴＥＯＳ（Boro-Phospho-Tetra-Ethyl-Ortho-Silicate）と、その上にプラズマＣＶＤ（Chemical Vapor Deposition）法により形成されたシリコン酸化膜との積層構造よりなっている。なお層間絶縁膜ＩＩＡに含まれるＢＰ−ＴＥＯＳは、Ｐ−ＴＥＯＳ（ＰＳＧ：Phosphorus Silicon Glass）、Ｂ−ＴＥＯＳ（ＢＳＧ：Boro Silicata Glass）のようなＩＩＩ族元素およびＶ族元素の少なくともいずれかの（導電性の）不純物を含んだ絶縁膜であればよい。ただし層間絶縁膜ＩＩＡは、上記のように導電性の不純物を含んだ絶縁膜に限らず、たとえば導電性の不純物を含まない通常のシリコン酸化膜であってもよい。

下敷き酸化膜ＮＳＧおよび層間絶縁膜ＩＩＡにはコンタクトホールＣＨ１が形成されており、コンタクトホールＣＨ１内にはプラグ導電層ＰＬ１（第２の導電層）が形成されている。層間絶縁膜ＩＩＡ上には配線層ＩＣＬ１が形成されている。配線層ＩＣＬ１はコンタクトホールＣＨ１内のプラグ導電層ＰＬ１を介して素子の導電部分（たとえばソース領域、ドレイン領域としてのｎ⁺領域ＮＲ、ｐ⁺領域ＰＲ、ゲート電極層ＧＥなど）に電気的に接続されている。言い換えれば、コンタクトホールＣＨ１は下敷き酸化膜ＮＳＧおよび層間絶縁膜ＩＩに形成された孔であり、当該孔は素子の導電部分に達するように延在している。なお、ｎ⁺領域ＮＲ、ｐ⁺領域ＰＲ上にシリサイド層ＳＣが形成されている場合には、コンタクトホールＣＨ１はシリサイド層ＳＣに達するように形成されている。またシリサイド層が形成されていない場合には、コンタクトホールＣＨ１はｎ⁺領域ＮＲ、ｐ⁺領域ＰＲに達するように形成されている。

Ｓｕｂｃｏｎ領域におけるサブコンタクトＳＢＣは溝ＤＴＲ２（第１の溝）により形成される。溝ＤＴＲ２は、半導体層ＳＬの表面から半導体層ＳＬおよび埋め込み絶縁膜ＢＸに達するように、図４の上下方向に延在している。また溝ＤＴＲ２は、フィールド酸化膜ＦＯをその左側と右側とに二分するように形成される。

溝ＤＴＲ２の内部において半導体層ＳＬの壁面に沿って、層間絶縁膜ＩＩＡが形成されている。溝ＤＴＲ２の内部には支持基板ＳＳと接するようにプラグ導電層ＰＬ２が形成されている。このプラグ導電層ＰＬ２は層間絶縁膜ＩＩＡから露出するように形成されている。具体的には、層間絶縁膜ＩＩＡに、溝ＤＴＲ２の内部に延び、かつ支持基板ＳＳに達するコンタクトホールＣＨ２が形成されており、そのコンタクトホールＣＨ２内を埋め込むようにプラグ導電層ＰＬ２が形成されている。このプラグ導電層ＰＬ２は溝ＤＴＲ２（コンタクトホールＣＨ２）内に中空ＡＧ２（第２の中空）を形成している。層間絶縁膜ＩＩＡから露出したプラグ導電層ＰＬ２の上面に接するように層間絶縁膜ＩＩＡ上に配線層ＩＣＬ１が形成されている。これにより、配線層ＩＣＬ１はプラグ導電層ＰＬ２に電気的に接続されている。

ここでは、上記の埋め込み絶縁膜ＢＸに達するように形成される溝ＤＴＲ２と、支持基板ＳＳに達するように形成されるコンタクトホールＣＨ２とを併せて便宜上、支持基板ＳＳに達するように形成される溝ＤＴＲ２（第１の溝）と考えてもよいこととする。

この配線層ＩＣＬ１はトランジスタ領域の配線層ＩＣＬ１と同一の層として形成されており、配線層ＩＣＬ１はコンタクトホールＣＨ２内のプラグ導電層ＰＬ２を介して支持基板ＳＳに電気的に接続されている。

中空ＡＧ２は閉塞された単一の空間領域であり、空気などの気体により形成されている。図４の中空ＡＧ２は半導体層ＳＬを貫通する領域および埋め込み絶縁膜ＢＸを貫通する領域の双方に形成されるが、たとえば半導体層ＳＬを貫通する領域のみに形成されてもよい。

サブコンタクトＳＢＣは、溝ＤＴＲ２の内部にコンタクトホールＣＨ２が形成されるため、溝ＤＴＲ２の内部の壁面とコンタクトホールＣＨ２とに挟まれた領域に層間絶縁膜ＩＩＡが形成されている。この層間絶縁膜ＩＩＡは、半導体層ＳＬ（下敷き酸化膜ＮＳＧ）上を覆い、かつ溝ＤＴＲ２（半導体層ＳＬ）の内部の壁面（側面）に沿うように図４の上下方向に延在するように形成される。層間絶縁膜ＩＩＡは、溝ＤＴＲ２の内部の埋め込み絶縁膜ＢＸと接する底面（コンタクトホールＣＨ２により貫通される部分を除く）を覆うように形成される。

Ｓｕｂｃｏｎ領域における溝ＤＴＲ１は、図１に示すように、サブコンタクトＳＢＣを平面的に取り囲むように形成されている。すなわちＳｕｂｃｏｎ領域においては、平面視における溝ＤＴＲ１の内部にサブコンタクトＳＢＣが形成されている。Ｓｕｂｃｏｎ領域においてサブコンタクトＳＢＣを取り囲む溝ＤＴＲ１の構成は、基本的にトランジスタ領域における溝ＤＴＲ１と同様の構成を有する。すなわちサブコンタクトＳＢＣを取り囲む溝ＤＴＲ１は、半導体層ＳＬの主表面から半導体層ＳＬを貫通するように、ＤＴＩ構造をなすように形成され、半導体層ＳＬの上側の主表面から埋め込み絶縁膜ＢＸに達するように、図４の上下方向に延在している。またその内部には層間絶縁膜ＩＩＡおよび中空ＡＧ１が形成される。

溝ＤＴＲ１，ＤＴＲ２には、その少なくとも一部、具体的にはたとえば埋め込み絶縁膜ＢＸと溝ＤＴＲ１，ＤＴＲ２との界面近傍において、埋め込み絶縁膜ＢＸと接するように、堆積部ＤＰＯが形成されている。堆積部ＤＰＯは溝ＤＴＲ１，ＤＴＲ２の内部に形成される層間絶縁膜ＩＩＡの一部が上記の領域に集中するように堆積したものである。このため、層間絶縁膜ＩＩＡと同様の材質すなわちたとえばＢＰ−ＴＥＯＳとシリコン酸化膜とにより形成されている。

溝ＤＴＲ１，ＤＴＲ２内の堆積部ＤＰＯにおいては、溝ＤＴＲ１，ＤＴＲ２内の堆積部ＤＰＯ以外の領域に比べて、絶縁膜ＩＩＡが厚く形成されている。また堆積部ＤＰＯは、溝ＤＴＲ１，ＤＴＲ２の内部の壁面（側面）にバリアメタルが形成される場合に、溝と埋め込み絶縁膜ＢＸとの界面近傍に形成されることが特に好ましく、溝ＤＴＲ２において形成されることが特に好ましい。

一実施の形態においては、以上のように半導体層ＳＬの表面から半導体層ＳＬを貫通するように延在する２種類の溝ＤＴＲ１，ＤＴＲ２が形成されている。溝ＤＴＲ１は半導体層ＳＬの表面から埋め込み絶縁膜ＢＸに達し、その内部には層間絶縁膜ＩＩＡと同一の層が充填されており、かつ中空ＡＧ１が形成されている。溝ＤＴＲ２は半導体層ＳＬの表面から支持基板ＳＳに達し、その内部には層間絶縁膜ＩＩＡと同一の層と、プラグ導電層ＰＬ２と、中空ＡＧ２とが形成されている。ここで溝ＤＴＲ１の、半導体層ＳＬの表面に沿う方向（図４の左右方向）の幅ｗ１は、溝ＤＴＲ２の、半導体層ＳＬの表面に沿う方向の幅ｗ２以下であることが好ましい。

トランジスタ領域、Ｓｕｂｃｏｎ領域ともに、層間絶縁膜ＩＩＢは、層間絶縁膜ＩＩＡおよび配線層ＩＣＬ１の表面上を覆うように形成されている。層間絶縁膜ＩＩＢはたとえば通常のシリコン酸化膜からなることが好ましい。

層間絶縁膜ＩＩＢにはコンタクトホールＣＨ３が形成されており、コンタクトホールＣＨ３内にはプラグ導電層ＰＬ３が形成されている。層間絶縁膜ＩＩＢ上には配線層ＩＣＬ２が形成されている。配線層ＩＣＬ２はコンタクトホールＣＨ３内のプラグ導電層ＰＬ３を介して配線層ＩＣＬ１に電気的に接続されている。さらにパッシベーション膜ＰＶは、層間絶縁膜ＩＩＢおよび配線層ＩＣＬ２の表面上を覆うように形成されている。パッシベーション膜ＰＶは、層間絶縁膜ＩＩＢを覆うように形成されている。パッシベーション膜ＰＶはたとえばプラズマＣＶＤ法により形成されたシリコン窒化膜により形成されている。

次に、一実施の形態の半導体装置として、図４に示すトランジスタ領域（ＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタ）ならびにＳｕｂｃｏｎ領域を有する半導体チップＣＨＰの製造方法について図５〜図１８を用いて説明する。

図５を参照して、まず支持基板ＳＳと、埋め込み絶縁膜ＢＸと、半導体層ＳＬとがこの順に積層された構成を有するＳＯＩ基板として半導体基板ＳＵＢが準備される。半導体層ＳＬには、ｎ型領域ＮＤＲ、フィールド酸化膜ＦＯなどが形成される。このフィールド酸化膜ＦＯは、半導体層ＳＬの主表面上に酸化膜ＯＸＩと窒化膜ＮＩとをこの順で積層し、窒化膜ＮＩを選択的に除去した後に、その窒化膜ＮＩから露出した部分を熱酸化することにより形成される。この後、窒化膜ＮＩおよび酸化膜ＯＸＩが除去され、フィールド酸化膜ＦＯが形成されていない半導体層ＳＬの主表面が露出する。

図６を参照して、トランジスタ領域にｎ型ウェル領域ＮＷＲ、ｐ型ウェル領域ＰＷＲ、ｎ型領域ＮＤＲ、ｐ型オフセット領域ＰＯＲ、ゲート絶縁膜ＧＩ、ゲート電極層ＧＥ、酸化絶縁膜ＯＩ、ｎ⁺領域ＮＲ、ｐ⁺領域ＰＲ、側壁絶縁膜ＳＷなどが形成される。これにより、半導体層ＳＬの表面に、各素子（高耐圧ＭＯＳトランジスタ、ＣＭＯＳトランジスタなど）が完成する。

高耐圧ＭＯＳトランジスタとして図５中左側のトランジスタは、ｎ型ウェル領域ＮＷＲと、ｎ型領域ＮＤＲと、ｐ型領域ＰＢＲと、ソースまたはドレインとしてのｎ⁺領域ＮＲと、コンタクト領域としてのｐ⁺領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有するように形成される。

高耐圧ＭＯＳトランジスタとして図５中右側のトランジスタは、ｎ型ウェル領域ＮＷＲと、ｐ型オフセット領域ＰＯＲと、ソースまたはドレインとしてのｐ⁺領域ＰＲと、コンタクト領域としてのｎ⁺領域ＮＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有するように形成される。

ＣＭＯＳトランジスタは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとが完成するように形成される。ｐＭＯＳトランジスタは、ｎ型ウェル領域ＮＷＲと、１対のソース／ドレイン領域としてのｐ⁺領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有するように形成される。ｎＭＯＳトランジスタは、ｐ型ウェル領域ＰＷＲと、１対のソース／ドレイン領域としてのｎ⁺領域ＮＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有するように形成される。

図７を参照して、トランジスタ領域のｎ⁺領域ＮＲおよびｐ⁺領域ＰＲの各々の表面上にシリサイド層ＳＣが形成される。シリサイド層ＳＣは、半導体層ＳＬの表面全面を覆うように高融点金属層を形成した後に熱処理を加えて高融点金属とシリコンとを反応させることにより形成される。この際、半導体層ＳＬの主表面上にマスク絶縁層ＭＩを形成しておくことにより、マスク絶縁層ＭＩが形成された箇所においては、半導体層ＳＬの主表面と高融点金属層とが接触することはないため、シリサイド層ＳＣは形成されない。なお、シリサイド層ＳＣ形成後、未反応の高融点金属層は除去される。

図８を参照して、各素子上およびＳｕｂｃｏｎ領域の半導体層ＳＬの表面上を覆うように、下敷き酸化膜ＮＳＧが形成される。下敷き酸化膜ＮＳＧはたとえば６００ｎｍの厚みのノンドープのシリコン酸化膜からなる。

図９を参照して、下敷き酸化膜ＮＳＧ上を覆うように、フォトレジストＰＨＲが塗布される。

このフォトレジストＰＨＲは通常の写真製版技術によりパターニングされる。このパターニングされたフォトレジストＰＨＲをマスクとして、下敷き酸化膜ＮＳＧおよびフィールド酸化膜ＦＯとが順に異方性エッチングされる。これにより下敷き酸化膜ＮＳＧとフィールド酸化膜ＦＯとを貫通する溝ＤＴＲＡが形成される。この後、フォトレジストＰＨＲがアッシングなどによって除去される。

ここで、Ｓｕｂｃｏｎ領域に形成される溝ＤＴＲＡのうち、サブコンタクトＳＢＣ（溝ＤＴＲ２）を形成するために形成される溝ＤＴＲＡは、溝ＤＴＲ１を形成するために形成される溝ＤＴＲＡの、半導体層ＳＬの主表面に沿う方向（図９の左右方向）の幅以下の幅を有することが好ましい。具体的には、図９中の幅ｗ４は幅ｗ３以下であることが好ましい。

図１０を参照して、下敷き酸化膜ＮＳＧをマスクとして半導体層ＳＬに異方性エッチングが施される。これにより、溝ＤＴＲＡの直下の半導体基板ＳＵＢ（半導体層ＳＬ）が選択的に除去される。これにより、半導体基板ＳＵＢ（半導体層ＳＬ）の表面から埋め込み絶縁膜ＢＸに達するように溝ＤＴＲ１，ＤＴＲ２が形成される。このエッチング時に下敷き酸化膜ＮＳＧも所定膜厚だけエッチング除去され、当初の厚み６００ｎｍのおよそ半分の厚み、たとえば３００ｎｍの厚みとなる。

このように、半導体層ＳＬの表面から支持基板ＳＳに達するサブコンタクトＳＢＣ（図４参照）の溝ＤＴＲ２を形成する工程において、まず半導体層ＳＬの表面から埋め込み絶縁膜ＢＸに達する（たとえばトランジスタ領域の素子分離用の）溝ＤＴＲ１と同様の溝が形成される。言い換えれば、最終的に埋め込み絶縁膜に達する溝ＤＴＲ１と、Ｓｕｂｃｏｎ領域において最終的に支持基板ＳＳに達するように形成される溝ＤＴＲ２とが同一の工程により同時に形成される。さらに言い換えれば最終的に溝ＤＴＲ２になるＳｕｂｃｏｎ領域の溝は、図１０の工程の段階では最終的に溝ＤＴＲ１になるトランジスタ領域などの溝ＤＴＲ１と同時に、かつ同様の態様として形成される。

なお図９の工程において、幅ｗ４（図９参照）を幅ｗ３以下とすることにより、Ｓｕｂｃｏｎ領域の溝ＤＴＲ２の幅ｗ２が溝ＤＴＲ１の幅ｗ１以下となるように形成されることが好ましい。

また、形成される素子の特性上、ＩＩＩ族元素やＶ族元素などの不純物が半導体層ＳＬの内部に固相拡散されることを防ぐことが好ましい場合には、固相拡散を抑制したい側壁上に保護用の絶縁膜（ライナー膜）を形成することが好ましい。ライナー膜はたとえば熱酸化法や窒化処理、プラズマＣＶＤ法を用いて形成される、シリコン酸化膜やシリコン窒化膜であることが好ましい。

また図１０の工程の段階においては、最終的に埋め込み絶縁膜ＢＸに達する態様となる溝ＤＴＲ１と、最終的に支持基板ＳＳに達する態様となる溝ＤＴＲ２とを併せて、第１の溝と定義してもよいこととする。

図１１を参照して、各素子上およびＳｕｂｃｏｎ領域の半導体層ＳＬの表面上の下敷き酸化膜ＮＳＧを覆うように、かつ溝ＤＴＲ１、ＤＴＲ２内に、閉塞された中空ＡＧ１（中空）を形成するように各素子上および溝ＤＴＲ１、ＤＴＲ２内に絶縁膜ＩＩＡ（絶縁膜）が形成される。この絶縁膜ＩＩＡは、たとえば１３２０ｎｍの厚みのＢＰ−ＴＥＯＳ、および通常のシリコン酸化膜により形成される。この絶縁膜ＩＩＡの上面がたとえば（Chemical Mechanical Polishing）法により研磨除去される。ただし絶縁膜ＩＩＡは、上記のように導電性の不純物を含んだ絶縁膜（ＢＰ−ＴＥＯＳ）に限らず、たとえば導電性の不純物を含まない通常のシリコン酸化膜であってもよい。

この絶縁膜ＩＩＡは、特に埋め込み絶縁膜ＢＸと溝ＤＴＲ１，ＤＴＲ２との界面近傍に堆積部ＤＰＯを形成することが好ましい。

なおここでは実際には層間絶縁膜ＩＩＡ（絶縁膜）は半導体層ＳＬの表面上の下敷き酸化膜ＮＳＧ上を覆うように形成されているが、層間絶縁膜ＩＩＡは半導体層ＳＬの表面上を（直接）覆うように、さらにＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタなどの素子上を（直接）覆うように形成されてもよい。また溝ＤＴＲ１，ＤＴＲ２内においては、特に溝ＤＴＲ１，ＤＴＲ２の内部の壁面（側面および底面）を覆うように、層間絶縁膜ＩＩＡが形成される。

図１２を参照して、上記のＣＭＰ法により、絶縁膜ＩＩＡは上面を平坦化されて層間絶縁膜ＩＩＡとなる。ＣＭＰ法を用いてたとえば６４０ｎｍ研削することにより、層間絶縁膜ＩＩＡの厚みは、たとえば６８０ｎｍとされる。

図１３を参照して、通常の写真製版技術およびエッチング技術により、層間絶縁膜ＩＩＡおよび下敷き酸化膜ＮＳＧを貫通して半導体基板ＳＵＢの表面（シリサイド層ＳＣの表面、すなわち素子）に達するコンタクトホールＣＨ１（孔）が形成される。このコンタクトホールＣＨ１からは、たとえばソース領域やドレイン領域などの表面に形成されたシリサイド層ＳＣの表面が露出する。

図１４を参照して、層間絶縁膜ＩＩＡ上を覆うように、フォトレジストＰＨＲが塗布される。このフォトレジストＰＨＲは通常の写真製版技術により、溝ＤＴＲ２の真上とコンタクトホールＣＨ１の真上において開口部を形成するようにパターニングされる。次にこのパターニングされたフォトレジストＰＨＲをマスクとして、溝ＤＴＲ２の内部を貫通してコンタクトホールＣＨ２を形成するように、溝ＤＴＲ２の上記開口部の真下の層間絶縁膜ＩＩＡがエッチング除去される。

このとき、溝ＤＴＲ２の内部の層間絶縁膜ＩＩＡは、溝ＤＴＲ２の底部に位置するものも含めて除去され、その後さらに溝ＤＴＲ２の底部の下に位置する埋め込み絶縁膜ＢＸが同時に除去される。このようにして、層間絶縁膜ＩＩＡの上側の表面から支持基板ＳＳに達するコンタクトホールＣＨ２が形成される。以上のように、溝ＤＴＲ２の内部の層間絶縁膜ＩＩＡと同時に埋め込み絶縁膜ＢＸがエッチング除去されることを可能にする観点から、層間絶縁膜ＩＩＡと埋め込み絶縁膜ＢＸとは同一の材質からなることが好ましく、上記のように、層間絶縁膜ＩＩＡおよび埋め込み絶縁膜ＢＸはいずれもシリコン酸化膜（導電性の不純物を有するシリコン酸化膜すなわちＢＰ−ＴＥＯＳでもよい）とされる。

上記のように、溝ＤＴＲ２を形成するためになされた処理は、図１３の工程以前においては溝ＤＴＲ１を形成するためになされた処理とほぼ同じである。そして図１４の工程において初めて、溝ＤＴＲ１と同様に形成された溝を利用して、溝ＤＴＲ２を形成するための追加の処理（コンタクトホールＣＨ２の形成）を行なっている。

図１５を参照して、フォトレジストＰＨＲがアッシングなどにより除去された後、たとえば通常のスパッタリング法により、層間絶縁膜ＩＩＡ上およびコンタクトホールＣＨ１，ＣＨ２の内部の壁面を覆うように、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）の薄膜をバリアメタルとして形成した後、プラズマＣＶＤ法によりタングステン（Ｗ）の金属薄膜が形成される。次に層間絶縁膜ＩＩＡ上の上記バリアメタルおよび金属薄膜がエッチバックにより除去される。

このようにして、コンタクトホールＣＨ１の内部にはタングステンの金属薄膜からなるプラグ導電層ＰＬ１が形成されると同時に、コンタクトホールＣＨ２の内部にはタングステンの金属薄膜からなるプラグ導電層ＰＬ２が形成される。

なおプラグ導電層ＰＬ２はその内部に中空ＡＧ２を形成するように形成されることが好ましい。

以上のようにプラグ導電層ＰＬ１，ＰＬ２はタングステンの金属薄膜からなるものであってもよいが、たとえばアルミニウムからなる金属薄膜であってもよい。

図１６を参照して、プラグ導電層ＰＬ１，ＰＬ２の上面に接し、各素子の導電部分または支持基板ＳＳと電気的に接続するように層間絶縁膜ＩＩＡ上に配線層ＩＣＬ１が形成される。この配線層ＩＣＬ１は、たとえば通常のスパッタリング法により、窒化チタンと、銅とアルミニウムとの合金（ＡｌＣｕ）との積層構造として形成されることが好ましいが、上記のプラグ導電層ＰＬ１，ＰＬ２と同一の材質であってもよい。一例として、たとえば２６．５ｎｍの窒化チタンと４５０ｎｍのＡｌＣｕとの積層構造が形成される。

このようにして、溝ＤＴＲ２の内部および溝ＤＴＲ２の直下の埋め込み絶縁膜ＢＸを貫通して支持基板ＳＳに達するように形成されたコンタクトホールＣＨ２の内部にプラグ導電層ＰＬ２が形成されることにより、支持基板ＳＳと溝ＤＴＲ２とが、さらに支持基板ＳＳと配線層ＩＣＬ１とが、電気的に接続される。

図１７を参照して、層間絶縁膜ＩＩＡ、配線層ＩＣＬ１上を覆うように、絶縁膜ＩＩＢが形成される。この絶縁膜ＩＩＢは、たとえば絶縁膜ＩＩＡと同様にＢＰ−ＴＥＯＳおよび通常のシリコン酸化膜により形成されるが、通常のシリコン酸化膜のみにより形成されてもよい。この絶縁膜ＩＩＢの上面がたとえばＣＭＰ法により平坦化されて層間絶縁膜ＩＩＢとなる。

この層間絶縁膜ＩＩＢは通常の写真製版技術およびエッチング技術により、層間絶縁膜ＩＩＢを貫通して配線層ＩＣＬ１の表面に達するコンタクトホールＣＨ３が形成される。

図１８を参照して、図１５の工程におけるプラグ導電層ＰＬ１，ＰＬ２と同様に、プラグ導電層ＰＬ３が形成される。次に、プラグ導電層ＰＬ３を介して下の各領域と電気的に接続するように層間絶縁膜ＩＩＢ上に配線層ＩＣＬ２が形成される。この配線層ＩＣＬ２は、図１６の工程における配線層ＩＣＬ１と同様に形成される。

図４を参照して、層間絶縁膜ＩＩＢおよび配線層ＩＣＬ２上を覆うように、たとえばプラズマＣＶＤ法により、シリコン窒化膜からなるパッシベーション膜ＰＶが形成される。一例としてこのパッシベーション膜ＰＶの厚みは２μｍである。その後、所望の形状となるように、パッシベーション膜ＰＶに対して通常の写真製版技術およびエッチング技術がなされる。

以上により、図３に示す一実施の形態の半導体装置が製造される。
次に、一実施の形態の作用効果について説明する。

図１９を参照して、このグラフの横軸は、たとえば図１に示すような半導体チップＣＨＰの裏面の電位（Ｖ）を示しており、縦軸は当該半導体チップＣＨＰに形成された、高耐圧ＭＯＳトランジスタ（図４参照）などの素子のオフ耐圧（Ｖ）を示している。

図１９より、正の裏面電位が大きくなると、当該素子のオフ耐圧が低下することが分かる。たとえば裏面電位が０Ｖのときにオフ耐圧が１４０Ｖである素子であっても、正の裏面電位が大きくなるにつれてオフ耐圧が低下し、裏面電位が１２０Ｖ以上になればオフ耐圧は約８０Ｖにまで（裏面電位が０Ｖのときに比べて約６０Ｖ）低下する。

このため、たとえば当該素子が定格１００Ｖである場合においても、正の裏面電位が大きくなることによりいわゆる定格割れ不良を起こす可能性がある。このように裏面の電位を固定しないと、当該素子の特性が安定しない不具合を来たす可能性がある。すなわち裏面の電位を表面側から取り出すことは、当該素子の特性を安定させる上で重要である。

ところでＳＯＩ基板は、埋め込み絶縁膜ＢＸ（図４参照）を備えることにより、当該埋め込み絶縁膜ＢＸにおいてリサーフ効果をもたらす。このためＳＯＩ基板に形成された素子は、埋め込み絶縁膜ＢＸを有さない通常の半導体基板に形成された素子に比べて高耐圧特性が向上する。

ところがＳＯＩ基板は、埋め込み絶縁膜ＢＸの存在により、その表面側から裏面の電位を取り出すことが困難であるため、ＳＯＩ基板に形成された素子の駆動時に、ＳＯＩ基板の裏面電位を制御することが困難となり、上記のオフ耐圧の低下、および素子の特性の低下を招く可能性がある。

そこで一実施の形態においては、埋め込み絶縁膜ＢＸを貫通して支持基板ＳＳに達することにより、ＳＯＩ基板の表面と裏面とを導通するサブコンタクトＳＢＣ（図４参照）を形成することにより、裏面電位を表面側から取り出すことが可能となる。したがって当該ＳＯＩ基板に形成された素子の制御時に裏面電位を制御することが容易となり、結果として当該素子のオフ耐圧の低下を抑制することができる。

また主にトランジスタ領域における素子分離に用いられる溝ＤＴＲ１は、その内部に中空ＡＧ１が形成されている。これにより、ＤＴＩ構造により分離された素子のリーク電流を抑制することができ、耐圧を高めることができる。

また溝ＤＴＲ１内に積極的に中空ＡＧ１を形成することで、溝ＤＴＲ１近傍における半導体層ＳＬの応力を低減することができる。これは、溝ＤＴＲ１内部のシリコン酸化膜と、シリコンとの熱膨張係数の差により発生する応力を、空隙である中空ＡＧ１が緩和することができるためである。溝ＤＴＲ１近傍における半導体層ＳＬの応力を低減することにより、半導体層ＳＬ内における結晶欠陥の発生を抑制することができる。

以上のように、一実施の形態においては、中空ＡＧ１を有する素子分離用の溝ＤＴＲ１と、裏面電位を取り出すためのサブコンタクトＳＢＣを形成する溝ＤＴＲ２とを有するため、素子のオフ耐圧の低下をより確実に抑制することができる。

一実施の形態においては、素子上を覆う層間絶縁膜ＩＩＡと同一の層として絶縁膜ＩＩＡが溝ＤＴＲ１，ＤＴＲ２の内部に形成されるため、仮に層間絶縁膜ＩＩＡが不純物を含むＢＰ−ＴＥＯＳである場合に、溝ＤＴＲ１，ＤＴＲ２の内部にも容易に不純物を含むＢＰ−ＴＥＯＳが形成される。

ＢＰ−ＴＥＯＳが溝ＤＴＲ１の内部に形成されれば、溝ＤＴＲ１，ＤＴＲ２の壁面に沿って拡散領域を形成することで、溝ＤＴＲ１，ＤＴＲ２の側面に形成されるダメージ層を通るリーク電流を抑制することができる。このことについて以下に、図２０を参照しながら説明する。

図２０（Ａ）を参照して、半導体基板ＳＵＢに溝ＤＴＲ１（溝ＤＴＲ２も同じ）を形成する際、溝ＤＴＲ１の壁部にエッチングのダメージ（結晶欠陥）が生じる。このため、溝ＤＴＲ１の壁部にｎ型半導体領域ＮＳＲとｐ型半導体領域ＰＳＲとのｐｎ接合があると、上記エッチングダメージを介してそのｐｎ接合部にリーク電流が発生する。

半導体基板ＳＵＢがＳＯＩ基板よりなる場合に、溝ＤＴＲ１の壁部に接する部分にｎ型半導体領域ＮＳＲとｐ型半導体領域ＰＳＲとのｐｎ接合部があると、溝ＤＴＲ１の壁部のエッチングダメージを介して、そのｐｎ接合部にリーク電流が生じる。しかし、図２０（Ｂ）に示すように、溝ＤＴＲ１の壁部に沿って拡散領域ＳＤＲを形成することによって、溝ＤＴＲ１の壁部に接する部分にｐｎ接合が位置することはなくなる。このため、そのｐｎ接合部において上記エッチングダメージを介したリーク電流の発生を防止することができる。

また一実施の形態のように、溝ＤＴＲ１の幅ｗ１が溝ＤＴＲ２の幅ｗ２以下となるようにすれば、半導体チップＣＨＰのサイズを小型化し、素子のスループットを向上させることができる。

また一実施の形態のように、溝ＤＴＲ２の内部にはシリコン酸化膜の堆積部ＤＰＯを有している。この堆積部ＤＰＯにおいてはシリコン酸化膜が、溝ＤＴＲ２の内部における堆積部ＤＰＯ以外の領域よりも厚く形成されている。このため、たとえば図１５の工程に示すコンタクトホールＣＨ２へのバリアメタルの形成時に、溝ＤＴＲ２を形成するための半導体層ＳＬのエッチングの際に溝ＤＴＲ２に形成された結晶欠陥に起因する不具合の発生を抑制することができる。

溝ＤＴＲ２を形成するための半導体層ＳＬのエッチングの際には、特に埋め込み絶縁膜ＢＸの界面近傍において溝ＤＴＲ１，ＤＴＲ２には半導体層ＳＬを構成するシリコンの結晶欠陥が多数発生する。この結晶欠陥が露出した状態でその上に図１５の工程に示すバリアメタルが形成されれば、当該結晶欠陥に対してシリサイド異常が発生する可能性がある。しかし当該結晶欠陥がシリコン酸化膜からなる堆積部ＤＰＯに覆われた状態でバリアメタルが形成されることにより、上記シリサイド異常の発生を抑制することができる。

次に、図２１〜図２５に示す一実施の形態の参考例としての製造工程を説明する。
一実施の形態のＳｕｂｃｏｎ領域と同様にサブコンタクトＳＢＣとその周囲を取り囲む溝ＤＴＲ１とにより形成される参考例のＳｕｂｃｏｎ領域は、以下の手順により形成される。図２１を参照して、一実施の形態と同様に支持基板ＳＳと、埋め込み絶縁膜ＢＸと、半導体層ＳＬとがこの順で積層された構成を有するＳＯＩ基板（半導体基板ＳＵＢ）が準備される。半導体層ＳＬの上側の表面上には窒化膜ＮＩ２が形成され、これを用いてフィールド酸化膜ＦＯが形成される。この窒化膜ＮＩ２は、図５の工程における窒化膜ＮＩと同様の役割を有する。

フィールド酸化膜ＦＯおよび窒化膜ＮＩ２上を覆うように、半導体層ＳＬの上には窒化膜ＮＩ３および層間絶縁膜ＩＩＣがこの順に形成される。窒化膜ＮＩ３は層間絶縁膜ＩＩＣをＣＭＰ研磨する際のストッパとして形成される。層間絶縁膜ＩＩＣは溝を形成する際のマスクとして形成され、たとえばＢＰ−ＴＥＯＳにより形成される。通常の写真製版技術により層間絶縁膜ＩＩＣのパターンが形成され、この層間絶縁膜ＩＩＣのパターンをマスクとして、図１０の工程と同様に半導体層ＳＬに異方性エッチングが施される。こうして埋め込み絶縁膜ＢＸに達する溝ＤＴＲ１，ＤＴＲ２が形成される。

図２２を参照して、溝ＤＴＲ１，ＤＴＲ２の内部の壁面にバリアメタルＢＲが形成された後、当該内部に１回目の層間絶縁膜ＩＩＡの形成がなされる。次に図示されないが、異方性の酸化膜エッチングにより、層間絶縁膜ＩＩＣのパターンの開口部の幅が広げられる。そして溝ＤＴＲ１，ＤＴＲ２の内部に２回目の層間絶縁膜ＩＩＡが形成される。このように溝ＤＴＲ１，ＤＴＲ２の内部には２度、層間絶縁膜ＩＩＡが形成される。このため溝ＤＴＲ１，ＤＴＲ２の内部には中空ＡＧ１，ＡＧ２は形成されず、溝ＤＴＲ１，ＤＴＲ２の内部は層間絶縁膜ＩＩＡでほぼ完全に充填される。

ここで、窒化膜ＮＩ３をストッパとして層間絶縁膜ＩＩＣ，ＩＩＡがＣＭＰ法により除去され、窒化膜ＮＩ３（層間絶縁膜ＩＩＡ）の上側の表面が平坦化される。

図２３を参照して、図１４の工程と同様に、溝ＤＴＲ２の内部には埋め込み絶縁膜ＢＸを貫通して支持基板ＳＳに達するコンタクトホールＣＨ２が形成される。

図２４を参照して、コンタクトホールＣＨ２の内部が多結晶シリコンのプラグ導電層ＰＬ２により充填される。ここでも図２２の工程と同様に、コンタクトホールＣＨ２の内部をほぼ完全に充填するため、コンタクトホールＣＨ２の内部への多結晶シリコンの形成は２度行われる。

図２５を参照して、層間絶縁膜ＩＩＡに熱処理が施されて、焼き締めされた層間絶縁膜ＩＩＤとなる。以上により参考例としてのＳｕｂｃｏｎ領域が形成される。

以上の図２１〜図２５の工程において一実施の形態と同一の符号で記した構成要素については一実施の形態における当該構成要素と同様である。

以上の参考例の製造工程においては、高アスペクト比の溝ＤＴＲ１，ＤＴＲ２が絶縁膜（シリコン酸化膜）によりほぼ完全に埋め込まれる必要がある。これは仮に溝ＤＴＲ１，ＤＴＲ２の内部が絶縁膜で埋め込まれた後に、たとえば素子を構成するゲート電極層ＧＥなどのパターニングがなされる場合、ウェットエッチングを繰り返すことにより溝ＤＴＲ１，ＤＴＲ２の内部の絶縁膜に中空が存在すれば、これに起因する不具合が発生する可能性があるためである。

また上記の参考例の製造方法においては、窒化膜ＮＩ３をストッパとして層間絶縁膜ＩＩＣ，ＩＩＡ（シリコン酸化膜）がＣＭＰ法により除去される。このとき、窒化膜を研磨せず酸化膜のみを研磨するいわゆるセリアプロセスを行なう必要があるが、セリアプロセスは横展開が困難である。

ところが一実施の形態の製造方法においては、図５〜図１０に示すように高耐圧ＭＯＳトランジスタなどの素子が完成した後にＤＴＩ構造の溝ＤＴＲ１，ＤＴＲ２が形成される。素子完成後の製造フローでは素子完成前の製造フローよりも溝ＤＴＲ１，ＤＴＲ２内を埋め込む絶縁膜表面がウエットエッチングにさらされる回数が少ない。このため、その溝ＤＴＲ１，ＤＴＲ２内に中空ＡＧ１，ＡＧ２が存在していても、その中空ＡＧ１，ＡＧ２が表面に露出することは抑制される。これにより、表面に露出した中空ＡＧ１，ＡＧ２内にレジストなどの異物が入り込むことがないため、製造途中でその中空ＡＧ１，ＡＧ２内の異物が噴出すことによるパターンの欠陥が生じることも防止できる。

溝ＤＴＲ１，ＤＴＲ２内に中空ＡＧ１，ＡＧ２が存在しても問題ないため、溝ＤＴＲ１，ＤＴＲ２の内部を完全に埋める必要はない。このため、上記比較例のように溝の内部に２度成膜する必要はなく、１回の成膜処理で十分となる。このため当該工程の処理時間を短縮し、工程のコストを削減することができる。

一実施の形態の製造方法においては、溝ＤＴＲ２の内部の壁面を覆う層間絶縁膜ＩＩＡと埋め込み絶縁膜ＢＸとの材質を同一に（たとえば双方ともシリコン酸化膜に）する。このため、溝ＤＴＲ２の内部がいったん層間絶縁膜ＩＩＡで埋め込まれた後に、コンタクトホールＣＨ２を形成する目的で層間絶縁膜ＩＩＡをエッチング除去する際に、同時にコンタクトホールＣＨ２を埋め込み絶縁膜ＢＸを貫通するように形成することができる。したがって層間絶縁膜ＩＩＡをエッチングする際のマスク（図１４のフォトレジストＰＨＲのパターン）を用いて埋め込み絶縁膜ＩＩＡを貫通することができるため、マスクの制作に要する費用を削減することができる。

たとえば溝ＤＴＲ２の内部が絶縁膜ＩＩＡで埋まらないようにするためには、溝ＤＴＲ２を覆うようにたとえばフォトレジストのパターンを形成する必要がある。すなわち当該パターン形成用のマスクが１枚追加で必要となる。しかし一実施の形態においては、溝ＤＴＲ２を形成する際に、溝ＤＴＲ１と同様の溝を利用して、溝ＤＴＲ２を形成するために必要な追加の処理を行なっている。これは具体的には、たとえば図１３の工程以前は溝ＤＴＲ２を形成する箇所にも溝ＤＴＲ１を形成する箇所と基本的に（溝の幅ｗ１，ｗ２が異なる場合があるが）同様の態様の溝が形成されるが、図１４以降の工程において溝ＤＴＲ２を形成しようとする箇所のみにコンタクトホールＣＨ２を形成するなど追加の処理を施していることを意味する。

以上より、一実施の形態においては、たとえば溝ＤＴＲ２を形成するために溝ＤＴＲ１を形成する工程と全く別個の処理を独立して行なう場合に比べて、工程数を大幅に削減することができる。

また一実施の形態においては、溝ＤＴＲ２を形成する領域の内部に層間絶縁膜ＩＩＡが形成されることにより、中空ＡＧ１が形成される（図１１参照）。このため、後工程にてコンタクトホールＣＨ２を形成するための層間絶縁膜ＩＩＡのエッチングがより容易になる。さらに溝ＤＴＲ２の内部にプラグ導電層ＰＬ２により形成される中空ＡＧ２は、絶縁膜ＩＩＡと半導体層ＳＬとの熱膨張係数の差により発生する応力を緩和することができる。

また一実施の形態においては、溝ＤＴＲ１，ＤＴＲ２内の絶縁膜ＩＩＡは、半導体層ＳＬの表面上（素子の上）に形成される層間絶縁膜ＩＩＡと同一の層として同時に形成される（図１１参照）。このため溝ＤＴＲ１，ＤＴＲ２内の絶縁膜ＩＩＡが半導体層ＳＬの表面上（素子の上）の層間絶縁膜ＩＩＡと別の工程として形成される場合に比べて処理時間を短縮し、工程のコストを削減することができる。さらに半導体層ＳＬの表面上（素子の上）に形成される層間絶縁膜ＩＩＡを除去する必要がないため、上記の参考例の製造工程において用いられる、横展開の困難なセリアプロセスを用いる必要がなくなる。

また一実施の形態においては、コンタクトホールＣＨ１とコンタクトホールＣＨ２との内部に同時にプラグ導電層ＰＬ１，ＰＬ２が形成される。このため両者が別の工程として形成される場合に比べて処理時間を短縮し、工程のコストを削減することができる。

最後に、図２６〜図２９を参照しながら、一実施の形態の要点について説明する。なお図２６〜図２９における各構成要素は、既述の同一の符号で記した構成要素と同様である。

図２６を参照して、一実施の形態は、支持基板ＳＳと、埋め込み絶縁膜ＢＸと、半導体層ＳＬとがこの順に積層された半導体基板ＳＵＢに形成された半導体装置について規定している。半導体基板ＳＵＢはトランジスタ領域とＳｕｂｃｏｎ領域とを有している。トランジスタ領域には溝ＤＴＲ１が、Ｓｕｂｃｏｎ領域には溝ＤＴＲ２が形成されている。溝ＤＴＲ１はその内部に、半導体層ＳＬの表面を覆う層間絶縁膜ＩＩＡと同一の層としての絶縁膜ＩＩＡと、絶縁膜ＩＩＡに形成された中空ＡＧ１とを有している。一方、溝ＤＴＲ２はその内部に、層間絶縁膜ＩＩＡ上の配線層ＩＣＬ１と支持基板ＳＳとを電気的に接続するプラグ導電層ＰＬ２が形成されている。

一実施の形態は、支持基板ＳＳと、埋め込み絶縁膜ＢＸと、半導体層ＳＬとがこの順に積層された半導体基板ＳＵＢに形成された半導体装置の製造方法について規定している。図２７を参照して、半導体層ＳＬの上側の表面から埋め込み絶縁膜ＢＸに達する溝ＤＴＲ２が形成される。図２８を参照して、次に溝ＤＴＲ２の内部を充填し、かつ半導体層ＳＬの上側の表面上を覆うように層間絶縁膜ＩＩＡが形成される。層間絶縁膜ＩＩＡは溝ＤＴＲ２の内部において中空ＡＧ１を形成する。図２９を参照して、次に層間絶縁膜ＩＩＡの上面がＣＭＰ研磨された後、溝ＤＴＲ２の内部および埋め込み絶縁膜ＢＸを貫通するようにコンタクトホールＣＨ２が形成される。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＡＧ１，ＡＧ２ 中空、ＢＸ 埋め込み絶縁膜、ＢＲ バリアメタル、ＣＨ１，ＣＨ２，ＣＨ３ コンタクトホール、ＣＨＰ 半導体チップ、ＤＦＲ 素子形成領域、ＤＰＯ 堆積部、ＤＴＲ１，ＤＴＲ２，ＤＴＲＡ 溝、ＦＯ フィールド酸化膜、ＧＥ ゲート電極層、ＧＩ ゲート絶縁膜、ＧＴ ゲッタリングサイト、ＩＣＬ１，ＩＣＬ２ 配線層、ＩＩＡ，ＩＩＢ，ＩＩＣ，ＩＩＤ 層間絶縁膜、ＭＩ マスク絶縁層、ＭＳ 主表面、ＮＤＲ ｎ型領域、ＮＩ，ＮＩ２，ＮＩ３ 窒化膜、ＮＲ ｎ⁺領域、ＮＳＧ 下敷き酸化膜、ＮＷＲ ｎ型ウェル領域、ＯＩ 酸化絶縁膜、ＯＸＩ 酸化膜、ＰＢＲ ｐ型領域、ＰＨＲ フォトレジスト、ＰＬ１，ＰＬ２，ＰＬ３ プラグ導電層、ＰＯＲ ｐ型オフセット領域、ＰＲ ｐ⁺領域、ＰＶ パッシベーション膜、ＰＷＲ ｐ型ウェル領域、ＳＢＣ サブコンタクト、ＳＣ シリサイド層、ＳＤＲ 拡散領域、ＳＬ 半導体層、ＳＵＢ 半導体基板、ＳＳ 支持基板、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁膜。

Claims (12)

1. 支持基板と、埋め込み絶縁膜と、半導体層とがこの順で積層された構成を有する半導体基板を備え、
   前記半導体層の表面から前記支持基板に達するように第１の溝が形成されており、かつ前記半導体層の前記表面から前記埋め込み絶縁膜に達するように第２の溝が形成されており、さらに
   前記第１の溝内において前記半導体層の壁面に沿うように形成され、かつ、前記第２の溝内に第１の中空を形成するように形成された絶縁膜と、
   前記支持基板に電気的に接続するように前記第１の溝内に形成され、かつ前記絶縁膜から露出した表面を有する導電層とを備えた、半導体装置。
2. 前記半導体層の前記表面に形成された素子をさらに備え、
   前記絶縁膜は、前記素子上を覆うように前記半導体層の前記表面上に形成されている、請求項１に記載の半導体装置。
3. 前記絶縁膜には導電性の不純物が含まれている、請求項１に記載の半導体装置。
4. 前記第１の溝内において前記導電層は、第２の中空を形成するように形成される、請求項１に記載の半導体装置。
5. 前記第１の溝の幅は、前記第２の溝の幅以下の寸法を有する、請求項１に記載の半導体装置。
6. 前記第１の溝は、その少なくとも一部に、前記絶縁膜が堆積した堆積部を有し、
   前記第１の溝内の前記堆積部における前記絶縁膜は、前記第１の溝内の前記堆積部以外における前記絶縁膜よりも厚い、請求項１に記載の半導体装置。
7. 支持基板と、埋め込み絶縁膜と、半導体層とがこの順で積層された構成を有する半導体基板を準備する工程と、
   前記半導体層の表面から前記埋め込み絶縁膜に達するように第１の溝を形成する工程と、
   前記第１の溝の壁面を覆うように、かつ前記半導体層の前記表面上を覆うように絶縁膜を形成する工程と、
   前記第１の溝が前記支持基板に達するまで前記第１の溝の底部に位置する前記絶縁膜と前記埋め込み絶縁膜とを除去する工程とを備え、
   前記絶縁膜と前記埋め込み絶縁膜とは同一の材質からなる、半導体装置の製造方法。
8. 前記絶縁膜を形成する工程において、前記第１の溝内に閉塞された中空が生じるように前記絶縁膜が形成される、請求項７に記載の半導体装置の製造方法。
9. 前記半導体層の前記表面から前記埋め込み絶縁膜に達するように前記第１の溝を形成する工程において、前記半導体層の前記表面から前記埋め込み絶縁膜に達するように第２の溝が同時に形成され、
   前記絶縁膜を形成する工程において、前記絶縁膜は前記第２の溝内に閉塞された中空を生じるように形成され、
   前記第１の溝が前記支持基板に達するまで前記絶縁膜と前記埋め込み絶縁膜とが除去された後、前記第１の溝内に前記支持基板と電気的に接続するように第１の導電層を形成する工程をさらに備えた、請求項７に記載の半導体装置の製造方法。
10. 前記第１の溝の幅は、前記第２の溝の幅以下の寸法を有する、請求項９に記載の半導体装置の製造方法。
11. 前記半導体層の前記表面に素子を形成する工程をさらに備え、
    前記絶縁膜は、前記素子上を覆うように前記半導体層の前記表面上に形成される、請求項９に記載の半導体装置の製造方法。
12. 前記絶縁膜に前記素子に達する孔を形成する工程と、
    前記孔内に第２の導電層を形成する工程とをさらに備え、
    前記第２の導電層は前記第１の導電層と同時に形成される、請求項１１に記載の半導体装置の製造方法。

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