JP2012049415A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 125
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000000758 substrate Substances 0.000 claims abstract description 73
- 238000000034 method Methods 0.000 claims abstract description 39
- 239000012212 insulator Substances 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 152
- 238000001312 dry etching Methods 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 7
- 239000011229 interlayer Substances 0.000 claims description 7
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 5
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 4
- 238000002230 thermal chemical vapour deposition Methods 0.000 claims description 4
- 238000009751 slip forming Methods 0.000 claims description 2
- 239000005380 borophosphosilicate glass Substances 0.000 claims 2
- 238000002955 isolation Methods 0.000 abstract description 94
- 230000015556 catabolic process Effects 0.000 abstract description 59
- 230000007423 decrease Effects 0.000 abstract description 11
- 230000006866 deterioration Effects 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 239000007789 gas Substances 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 230000008569 process Effects 0.000 description 8
- 238000000926 separation method Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 241000209094 Oryza Species 0.000 description 3
- 235000007164 Oryza sativa Nutrition 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 235000009566 rice Nutrition 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- -1 seam Substances 0.000 description 2
- 239000002689 soil Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
【解決手段】トレンチ分離を構成するディープトレンチ4の上部のトレンチ幅を、1.2μmよりも狭くすることにより、ディープトレンチ4の内部を絶縁膜5で埋め込んだ際に生じる中空7が、絶縁膜5の上面に現れるのを防ぐことができる。ディープトレンチ4の上部のトレンチ幅が狭くなることにより懸念される互いに隣接する素子領域間の耐圧の低下は、ディープトレンチ4の上部に、ディープトレンチ4の内部に埋め込まれた絶縁膜5と繋がるLOCOS絶縁膜6を形成することによって回避する。
【選択図】図1
Description
本実施の形態1によるSOI基板に形成された高耐圧半導体素子の構造を図1および図2に示す。図1はSOI基板に形成された高耐圧半導体素子を示す要部断面図、図2は素子分離を拡大して示す要部断面図である。ここでは、高耐圧半導体素子として、nチャネル型のMISFET(以下、高耐圧nMISという)を例示する。
本実施の形態2によるSOI基板に形成された高耐圧半導体素子の構造を図12に示す。図12はSOI基板に形成された高耐圧半導体素子を示す要部断面図であり、高耐圧半導体素子として、高耐圧nMISを例示する。
本実施の形態3による素子分離は、互いに隣接する2以上の素子領域を環状に囲むディープトレンチが繋がった構造を有している。
2 BOX層(埋め込み絶縁膜、絶縁体)
3 活性層(半導体層)
4 ディープトレンチ(溝、分離溝、U溝、トレンチ)
5 絶縁膜
6,6a LOCOS絶縁膜
7 中空(す、シーム、エアギャップ、空隙)
8 p型ウェル
9 ゲート絶縁膜
10 ゲート電極
11 n型半導体領域
12 サイドウォール
13 n型半導体領域
14 p型半導体領域
15 絶縁膜(ハードマスク)
16 コンタクトホール
17 プラグ
18 配線
19 レジストパターン
20 キャップ膜
21 第1素子領域
22 第2素子領域
23,23x,23y ディープトレンチ
24 第1素子領域
25 第2素子領域
26,26x,26y ディープトレンチ
27 第1素子領域
28 第2素子領域
29 第3素子領域
30 第4素子領域
31 ディープトレンチ
31xi1,31xi2,31xo ディープトレンチ
31yi1,31yi2,31yo ディープトレンチ
51 ディープトレンチ(溝、分離溝、U溝、トレンチ)
52 埋め込み絶縁膜
53 中空(す、シーム、エアギャップ、空隙)
54 窪み
L1 第1の幅
L2 第2の幅
L3 第3の幅
Lr トレンチ幅
Lt,Lx,Ly 寸法
Li 延長線
T1x 第1x側面
T1y 第1y側面
T2x 第2x側面
T2y 第2y側面
T3x 第3x側面
T3y 第3y側面
T4x 第4x側面
T4y 第4y側面
T5x 第5x側面
T5y 第5y側面
Claims (21)
- 支持基板と、前記支持基板の主面に形成された絶縁体からなるBOX層と、前記BOX層の上面に形成された活性層とから構成されるSOI基板と、
平面視において素子領域を環状に囲み、前記活性層の上面に形成されたLOCOS絶縁膜と、
平面視において前記素子領域を環状に囲み、前記LOCOS絶縁膜の一部およびその下の前記活性層に連続して形成され、前記BOX層に到達するディープトレンチと、
前記ディープトレンチの内部に埋め込まれた絶縁膜と、
を有する半導体装置であって、
前記LOCOS絶縁膜の一部に形成された前記ディープトレンチのトレンチ幅が、前記活性層に形成された前記ディープトレンチのトレンチ幅よりも狭いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記LOCOS絶縁膜の一部に形成された前記ディープトレンチのトレンチ幅が1.2μmよりも狭いことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記絶縁膜は、前記素子領域に形成される半導体素子を覆う層間絶縁膜としても機能することを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記ディープトレンチの下部は、裾広がりの形状をしていることを特徴とする半導体装置。
- 支持基板と、前記支持基板の主面に形成された絶縁体からなるBOX層と、前記BOX層の上面に形成された活性層とから構成されるSOI基板と、
平面視において素子領域を環状に囲み、前記活性層の上面に形成されたLOCOS絶縁膜と、
平面視において前記素子領域を環状に囲み、前記LOCOS絶縁膜の一部およびその下の前記活性層に連続して形成され、前記BOX層に到達するディープトレンチと、
前記ディープトレンチの内部に埋め込まれ、かつ、前記素子領域に形成される半導体素子を覆う層間絶縁膜としても機能する第1絶縁膜と、
前記第1絶縁膜上に形成された第2絶縁膜と、
前記第1絶縁膜と前記第2絶縁膜とを貫き、前記素子領域に達するコンタクトホールと、
前記コンタクトホールの内部に埋め込まれた導電性物質で構成されるプラグと、
前記プラグの上面に接続される金属配線と、
を有することを特徴とする半導体装置。 - 請求項5記載の半導体装置において、前記LOCOS絶縁膜の一部に形成された前記ディープトレンチのトレンチ幅が、前記活性層に形成された前記ディープトレンチのトレンチ幅よりも狭いことを特徴とする半導体装置。
- 請求項5記載の半導体装置において、前記ディープトレンチの下部は、裾広がりの形状をしていることを特徴とする半導体装置。
- 支持基板と、前記支持基板の主面に形成された絶縁体からなるBOX層と、前記BOX層の上面に形成された活性層とから構成されるSOI基板と、
第2方向に互いに隣接して配置された第1素子領域と第2素子領域との間の前記活性層に、平面視において前記第2方向と直交する第1方向に沿って形成され、前記BOX層に到達する第1ディープトレンチと、
前記活性層に、平面視において前記第2方向に沿って形成され、前記BOX層に到達する第2ディープトレンチと、
を有し、
前記第1ディープトレンチの端部が前記第2ディープトレンチと繋がるT字部分において、前記第2ディープトレンチの前記第1素子領域および前記第2素子領域とは反対側の側面が、平面視において、前記第1ディープトレンチに向かって楔状に窪んでいることを特徴とする半導体装置。 - 請求項8記載の半導体装置において、前記T字部分の対角方向のトレンチ幅が、前記第1ディープトレンチまたは前記第2ディープトレンチのトレンチ幅と同じか、またはそれよりも狭いことを特徴とする半導体装置。
- 請求項8記載の半導体装置において、前記第1ディープトレンチおよび前記第2ディープトレンチの内部に絶縁膜が埋め込まれており、前記絶縁膜は、半導体素子を覆う層間絶縁膜としても機能することを特徴とする半導体装置。
- 請求項8記載の半導体装置において、前記第1ディープトレンチおよび前記第2ディープトレンチは、前記活性層の上面に形成されたLOCOS絶縁膜の一部およびその下の前記活性層に連続して形成され、前記BOX層に到達することを特徴とする半導体装置。
- 請求項11記載の半導体装置において、前記LOCOS絶縁膜の一部に形成された前記第1ディープトレンチおよび前記第2ディープトレンチのトレンチ幅が、前記活性層に形成された前記第1ディープトレンチおよび前記第2ディープトレンチのトレンチ幅よりも狭いことを特徴とする半導体装置。
- 請求項8記載の半導体装置において、前記第1ディープトレンチおよび前記第2ディープトレンチの下部は、裾広がりの形状をしていることを特徴とする半導体装置。
- 以下の工程を含むことを特徴とする半導体装置の製造方法:
(a)支持基板と、前記支持基板の主面に形成された絶縁体からなるBOX層と、前記BOX層の上面に形成された活性層とから構成されるSOI基板を用意する工程;
(b)平面視において素子領域を環状に囲むLOCOS絶縁膜を前記活性層の上面に形成する工程;
(c)前記素子領域の前記活性層に半導体素子を形成する工程;
(d)前記活性層の上面上に前記半導体素子を覆う第1絶縁膜を堆積する工程;
(e)レジストパターンをマスクとしたドライエッチングにより、前記LOCOS絶縁膜上で、かつ、平面視において前記素子領域を環状に囲む所定の領域の前記第1絶縁膜をエッチングする工程;
(f)前記レジストパターンを除去する工程;
(g)前記第1絶縁膜をマスクとした異方性ドライエッチングにより、前記LOCOS絶縁膜および前記活性層を順次エッチングして、平面視において前記素子領域を環状に囲み、前記BOX層に到達するディープトレンチを形成する工程;
(h)等方性エッチングにより、前記活性層に形成された前記ディープトレンチの側面をエッチングすることで、前記LOCOS絶縁膜に形成された前記ディープトレンチのトレンチ幅よりも、前記活性層に形成された前記ディープトレンチのトレンチ幅を広くする工程;
(i)前記ディープトレンチの内部および前記第1絶縁膜上に第2絶縁膜を堆積する工程;
(j)前記第2絶縁膜の上面を平坦に加工する工程。 - 請求項14記載の半導体装置の製造方法において、前記(g)工程の前記活性層の前記異方性ドライエッチングでは、SF6ガスを用いることを特徴とする半導体装置の製造方法。
- 請求項14記載の半導体装置の製造方法において、前記(h)工程の前記等方性エッチングでは、フロロカーボン系ガスを用いることを特徴とする半導体装置の製造方法。
- 請求項14記載の半導体装置の製造方法において、前記第2絶縁膜は、熱CVD法により形成されるBPSG膜であることを特徴とする半導体装置の製造方法。
- 請求項14記載の半導体装置の製造方法において、前記(g)工程で形成される前記ディープトレンチのトレンチ幅が1.2μmよりも狭いことを特徴とする半導体装置の製造方法。
- 以下の工程を含むことを特徴とする半導体装置の製造方法:
(a)支持基板と、前記支持基板の主面に形成された絶縁体からなるBOX層と、前記BOX層の上面に形成された活性層とから構成されるSOI基板を用意する工程;
(b)平面視において素子領域を環状に囲むLOCOS絶縁膜を前記活性層の上面に形成する工程;
(c)前記素子領域の前記活性層に半導体素子を形成する工程;
(d)前記活性層の上面上に前記半導体素子を覆う第1絶縁膜を堆積する工程;
(e)レジストパターンをマスクとしたドライエッチングにより、前記LOCOS絶縁膜上で、かつ、平面視において前記素子領域を環状に囲む所定の領域の前記第1絶縁膜をエッチングする工程;
(f)前記レジストパターンを除去する工程;
(g)前記第1絶縁膜をマスクとした異方性ドライエッチングにより、前記LOCOS絶縁膜および前記活性層を順次エッチングして、平面視において前記素子領域を環状に囲み、前記BOX層に到達するディープトレンチを形成する工程;
(h)前記ディープトレンチの内部および前記第1絶縁膜上に第2絶縁膜を堆積する工程;
(i)前記第2絶縁膜の上面を平坦に加工する工程;
(j)前記第2絶縁膜上に第3絶縁膜を堆積する工程;
(k)前記第3絶縁膜および前記第2絶縁膜を貫き、前記素子領域に達するコンタクトホールを形成する工程;
(l)前記コンタクトホールの内部に導電性物質を埋め込んでプラグを形成する工程;
(m)前記プラグの上面と接する金属配線を前記第3絶縁膜上に形成する工程。 - 請求項19記載の半導体装置の製造方法において、前記(g)工程と前記(h)工程との間にさらに、以下の工程を含むことを特徴とする半導体装置の製造方法:
(n)等方性エッチングにより、前記活性層に形成された前記ディープトレンチの側面をエッチングすることで、前記LOCOS絶縁膜に形成された前記ディープトレンチのトレンチ幅よりも、前記活性層に形成された前記ディープトレンチのトレンチ幅を広くする工程。 - 請求項19記載の半導体装置の製造方法において、前記第2絶縁膜は、熱CVD法により形成されるBPSG膜であり、前記第3絶縁膜は、プラズマCVD法により形成されるTEOS膜であることを特徴とする半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010191743A JP5670669B2 (ja) | 2010-08-30 | 2010-08-30 | 半導体装置およびその製造方法 |
US13/208,273 US8710619B2 (en) | 2010-08-30 | 2011-08-11 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010191743A JP5670669B2 (ja) | 2010-08-30 | 2010-08-30 | 半導体装置およびその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014255787A Division JP6030109B2 (ja) | 2014-12-18 | 2014-12-18 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012049415A true JP2012049415A (ja) | 2012-03-08 |
JP5670669B2 JP5670669B2 (ja) | 2015-02-18 |
Family
ID=45696013
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010191743A Expired - Fee Related JP5670669B2 (ja) | 2010-08-30 | 2010-08-30 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8710619B2 (ja) |
JP (1) | JP5670669B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2013258374A (ja) * | 2012-06-14 | 2013-12-26 | Lapis Semiconductor Co Ltd | 半導体装置およびその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP5968708B2 (ja) * | 2012-01-23 | 2016-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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JP6200818B2 (ja) | 2014-01-21 | 2017-09-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
KR20180078418A (ko) | 2016-12-29 | 2018-07-10 | 삼성전자주식회사 | 이미지 센서 |
JP6996247B2 (ja) | 2017-11-17 | 2022-01-17 | 富士電機株式会社 | 半導体集積回路装置 |
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JP7344049B2 (ja) * | 2019-08-29 | 2023-09-13 | 株式会社Screenホールディングス | 半導体装置形成方法および基板処理装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2000150807A (ja) | 1998-11-16 | 2000-05-30 | Denso Corp | 半導体装置及びその製造方法 |
JP2002043413A (ja) | 2000-07-25 | 2002-02-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
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DE102005059035B4 (de) | 2005-12-10 | 2007-11-08 | X-Fab Semiconductor Foundries Ag | Isolationsgrabenstrukturen für hohe Spannungen |
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JP2008060383A (ja) | 2006-08-31 | 2008-03-13 | Fujitsu Ltd | 半導体装置の製造方法 |
JP4450245B2 (ja) | 2007-06-07 | 2010-04-14 | 株式会社デンソー | 半導体装置の製造方法 |
JP2009099815A (ja) | 2007-10-18 | 2009-05-07 | Toshiba Corp | 半導体装置の製造方法 |
-
2010
- 2010-08-30 JP JP2010191743A patent/JP5670669B2/ja not_active Expired - Fee Related
-
2011
- 2011-08-11 US US13/208,273 patent/US8710619B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
JP5670669B2 (ja) | 2015-02-18 |
US8710619B2 (en) | 2014-04-29 |
US20120049318A1 (en) | 2012-03-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130422 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140207 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140218 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140418 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141125 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141218 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5670669 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |