JP2009147248A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体と導電体とが接触する箇所におけるコンタクト不良やリーク不良を低減して、素子の歩留まりを向上させること。
【解決手段】ＳＯＩ基板２２の表面層に素子構造を形成する。素子分離領域に、埋め込み酸化膜２４に達するトレンチ３１を形成する。基板表面およびトレンチ３１の内周面に酸化膜３２を形成する。基板表面およびトレンチ３１の内部にノンドープのポリシリコン膜３３を積層する。ポリシリコン膜３３の、基板表面の上に積層された部分をエッチバックにより除去する。エミッタ部とコレクタ部の間に、埋め込み酸化膜２４よりも浅いトレンチを形成し、酸化膜で埋める。ＢＰＳＧ膜を成膜し、層間絶縁膜とする。ポリシリコン膜３３のエッチバックにより層間絶縁膜が薄くなる。層間絶縁膜にコンタクトホールを形成し、埋め込みプラグを介して層間絶縁膜上の金属配線と半導体とのコンタクトを取る。
【選択図】図４

Description

この発明は、半導体装置の製造方法に関する。

図１１は、従来の半導体装置の構成を示す断面図である。図１１に示すように、従来の高耐圧横型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）１では、素子分離領域に第１トレンチ２が形成され、ドリフト電流が流れる素子活性領域に第２トレンチ３が形成されている。第１トレンチ２は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板４の埋め込み酸化膜５に達している。第２トレンチ３は、埋め込み酸化膜５に達せずに、半導体活性層６の途中までの深さとなっている。第１トレンチ２および第２トレンチ３は、ともに酸化膜７，８で埋められている。

図１２および図１３は、従来の半導体装置の製造段階の構成を示す断面図である。図１１に示す構成の高耐圧横型ＩＧＢＴを製造する際には、図１２に示すように、まず、ＳＯＩ基板４の表面に拡散領域、選択酸化膜、ゲート酸化膜およびゲート電極を形成し、第１トレンチ２を形成する。そして、第１トレンチ２を酸化膜７で埋めた後、第２トレンチ３を形成する。次いで、図１３に示すように、第２トレンチ３を酸化膜８で埋める。そして、図１１に示すように、表面にＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を堆積し、リフローにより表面を平坦化した後、コンタクトホール、埋め込みプラグ９、金属配線１０およびパッシベーション膜（図示省略）を形成する。

ところで、シリコン基板に浅いトレンチを形成し、その浅いトレンチをシリコン酸化膜で埋め、さらにシリコン基板に深いトレンチを形成し、その深いトレンチをＢＰＳＧ膜で埋めた後、基板表面のＢＰＳＧ膜とシリコン酸化膜をエッチバックする方法が提案されている（例えば、特許文献１参照。）。また、ＳＯＩ基板にトレンチを形成し、そのトレンチを絶縁膜で埋めることによって、耐圧を担持するドリフト領域を折り曲げて、実効的なドリフト長を長くした横型ＩＧＢＴが提案されている（例えば、特許文献２参照。）。また、ＳＯＩ基板に埋め込まれた絶縁膜に達するトレンチを形成し、トレンチ側壁に絶縁膜を形成し、さらにトレンチにポリシリコンを埋め込む方法が公知である（例えば、特許文献３参照。）。

特開平５−３１５４４２号公報（段落番号［０００８］〜［０００９］） 特開２００６−５１７５号公報（［要約］の［解決手段］） 特開２０００−３１５７３６号公報（段落番号［００３０］〜［００３２］）

しかしながら、上述した従来の製造方法では、半導体領域と金属配線の間の層間絶縁膜が、第１トレンチを埋める酸化膜、第２トレンチを埋める酸化膜、およびＢＰＳＧ膜によって構成されるため、層間絶縁膜が厚くなり、その分、層間絶縁膜の厚さのばらつきも大きくなる。層間絶縁膜の厚いところでは、コンタクトホールが十分な深さまで形成されず、半導体領域が露出しないことがある。この場合、埋め込みプラグが半導体領域に接触しないので、コンタクト不良となってしまう。一方、層間絶縁膜の薄いところでは、コンタクトホールが必要以上に深くまで形成されてしまい、浅いＰＮ接合部を貫通してしまうことがある。この場合、埋め込みプラグを介してＰ型領域とＮ型領域が短絡してしまうため、リーク不良となってしまう。このように、コンタクト不良やリーク不良によって歩留まりが低下するという問題点がある。

これを回避する方法として、エッチバックやＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって層間絶縁膜を薄くすることが考えられる。しかし、エッチバックやＣＭＰを行う際のばらつきによって、層間絶縁膜の厚さにばらつきが生じるため、十分な歩留まりの向上効果は期待できない。

この発明は、上述した従来技術による問題点を解消するため、半導体と導電体とが接触する箇所におけるコンタクト不良やリーク不良を低減して、素子の歩留まりを向上させることができる半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、半導体基板の表面に第１パターンを有する第１マスク膜を形成する第１マスク工程と、前記第１マスク膜をマスクとして前記半導体基板に第１トレンチを形成する第１トレンチ工程と、前記第１トレンチの側壁および底面、並びに前記第１マスク膜の上に第１絶縁膜を形成する絶縁膜工程と、前記第１絶縁膜上に半導体膜を堆積して前記第１トレンチを前記半導体膜で埋める第１埋め込み工程と、基板表面上の前記半導体膜を除去する除去工程と、前記半導体膜が除去された表面に第２パターンを有する第２マスク膜を形成する第２マスク工程と、前記第２マスク膜をマスクとして前記半導体基板に前記第１トレンチよりも浅い第２トレンチを形成する第２トレンチ工程と、前記第２トレンチを第２絶縁膜で埋める第２埋め込み工程と、を含むことを特徴とする。

また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記半導体基板として、埋め込み絶縁層上に半導体活性層を有する基板を用いることを特徴とする。

また、請求項３の発明にかかる半導体装置の製造方法は、請求項２に記載の発明において、前記第１トレンチを前記埋め込み絶縁層に達するように形成し、前記第２トレンチを前記埋め込み絶縁層よりも浅く形成することを特徴とする。

また、請求項４の発明にかかる半導体装置の製造方法は、請求項３に記載の発明において、前記第１トレンチを素子分離領域に形成することを特徴とする。

また、請求項５の発明にかかる半導体装置の製造方法は、請求項１〜４のいずれか一つに記載の発明において、前記半導体膜としてポリシリコンを堆積することを特徴とする。

また、請求項６の発明にかかる半導体装置の製造方法は、請求項５に記載の発明において、前記半導体膜をエッチングにより除去することを特徴とする。

また、請求項７の発明にかかる半導体装置の製造方法は、半導体基板の表面に第１パターンを有する第１マスク膜を形成する第１マスク工程と、前記第１マスク膜をマスクとして前記半導体基板に第１トレンチを形成する第１トレンチ工程と、前記第１トレンチを第１絶縁膜で埋める第１埋め込み工程と、基板表面上の前記第１絶縁膜の表面に第２パターンを有する第２マスク膜を形成する第２マスク工程と、前記第２マスク膜をマスクとして前記半導体基板に前記第１トレンチよりも深い前記第２トレンチを形成する第２トレンチ工程と、前記第２トレンチの側壁および底面、並びに前記第２マスク膜の上に第２絶縁膜を形成する絶縁膜工程と、前記第２絶縁膜上に半導体膜を堆積して前記第２トレンチを前記半導体膜で埋める第２埋め込み工程と、基板表面上の前記半導体膜を除去する除去工程と、を含むことを特徴とする。

また、請求項８の発明にかかる半導体装置の製造方法は、請求項７に記載の発明において、前記半導体基板として、埋め込み絶縁層上に半導体活性層を有する基板を用いることを特徴とする。

また、請求項９の発明にかかる半導体装置の製造方法は、請求項８に記載の発明において、前記第１トレンチを前記埋め込み絶縁層よりも浅く形成し、前記第２トレンチを前記埋め込み絶縁層に達するように形成することを特徴とする。

また、請求項１０の発明にかかる半導体装置の製造方法は、請求項９に記載の発明において、前記第２トレンチを素子分離領域に形成することを特徴とする。

また、請求項１１の発明にかかる半導体装置の製造方法は、請求項７〜１０のいずれか一つに記載の発明において、前記半導体膜としてポリシリコンを堆積することを特徴とする。

また、請求項１２の発明にかかる半導体装置の製造方法は、請求項１１に記載の発明において、前記半導体膜をエッチングにより除去することを特徴とする。

この発明によれば、第１トレンチおよび第２トレンチのうちの一方を、絶縁膜を介して半導体膜で埋め、その半導体膜の、基板表面に積層された部分を除去することによって、層間絶縁膜が薄くなる。従って、層間絶縁膜の厚さのばらつきも小さくなり、過不足のない深さのコンタクトホールを形成することができる。

本発明にかかる半導体装置の製造方法によれば、半導体と導電体とが接触する箇所におけるコンタクト不良やリーク不良を低減して、素子の歩留まりを向上させることができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。添付図面において、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋は、それが付されていない層や領域よりも高不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
図１は、実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、実施の形態１にかかる高耐圧横型ＩＧＢＴ２１は、ＳＯＩ基板２２に形成されている。ＳＯＩ基板２２は、支持基板２３上に埋め込み酸化膜２４を有し、さらにその上にＮ型シリコン活性層２５を有する。Ｎ型シリコン活性層２５は、トレンチアイソレーション構造を構成するトレンチ（以下、素子分離用トレンチとする）３１により分割されている。素子分離用トレンチ３１は、選択酸化膜４８およびＮ型シリコン活性層２５を貫通して埋め込み酸化膜２４に達している。素子分離用トレンチ３１は、絶縁膜、例えば酸化膜３２を介して半導体膜、例えばノンドープのポリシリコン膜３３により埋められている。

このトレンチアイソレーション部と埋め込み酸化膜２４により囲まれる領域は、Ｎ型ドリフト領域３４となる。Ｎ型ドリフト領域３４の表面層においてエミッタ部には、Ｐ型ベース領域４１、Ｐ型ベースコンタクト領域４２およびＮ型エミッタ領域４３が設けられている。Ｐ型ベース領域４１の、Ｎ型エミッタ領域４３とＮ型ドリフト領域３４の間の表面には、ゲート酸化膜４４を介してゲート電極（Ｇ）４５が設けられている。また、ドリフト領域３４の表面層において前記エミッタ部から離れた所には、コレクタ部が設けられている。コレクタ部には、Ｎ型バッファ領域４６およびＰ型コレクタ領域４７が設けられている。この例では、一つのＮ型ドリフト領域３４に、コレクタ部を共通とする二つの素子が設けられている。

エミッタ部とコレクタ部の間には、Ｎ型ドリフト領域３４を折り曲げて、実効的なドリフト長を長くするためのトレンチ（以下、ドリフト長確保用トレンチとする）３５がある。このドリフト長確保用トレンチ３５は、選択酸化膜４９を貫通してＮ型ドリフト領域３４に達するが、埋め込み酸化膜２４には達していない。ドリフト長確保用トレンチ３５は、絶縁膜、例えば酸化膜３６により埋められている。ゲート電極４５上には、層間絶縁膜５０が設けられている。エミッタ電極（Ｅ）となる金属配線５３は、層間絶縁膜５０を貫通する埋め込みプラグ５１を介してＮ型エミッタ領域４３およびＰ型ベース領域４１に電気的に接続されている。コレクタ電極（Ｃ）となる金属配線５４は、層間絶縁膜５０を貫通する埋め込みプラグ５２を介してＰ型コレクタ領域４７に電気的に接続されている。層間絶縁膜５０および金属配線５３，５４は、図示しないパッシベーション膜により被覆されている。

図２〜図７は、実施の形態１にかかる半導体装置の製造段階の構成を示す断面図である。まず、図２に示すように、支持基板２３上に例えば厚さ１μｍの埋め込み酸化膜２４があり、さらにその上に例えば厚さ１４μｍのＮ型シリコン活性層２５を有するＳＯＩ基板２２を用意する。このＳＯＩ基板２２のＮ型シリコン活性層２５の表面層に周知の方法によりＰ型ベース領域４１、Ｐ型ベースコンタクト領域４２、Ｎ型エミッタ領域４３、Ｎ型バッファ領域４６、Ｐ型コレクタ領域４７、選択酸化膜４８，４９、ゲート酸化膜４４およびゲート電極４５等の素子構造を形成する。

次いで、図３に示すように、基板全面に例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により酸化膜を堆積する。そして、フォトリソグラフィおよびエッチングにより、その酸化膜の、素子分離領域における部分とその下の選択酸化膜４８に例えば幅１．２μｍの開口部を形成する。これをマスク酸化膜６１として周知の方法によりＮ型シリコン活性層２５に素子分離用トレンチ３１を埋め込み酸化膜２４に達するように形成する。

次いで、図４に示すように、周知の方法により基板全面に例えば厚さ０．３μｍの酸化膜を成膜し、基板表面、素子分離用トレンチ３１の底面に露出する埋め込み酸化膜２４、および素子分離用トレンチ３１の側壁に酸化膜３２を形成する。酸化膜３２は、基板表面のマスク酸化膜６１の上にも積層される。その後、周知の方法によりノンドープのポリシリコン膜３３を例えば１μｍの厚さで成膜し、ポリシリコン膜３３で素子分離用トレンチ３１を埋める。ポリシリコン膜３３は、基板表面の酸化膜３２の上にも積層される。

次いで、図５に示すように、周知の方法によりポリシリコン膜３３の、基板表面の酸化膜６２（マスク酸化膜６１および酸化膜３２からなる）の上に積層された部分をエッチバックにより除去する。その際、素子分離用トレンチ３１内にはポリシリコン膜３３を残す。

次いで、図６に示すように、基板全面に例えばＣＶＤ法により酸化膜を堆積する。そして、フォトリソグラフィおよびエッチングにより、その酸化膜の、Ｎ型ドリフト領域３４における部分と、その下の酸化膜６２および選択酸化膜４９に例えば幅０．８μｍの開口部を形成する。これをマスク酸化膜６３として周知の方法によりＮ型ドリフト領域３４にドリフト長確保用トレンチ３５を形成する。その際、ドリフト長確保用トレンチ３５を、埋め込み酸化膜２４に達しないように、例えば１０μｍの深さに形成する。

次いで、図７に示すように、トレンチエッチングの際にドリフト長確保用トレンチ３５の内壁に生じたダメージ層をケミカルドライエッチングや犠牲酸化等により除去した後、周知の方法によりドリフト長確保用トレンチ３５を例えば厚さ０．８μｍの酸化膜３６で埋める。酸化膜３６は、基板表面のマスク酸化膜６３の上にも積層される。

次いで、図１に示すように、周知の方法により基板全面にＢＰＳＧ膜を成膜し、リフローによりその表面を平坦化する。層間絶縁膜５０は、基板表面上の酸化膜６２（マスク酸化膜６１および酸化膜３２からなる）、マスク酸化膜６３、ドリフト長確保用トレンチ３５を埋めたときに積層された酸化膜３６、およびＢＰＳＧ膜により構成される。次いで、周知の方法により層間絶縁膜５０にコンタクトホールを形成し、埋め込みプラグ５１，５２でそのコンタクトホールを埋め、金属配線５３，５４を形成する。最後に、周知の方法により基板全面にパッシベーション膜を成膜し、ＩＧＢＴが完成する。

実施の形態２．
図８〜図１０は、実施の形態２にかかる半導体装置の製造段階の構成を示す断面図である。実施の形態２が実施の形態１と異なるのは、素子分離用トレンチ３１とドリフト長確保用トレンチ３５の形成順序である。実施の形態２にかかる半導体装置の構成は、図１に示す構成と同様である。まず、実施の形態１と同様に、ＳＯＩ基板２２に素子構造を形成する（図２参照）。

次いで、図８に示すように、基板全面に例えばＣＶＤ法により酸化膜を堆積する。そして、フォトリソグラフィおよびエッチングにより、その酸化膜の、エミッタ部とコレクタ部の間の部分とその下の選択酸化膜４９に例えば幅０．８μｍの開口部を形成する。これをマスク酸化膜６４としてＮ型シリコン活性層２５にドリフト長確保用トレンチ３５を形成する。その際、ドリフト長確保用トレンチ３５を、埋め込み酸化膜２４に達しないように、例えば１０μｍの深さに形成する。次いで、実施の形態１と同様に、ドリフト長確保用トレンチ３５のダメージ層を除去した後、ドリフト長確保用トレンチ３５を例えば厚さ０．８μｍの酸化膜３６で埋める。酸化膜３６は、基板表面のマスク酸化膜６４の上にも積層される。

次いで、図９に示すように、基板全面に例えばＣＶＤ法により酸化膜を堆積する。そして、フォトリソグラフィおよびエッチングにより、その酸化膜の、素子分離領域における部分とその下の選択酸化膜４８に例えば幅１．２μｍの開口部を形成する。これをマスク酸化膜６５としてＮ型シリコン活性層２５に素子分離用トレンチ３１を埋め込み酸化膜２４に達するように形成する。マスク酸化膜６５は、基板表面の酸化膜３６の上にも積層される。

次いで、基板全面に例えば厚さ０．３μｍの酸化膜を成膜し、基板表面、素子分離用トレンチ３１の底面に露出する埋め込み酸化膜２４、および素子分離用トレンチ３１の側壁に酸化膜３２を形成する。酸化膜３２は、基板表面のマスク酸化膜６５の上にも積層される。次いで、ノンドープのポリシリコン膜３３を例えば１μｍの厚さで成膜し、ポリシリコン膜３３で素子分離用トレンチ３１を埋める。ポリシリコン膜３３は、基板表面の酸化膜３２の上にも積層される。

次いで、図１０に示すように、ポリシリコン膜３３の、基板表面の酸化膜６６（マスク酸化膜６５および酸化膜３２からなる）の上に積層された部分をエッチバックにより除去する。その際、素子分離用トレンチ３１内にはポリシリコン膜３３を残す。次いで、ＢＰＳＧ膜の成膜とリフローを行い、基板表面を平坦化して、層間絶縁膜５０とする（図１参照）。層間絶縁膜５０は、基板表面上のマスク酸化膜６４、ドリフト長確保用トレンチ３５を埋めたときに積層された酸化膜３６、酸化膜６６（マスク酸化膜６５および酸化膜３２からなる）およびＢＰＳＧ膜により構成される。次いで、コンタクトホールの形成、埋め込みプラグ５１，５２の埋め込み、金属配線５３，５４の形成およびパッシベーション膜の成膜を行い、ＩＧＢＴが完成する（図１参照）。

以上説明したように、実施の形態によれば、素子分離用トレンチ３１を、酸化膜３２を介してポリシリコン膜３３で埋め、そのポリシリコン膜３３の、基板表面に積層された部分をエッチングにより除去することによって、半導体層と配線層の間の層間絶縁膜５０が薄くなる。例えば、実施の形態１の製造プロセスにおいて、素子分離用トレンチ３１を酸化膜３２を介してポリシリコン膜３３で埋め込む代わりに、素子分離用トレンチ３１を厚さ１．０μｍの酸化膜のみで埋め込んだ場合、ポリシリコン膜のエッチバック工程がないので、最終的な層間絶縁膜の厚さは３μｍ程度になる。それに対して、実施の形態１では、層間絶縁膜５０の厚さは２μｍ程度に薄くなる。層間絶縁膜５０が薄くなることによって、層間絶縁膜５０の厚さのばらつきが小さくなるので、層間絶縁膜５０に過不足のない深さのコンタクトホールを形成することができる。従って、コンタクトホールが浅すぎてコンタクト不良となったり、コンタクトホールが深すぎてリーク不良となるのを防ぐことができるので、素子の歩留まりが向上するという効果が得られる。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、絶縁膜（絶縁層）は、酸化膜に限らず、窒化膜などの他の絶縁膜でもよい。また、半導体は、シリコンに限らず、化合物半導体などでもよい。また、実施の形態中に記載した寸法は一例であり、本発明はそれらの値に限定されるものではない。また、本発明は、導電型を反転させても同様に成り立つ。さらに、本発明は、例えば、図１のＰ型コレクタ領域４７の代わりにＮ型領域を形成した横型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）などの製造にも適用できる。

以上のように、本発明にかかる半導体装置の製造方法は、高耐圧半導体装置を製造するのに有用である。

実施の形態１にかかる半導体装置の構成を示す断面図である。 実施の形態１にかかる半導体装置の製造段階の構成を示す断面図である。 実施の形態１にかかる半導体装置の製造段階の構成を示す断面図である。 実施の形態１にかかる半導体装置の製造段階の構成を示す断面図である。 実施の形態１にかかる半導体装置の製造段階の構成を示す断面図である。 実施の形態１にかかる半導体装置の製造段階の構成を示す断面図である。 実施の形態１にかかる半導体装置の製造段階の構成を示す断面図である。 実施の形態２にかかる半導体装置の製造段階の構成を示す断面図である。 実施の形態２にかかる半導体装置の製造段階の構成を示す断面図である。 実施の形態２にかかる半導体装置の製造段階の構成を示す断面図である。 従来の半導体装置の構成を示す断面図である。 従来の半導体装置の製造段階の構成を示す断面図である。 従来の半導体装置の製造段階の構成を示す断面図である。

符号の説明

２２ ＳＯＩ基板
２４ 埋め込み酸化膜
２５ シリコン活性層
３１，３５ トレンチ
３２，３６ 酸化膜
３３ ポリシリコン膜
３４ ドリフト領域
６１，６３，６４，６５ マスク酸化膜

Claims (12)

1. 半導体基板の表面に第１パターンを有する第１マスク膜を形成する第１マスク工程と、
   前記第１マスク膜をマスクとして前記半導体基板に第１トレンチを形成する第１トレンチ工程と、
   前記第１トレンチの側壁および底面、並びに前記第１マスク膜の上に第１絶縁膜を形成する絶縁膜工程と、
   前記第１絶縁膜上に半導体膜を堆積して前記第１トレンチを前記半導体膜で埋める第１埋め込み工程と、
   基板表面上の前記半導体膜を除去する除去工程と、
   前記半導体膜が除去された表面に第２パターンを有する第２マスク膜を形成する第２マスク工程と、
   前記第２マスク膜をマスクとして前記半導体基板に前記第１トレンチよりも浅い第２トレンチを形成する第２トレンチ工程と、
   前記第２トレンチを第２絶縁膜で埋める第２埋め込み工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記半導体基板として、埋め込み絶縁層上に半導体活性層を有する基板を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１トレンチを前記埋め込み絶縁層に達するように形成し、前記第２トレンチを前記埋め込み絶縁層よりも浅く形成することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第１トレンチを素子分離領域に形成することを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記半導体膜としてポリシリコンを堆積することを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
6. 前記半導体膜をエッチングにより除去することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 半導体基板の表面に第１パターンを有する第１マスク膜を形成する第１マスク工程と、
   前記第１マスク膜をマスクとして前記半導体基板に第１トレンチを形成する第１トレンチ工程と、
   前記第１トレンチを第１絶縁膜で埋める第１埋め込み工程と、
   基板表面上の前記第１絶縁膜の表面に第２パターンを有する第２マスク膜を形成する第２マスク工程と、
   前記第２マスク膜をマスクとして前記半導体基板に前記第１トレンチよりも深い前記第２トレンチを形成する第２トレンチ工程と、
   前記第２トレンチの側壁および底面、並びに前記第２マスク膜の上に第２絶縁膜を形成する絶縁膜工程と、
   前記第２絶縁膜上に半導体膜を堆積して前記第２トレンチを前記半導体膜で埋める第２埋め込み工程と、
   基板表面上の前記半導体膜を除去する除去工程と、
   を含むことを特徴とする半導体装置の製造方法。
8. 前記半導体基板として、埋め込み絶縁層上に半導体活性層を有する基板を用いることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記第１トレンチを前記埋め込み絶縁層よりも浅く形成し、前記第２トレンチを前記埋め込み絶縁層に達するように形成することを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記第２トレンチを素子分離領域に形成することを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記半導体膜としてポリシリコンを堆積することを特徴とする請求項７〜１０のいずれか一つに記載の半導体装置の製造方法。
12. 前記半導体膜をエッチングにより除去することを特徴とする請求項１１に記載の半導体装置の製造方法。

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